KR101001637B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

반도체 소자의 제조방법이 개시되어 있다. 반도체 소자의 제조방법은 반도체 기판 상에 돌기형 패턴을 형성하는 단계와, 상기 반도체 기판 상에 상기 돌기형 패턴을 덮는 소자분리막을 형성하는 단계와, 상기 돌기형 패턴의 일부를 노출하기 위해 상기 소자분리막을 일부 식각하여 소자분리 패턴을 형성하는 단계와, 상기 돌기형 패턴의 노출부를 덮는 게이트 절연막을 형성하는 단계와, 상기 소자분리 패턴 및 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계와, 상기 소자분리 패턴에 대응하는 상기 게이트 도전막을 덮는 마스크 패턴을 형성하는 단계와, 상기 게이트 도전막 및 상기 게이트 절연막을 통해 상기 돌기형 패턴에 불순물들을 이온 주입하는 단계를 포함한다. 이로써, 본 발명에 따른 문턱 전압 조절을 위한 이온 주입 공정의 신뢰성 및 제조 수율을 향상시켜 소자의 특성을 개선할 수 있는 효과가 있다.A method for manufacturing a semiconductor device is disclosed. A method of manufacturing a semiconductor device includes forming a protrusion pattern on a semiconductor substrate, forming a device isolation layer covering the protrusion pattern on the semiconductor substrate, and exposing a portion of the protrusion pattern. Forming a device isolation pattern by partially etching the separator, forming a gate insulating film covering the exposed portion of the protrusion pattern, forming a gate conductive film on the device isolation pattern and the gate insulating film, and Forming a mask pattern covering the gate conductive layer corresponding to the isolation pattern; and implanting impurities into the protrusion pattern through the gate conductive layer and the gate insulating layer. As a result, it is possible to improve the characteristics of the device by improving the reliability and manufacturing yield of the ion implantation process for controlling the threshold voltage according to the present invention.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device.

고집적 모스펫(MOSFET) 소자의 디자인 룰이 급격히 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이와 폭이 감소하고 있고, 아울러, 접합영역으로의 도핑농도는 증가하여 전계 증가에 따른 접합 누설 전류는 증가하고 있다. As the design rules of highly integrated MOSFETs decrease rapidly, the channel length and width of the transistors decrease correspondingly, and the doping concentration to the junction region increases and the junction leakage current increases as the electric field increases. .

이에, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정 개발 연구가 활발히 진행되고 있으며, 이러한 노력 중의 하나로 최근 로직 소자 분야에서는 3차원 구조의 채널을 갖는 트랜지스터로서, 돌기형 트랜지스터 구조가 제안되었다.Therefore, research on the implementation of the idea and the actual process development of the MOSFET device having a channel having a three-dimensional structure capable of expanding the channel region is actively progressed. As the transistor, a protruding transistor structure has been proposed.

상기 돌기형 트랜지스터는 활성 영역을 한정하는 소자분리막을 구비한 반도체 기판을 형성한 후, 상기 소자분리막의 일부 두께를 식각하여 상기 활성 영역의 채널 예정 영역을 돌출시킨다. After forming the semiconductor substrate including the device isolation layer defining the active region, the protruding transistor protrudes a channel predetermined region of the active region by etching a partial thickness of the device isolation layer.

그런 다음, 상기 돌출된 활성 영역의 채널 예정 영역의 문턱 전압 조절을 위한 채널 이온 주입을 수행한 후, 상기 돌출된 활성 영역의 채널 예정 영역을 감싸도록 게이트를 형성한다. 계속해서, 상기 게이트 양측의 반도체 기판 내에 소오스/ 드레인 영역을 형성하여 트랜지스터를 제조한다. Then, after performing channel ion implantation for adjusting the threshold voltage of the channel predetermined region of the protruding active region, a gate is formed to surround the channel predetermined region of the protruding active region. Subsequently, a source / drain region is formed in the semiconductor substrate on both sides of the gate to manufacture a transistor.

전술한 바와 같이, 상기 돌기형 트랜지스터 제조방법에서는 문턱 전압 조절을 위한 채널 이온 주입을 상기 게이트를 형성하기 이전에 수행하였다. As described above, in the method of manufacturing the protruding transistor, channel ion implantation for adjusting the threshold voltage is performed before forming the gate.

그러나, 상기 게이트를 형성하기 이전에 상기 채널 이온 주입 공정을 수행할 경우, 상기 게이트를 형성하기 위한 패터닝 공정에서 발생되는 문턱 전압 조절을 위한 이온들이 외부로 확산되어, 도핑농도의 변화가 발생하게 된다. However, when the channel ion implantation process is performed prior to forming the gate, ions for controlling the threshold voltage generated in the patterning process for forming the gate are diffused to the outside, thereby causing a change in doping concentration. .

이로 인해, 채널의 위치에 따라 문턱 전압이 달라져 소자의 특성 변화가 유발하게 된다. As a result, the threshold voltage is changed according to the position of the channel, causing the characteristic change of the device.

본 발명은 돌기형 트랜지스터의 문턱 전압 조절을 위한 채널 이온 주입 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다. The present invention provides a method of manufacturing a semiconductor device that can improve the reliability of the channel ion implantation process for adjusting the threshold voltage of the protruding transistor.

본 발명의 일 실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 돌기형 패턴을 형성하는 단계와, 상기 반도체 기판 상에 상기 돌기형 패턴을 덮는 소자분리막을 형성하는 단계와, 상기 돌기형 패턴의 일부를 노출하기 위해 상기 소자분리막을 일부 식각하여 소자분리 패턴을 형성하는 단계와, 상기 돌기형 패턴의 노출부를 덮는 게이트 절연막을 형성하는 단계와, 상기 소자분리 패턴 및 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계와, 상기 소자분리 패턴에 대응하는 상기 게이트 도전막을 덮는 마스크 패턴을 형성하는 단계와, 상기 게이트 도전막 및 상기 게이트 절연막을 통해 상기 돌기형 패턴에 불순물들을 이온 주입하는 단계를 포함한다. A method of manufacturing a semiconductor device according to an embodiment of the present invention includes the steps of forming a projection pattern on the semiconductor substrate, forming a device isolation film covering the projection pattern on the semiconductor substrate, and the projection pattern Partially etching the device isolation layer to expose a portion of the device isolation pattern, forming a device isolation pattern; forming a gate insulating layer covering the exposed portion of the protrusion pattern; and forming a gate conductive layer on the device isolation pattern and the gate insulating layer. Forming a film, forming a mask pattern covering the gate conductive film corresponding to the device isolation pattern, and implanting impurities into the protrusion pattern through the gate conductive film and the gate insulating film; .

상기 게이트 절연막을 형성하는 단계에서, 상기 게이트 절연막은 열 산화 공정에 의하여 형성된다. In the step of forming the gate insulating film, the gate insulating film is formed by a thermal oxidation process.

상기 불순물들을 이온 주입하는 단계 이후에, 상기 게이트 도전막으로부터 상기 마스크 패턴을 제거하는 단계를 더 포함한다. After the implanting of the impurities, the method may further include removing the mask pattern from the gate conductive layer.

상기 게이트 도전막을 형성하는 단계에서, 상기 게이트 도전막은 100Å∼800Å의 두께로 형성된다. In the step of forming the gate conductive film, the gate conductive film is formed to a thickness of 100 kPa to 800 kPa.

상기 불순물은 P형 불순물이다. The impurity is a P-type impurity.

상기 P형 불순물은 2KeV∼20KeV의 에너지로 상기 돌기형 패턴 내에 주입된다. The P-type impurity is implanted into the protruding pattern at an energy of 2 KeV to 20 KeV.

상기 P형 불순물은 1.0×1012∼2.0×1013atoms/㎠의 도우즈로 상기 돌기형 패턴 내에 주입된다. The said P-type impurity is inject | poured in the said projection pattern with the dose of 1.0 * 10 <12> -2.0 * 10 <13> atoms / cm <2>.

상기 불순물은 N형 불순물이다. The impurity is an N-type impurity.

상기 N형 불순물은 10KeV∼120KeV의 에너지로 상기 돌기형 패턴 내에 주입된다. The N-type impurity is implanted into the protrusion pattern at an energy of 10 KeV to 120 KeV.

상기 N형 불순물은 1.0×1012∼2.0×1013atoms/㎠의 도우즈로 상기 돌기형 패턴 내에 주입된다. The said N-type impurity is inject | poured in the said projection pattern with the dose of 1.0 * 10 <12> -2.0 * 10 <13> atoms / cm <2>.

상기 돌기형 패턴에 불순물들을 이온 주입하는 단계 이후에, 상기 게이트 도전막 상에 게이트 금속막을 형성하는 단계와, 상기 게이트 금속막 상에 게이트 하드마스크막을 형성하는 단계와, 상기 게이트 하드마스크막, 상기 게이트 금속막 및 상기 게이트 도전막을 패터닝하여 게이트를 형성하는 단계를 더 포함한다. After implanting impurities into the protruding pattern, forming a gate metal layer on the gate conductive layer, forming a gate hard mask layer on the gate metal layer, the gate hard mask layer, and Patterning the gate metal layer and the gate conductive layer to form a gate.

본 발명은 돌기형 트랜지스터의 제조방법으로서, 상기 돌기형 트랜지스터의 문턱 전압 조절을 위한 채널 이온 주입 공정을 게이트 절연막 및 게이트 도전막을 형성한 후 및 상기 게이트 절연막 및 상기 게이트 도전막을 패터닝하기 이전에 수행해줌으로써, 상기 패터닝 공정 중 발생되는 문턱 전압 조절을 위한 이온들의 외부확산을 방지할 수 있을 뿐만 아니라 열산화 공정으로 인한 문턱 전압의 변화를 억제할 수 있다. The present invention provides a method of manufacturing a protruding transistor, wherein a channel ion implantation process for adjusting the threshold voltage of the protruding transistor is performed after forming a gate insulating film and a gate conductive film and before patterning the gate insulating film and the gate conductive film. In addition, it is possible to prevent the external diffusion of ions for adjusting the threshold voltage generated during the patterning process and to suppress the change of the threshold voltage due to the thermal oxidation process.

그 결과, 상기 돌기형 트랜지스터의 문턱 전압 조절을 위한 채널 이온 주입 공정의 신뢰성 및 제조 수율을 향상시켜 소자의 특성을 개선할 수 있다. As a result, it is possible to improve the reliability and manufacturing yield of the channel ion implantation process for controlling the threshold voltage of the protruding transistor to improve the characteristics of the device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 7들은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도들이다. 1 to 7 are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1은 반도체 기판 상에 돌기형 패턴을 형성한 단면도이다. 1 is a cross-sectional view of a protrusion pattern formed on a semiconductor substrate.

도 1을 참조하면, 반도체 기판(100)의 소정 영역에는 하드마스크 패턴(101)이 형성된다. 상기 하드마스크 패턴(101)은, 예를 들어, 산화막 및 질화막 중 적어 도 어느 하나의 막을 포함한다. Referring to FIG. 1, a hard mask pattern 101 is formed in a predetermined region of the semiconductor substrate 100. The hard mask pattern 101 includes, for example, at least one of an oxide film and a nitride film.

상기 반도체 기판(100)은 상기 하드마스크 패턴(101)을 식각마스크로서 이용하여 식각되어, 상기 반도체 기판(100) 상에는 식각된 상기 반도체 기판(100)으로부터 돌출된 돌기형 패턴(100a)이 형성된다. The semiconductor substrate 100 is etched using the hard mask pattern 101 as an etch mask, and a protrusion pattern 100a protruding from the etched semiconductor substrate 100 is formed on the semiconductor substrate 100. .

도 2는 도 1의 반도체 기판 상에 돌기형 패턴을 덮는 소자분리막을 형성한 단면도이다. FIG. 2 is a cross-sectional view of a device isolation layer forming a protrusion pattern on the semiconductor substrate of FIG. 1.

도 2를 참조하면, 상기 반도체 기판(100) 상에는 상기 돌기형 패턴(100a)을 덮는 소자분리용 절연막(도시안됨)이 형성된다. 상기 소자분리용 절연막은, 예를 들어, 스핀 코팅 공정에 의하여 형성된다. Referring to FIG. 2, an isolation layer (not shown) is formed on the semiconductor substrate 100 to cover the protrusion pattern 100a. The insulating film for device isolation is formed by, for example, a spin coating process.

상기 소자분리용 절연막은 상기 하드마스크 패턴(101)이 노출될 때까지 식각되어 상기 반도체 기판(100) 상에는 상기 돌기형 패턴(100a)을 덮는 소자분리막(102)이 형성된다. The device isolation insulating layer is etched until the hard mask pattern 101 is exposed to form a device isolation layer 102 covering the protrusion pattern 100a on the semiconductor substrate 100.

상기 하드마스크 패턴(101)은 상기 돌기형 패턴(100a)으로부터 제거되며, 상기 하드마스크 패턴(101)이 제거될 때, 상기 소자분리막(102)의 일부도 함께 식각될 수도 있다. The hard mask pattern 101 may be removed from the protrusion pattern 100a, and when the hard mask pattern 101 is removed, a portion of the device isolation layer 102 may be etched together.

도 3은 도 2의 소자분리막을 일부 식각하여 돌기형 패턴의 일부를 노출하는 소자분리 패턴을 형성한 단면도이다. 3 is a cross-sectional view illustrating a device isolation pattern exposing a part of the protruding pattern by partially etching the device isolation film of FIG. 2.

도 3을 참조하면, 상기 소자분리막(102)은, 예를 들어, 에치백 공정에 의하여 일부 식각되어 상기 반도체 기판(100) 상에는 상기 돌기형 패턴(100a)의 일부를 노출하는 소자분리 패턴(102a)이 형성된다. Referring to FIG. 3, the device isolation layer 102 may be partially etched by, for example, an etch back process to expose a portion of the protrusion pattern 100a on the semiconductor substrate 100. ) Is formed.

도 4는 도 3의 돌기형 패턴의 노출부를 덮는 게이트 절연막 및 게이트 도전막을 형성한 단면도이다. 4 is a cross-sectional view illustrating a gate insulating film and a gate conductive film covering an exposed portion of the protrusion pattern of FIG. 3.

도 4를 참조하면, 상기 소자분리 패턴(102a)에 의하여 노출된 상기 돌기형 패턴(100a)의 노출부 상에는 게이트 절연막(104)이 형성된다. 상기 게이트 절연막(104)은, 예를 들어, 열 산화 공정에 의하여 형성된 산화막이다. Referring to FIG. 4, a gate insulating layer 104 is formed on the exposed portion of the protrusion pattern 100a exposed by the device isolation pattern 102a. The gate insulating film 104 is, for example, an oxide film formed by a thermal oxidation process.

상기 소자분리 패턴(102a) 및 상기 게이트 절연막(104) 상에는 게이트 도전막(106)이 형성된다. 상기 게이트 도전막(106)은, 예를 들어, 폴리실리콘막이며, 상기 게이트 도전막(106)은, 예를 들어, 약 100Å∼약 800Å의 두께로 형성된다. A gate conductive layer 106 is formed on the device isolation pattern 102a and the gate insulating layer 104. The gate conductive film 106 is, for example, a polysilicon film, and the gate conductive film 106 is formed to a thickness of, for example, about 100 kPa to about 800 kPa.

여기서, 상기 게이트 절연막(104)을 형성한 후 상기 게이트 도전막(106)을 바로 형성해줌으로써, 상기 게이트 절연막(104)과 상기 게이트 도전막(106) 사이에 이물질이 들어가는 것을 방지한다. Here, by forming the gate conductive layer 106 immediately after the gate insulating layer 104 is formed, foreign matter is prevented from entering between the gate insulating layer 104 and the gate conductive layer 106.

도 5는 도 4의 돌기형 패턴에 불순물들을 이온 주입한 단면도이다. FIG. 5 is a cross-sectional view of implanting impurities into the protrusion pattern of FIG. 4.

도 5를 참조하면, 상기 게이트 도전막(106) 상에는 상기 돌기형 패턴(100a)에 대응하는 부분과 상기 돌기형 패턴(100a)들 사이에 형성되어 상기 돌기형 패턴(100a)을 절연하는 상기 소자분리 패턴(102a) 및 상기 소자분리 패턴(102a)의 일부를 노출하는 마스크 패턴(107)이 형성된다. Referring to FIG. 5, the device is formed between a portion corresponding to the protruding pattern 100a and the protruding pattern 100a on the gate conductive layer 106 to insulate the protruding pattern 100a. A mask pattern 107 exposing the isolation pattern 102a and a portion of the device isolation pattern 102a is formed.

상기 돌기형 패턴(100a) 내에는 상기 게이트 도전막(106) 및 상기 게이트 절연막(104)을 통해 상기 마스크 패턴(107)을 이온 주입 마스크로서 이용하여 불순물(108)들이 이온 주입된다. 이때, 상기 돌기형 패턴(100a)은 상기 불순물(108)들이 이온 주입되어 채널(100b)의 역할을 한다. Impurities 108 are implanted into the protrusion pattern 100a using the mask pattern 107 as an ion implantation mask through the gate conductive layer 106 and the gate insulating layer 104. In this case, the convex pattern 100a is ion-implanted to serve as a channel 100b.

상기 불순물(108)은, 예를 들어, P형 불순물일 수 있으며, 이와 다르게 상기 불순물(108)은, 예를 들어, N형 불순물일 수 있다. The impurity 108 may be, for example, a P-type impurity. Alternatively, the impurity 108 may be, for example, an N-type impurity.

한편, 상기 게이트 도전막(106)이, 예를 들어, 약 100Å∼약 800Å의 두께를 가질 경우, 상기 P형 불순물은, 예를 들어, 약 2KeV∼약 20KeV의 에너지로 상기 돌기형 패턴(100a) 내에 주입되며, 상기 P형 불순물은, 예를 들어, 약 1.0×1012∼약 2.0×1013atoms/㎠의 도우즈로 상기 돌기형 패턴(100a) 내에 주입된다. 이와 다르게, 상기 N형 불순물은, 예를 들어, 10KeV∼120KeV의 에너지로 상기 돌기형 패턴(100a) 내에 주입되며, 상기 N형 불순물은, 예를 들어, 약 1.0×1012∼약 2.0×1013atoms/㎠의 도우즈로 상기 돌기형 패턴(100a) 내에 주입된다.On the other hand, when the gate conductive film 106 has a thickness of, for example, about 100 GPa to about 800 GPa, the P-type impurity is, for example, the protrusion pattern 100a at an energy of about 2 KeV to about 20 KeV. ), And the P-type impurity is implanted into the protruding pattern 100a with a dose of about 1.0 × 10 12 to about 2.0 × 10 13 atoms / cm 2, for example. Alternatively, the N-type impurity is implanted into the protruding pattern 100a at an energy of, for example, 10 KeV to 120 KeV, and the N-type impurity is, for example, about 1.0 × 10 12 to about 2.0 × 10. It is inject | poured into the said projection pattern 100a by the dose of 13 atoms / cm <2>.

본 실시예에 의하면, 본 발명은 돌기형 트랜지스터(Fin transistor)의 제조방법으로서, 상기 돌기형 트랜지스터의 문턱 전압 조절을 위한 채널 이온 주입 공정을 상기 게이트 절연막(104) 및 상기 게이트 도전막(106)을 형성한 후 및 상기 게이트 절연막 및 상기 게이트 도전막을 패터닝하기 이전에 수행해줌으로써, 상기 패터닝 공정 중 발생되는 문턱 전압 조절을 위한 이온들의 외부확산을 방지할 수 있을 뿐만 아니라 상기 게이트 절연막(104)을 형성하기 위한 상기 열 산화 공정 중 발생되는 문턱 전압의 변화를 억제할 수 있다. According to the present embodiment, the present invention provides a method of manufacturing a fin transistor, and a channel ion implantation process for adjusting the threshold voltage of the bump transistor is performed by the gate insulating film 104 and the gate conductive film 106. After the formation and before the patterning of the gate insulating film and the gate conductive film, it is possible to prevent the external diffusion of ions for adjusting the threshold voltage generated during the patterning process as well as to form the gate insulating film 104. It is possible to suppress the change in the threshold voltage generated during the thermal oxidation process.

도 6은 도 5의 게이트 도전막 상에 게이트 금속막 및 게이트 하드마스크막을 형성한 단면도이다. 6 is a cross-sectional view of a gate metal film and a gate hard mask film formed on the gate conductive film of FIG. 5.

도 6을 참조하면, 상기 마스크 패턴(107)은 상기 게이트 도전막(106)으로부터 제거된다. 상기 게이트 도전막(106) 상에는 게이트 금속막(110)이 형성되며, 상기 게이트 금속막(110) 상에는 게이트 하드마스크막(112)이 형성된다. Referring to FIG. 6, the mask pattern 107 is removed from the gate conductive layer 106. A gate metal layer 110 is formed on the gate conductive layer 106, and a gate hard mask layer 112 is formed on the gate metal layer 110.

이로써, 상기 반도체 기판(100) 상에는 상기 게이트 절연막(104), 상기 게이트 도전막(106), 상기 게이트 금속막(110) 및 상기 게이트 하드마스크막(112)으로 이루어진 게이트 물질(114)이 형성된다. As a result, a gate material 114 including the gate insulating layer 104, the gate conductive layer 106, the gate metal layer 110, and the gate hard mask layer 112 is formed on the semiconductor substrate 100. .

도 7은 도 6의 게이트 하드마스크막, 게이트 금속막, 게이트 도전막 및 게이트 절연막을 패터닝하여 게이트를 형성한 단면도이다. FIG. 7 is a cross-sectional view of a gate formed by patterning a gate hard mask film, a gate metal film, a gate conductive film, and a gate insulating film of FIG. 6.

도 7을 참조하면, 상기 게이트 하드마스크막(112), 상기 게이트 금속막(110), 상기 게이트 도전막(106) 및 상기 게이트 절연막(104)들은 패터닝되어 상기 반도체 기판(100) 상에는 게이트 하드마스크 패턴(112a), 게이트 금속 패턴(110a), 게이트 도전 패턴(106a) 및 게이트 절연 패턴(104a)으로 이루어진 게이트(114a)가 형성된다. Referring to FIG. 7, the gate hard mask layer 112, the gate metal layer 110, the gate conductive layer 106, and the gate insulating layer 104 are patterned to form a gate hard mask on the semiconductor substrate 100. A gate 114a formed of a pattern 112a, a gate metal pattern 110a, a gate conductive pattern 106a, and a gate insulating pattern 104a is formed.

이후, 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.Thereafter, a series of subsequent processes are performed in sequence to complete the semiconductor device according to the embodiment of the present invention.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 반도체 기판 상에 돌기형 패턴을 형성한 단면도이다. 1 is a cross-sectional view of a protrusion pattern formed on a semiconductor substrate.

도 2는 도 1의 반도체 기판 상에 돌기형 패턴을 덮는 소자분리막을 형성한 단면도이다. FIG. 2 is a cross-sectional view of a device isolation layer forming a protrusion pattern on the semiconductor substrate of FIG. 1.

도 3은 도 2의 소자분리막을 일부 식각하여 돌기형 패턴의 일부를 노출하는 소자분리 패턴을 형성한 단면도이다. 3 is a cross-sectional view illustrating a device isolation pattern exposing a part of the protruding pattern by partially etching the device isolation film of FIG. 2.

도 4는 도 3의 돌기형 패턴의 노출부를 덮는 게이트 절연막 및 게이트 도전막을 형성한 단면도이다. 4 is a cross-sectional view illustrating a gate insulating film and a gate conductive film covering an exposed portion of the protrusion pattern of FIG. 3.

도 5는 도 4의 돌기형 패턴에 불순물들을 이온 주입한 단면도이다. FIG. 5 is a cross-sectional view of implanting impurities into the protrusion pattern of FIG. 4.

도 6은 도 5의 게이트 도전막 상에 게이트 금속막 및 게이트 하드마스크막을 형성한 단면도이다. 6 is a cross-sectional view of a gate metal film and a gate hard mask film formed on the gate conductive film of FIG. 5.

도 7은 도 6의 게이트 하드마스크막, 게이트 금속막, 게이트 도전막 및 게이트 절연막을 패터닝하여 게이트를 형성한 단면도이다. FIG. 7 is a cross-sectional view of a gate formed by patterning a gate hard mask film, a gate metal film, a gate conductive film, and a gate insulating film of FIG. 6.

Claims (11)

반도체 기판 상에 돌기형 패턴을 형성하는 단계; Forming a projection pattern on the semiconductor substrate; 상기 반도체 기판 상에 상기 돌기형 패턴을 덮는 소자분리막을 형성하는 단계; Forming an isolation layer covering the protrusion pattern on the semiconductor substrate; 상기 돌기형 패턴의 일부를 노출하기 위해 상기 소자분리막을 일부 식각하여 소자분리 패턴을 형성하는 단계; Forming a device isolation pattern by partially etching the device isolation layer to expose a portion of the protrusion pattern; 상기 돌기형 패턴의 노출부를 덮는 게이트 절연막을 형성하는 단계; Forming a gate insulating layer covering an exposed portion of the protrusion pattern; 상기 소자분리 패턴 및 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계; Forming a gate conductive layer on the device isolation pattern and the gate insulating layer; 상기 소자분리 패턴에 대응하는 상기 게이트 도전막을 덮는 마스크 패턴을 형성하는 단계; 및 Forming a mask pattern covering the gate conductive layer corresponding to the device isolation pattern; And 상기 게이트 도전막 및 상기 게이트 절연막을 통해 상기 돌기형 패턴에 불순물들을 이온 주입하는 단계를 포함하는 반도체 소자의 제조방법. And implanting impurities into the protrusion pattern through the gate conductive layer and the gate insulating layer. 제 1 항에 있어서, The method of claim 1, 상기 게이트 절연막을 형성하는 단계에서, 상기 게이트 절연막은 열 산화 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법. And in the forming of the gate insulating film, the gate insulating film is formed by a thermal oxidation process. 제 1 항에 있어서, The method of claim 1, 상기 불순물들을 이온 주입하는 단계 이후에, 상기 게이트 도전막으로부터 상기 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. And removing the mask pattern from the gate conductive layer after the ion implantation of the impurities. 제 1 항에 있어서, The method of claim 1, 상기 게이트 도전막을 형성하는 단계에서, 상기 게이트 도전막은 100Å∼800Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법. In the step of forming the gate conductive film, the gate conductive film is a semiconductor device manufacturing method, characterized in that formed in a thickness of 100 ~ 800Å. 제 1 항에 있어서, The method of claim 1, 상기 불순물은 P형 불순물인 것을 특징으로 하는 반도체 소자의 제조방법. The impurity is a manufacturing method of a semiconductor device, characterized in that the P-type impurity. 제 5 항에 있어서, The method of claim 5, 상기 P형 불순물은 2KeV∼20KeV의 에너지로 상기 돌기형 패턴 내에 주입되는 것을 특징으로 하는 반도체 소자의 제조방법. And the P-type impurity is implanted into the protruding pattern with energy of 2KeV to 20KeV. 제 5 항에 있어서,The method of claim 5, 상기 P형 불순물은 1.0×1012∼2.0×1013atoms/㎠의 도우즈로 상기 돌기형 패턴 내에 주입되는 것을 특징으로 하는 반도체 소자의 제조방법. And said P-type impurity is injected into said projection pattern with a dose of 1.0 × 10 12 to 2.0 × 10 13 atoms / cm 2. 제 1 항에 있어서,The method of claim 1, 상기 불순물은 N형 불순물인 것을 특징으로 하는 반도체 소자의 제조방법. The impurity is a manufacturing method of a semiconductor device, characterized in that the N-type impurity. 제 8 항에 있어서,The method of claim 8, 상기 N형 불순물은 10KeV∼120KeV의 에너지로 상기 돌기형 패턴 내에 주입되는 것을 특징으로 하는 반도체 소자의 제조방법. The N-type impurity is a semiconductor device manufacturing method, characterized in that the implanted into the projection pattern with energy of 10KeV ~ 120KeV. 제 8 항에 있어서, The method of claim 8, 상기 N형 불순물은 1.0×1012∼2.0×1013atoms/㎠의 도우즈로 상기 돌기형 패턴 내에 주입되는 것을 특징으로 하는 반도체 소자의 제조방법. The N-type impurity is implanted into the projection pattern with a dose of 1.0 × 10 12 to 2.0 × 10 13 atoms / cm 2. 제 1 항에 있어서, The method of claim 1, 상기 돌기형 패턴에 불순물들을 이온 주입하는 단계 이후에, After ion implanting impurities into the protruding pattern, 상기 게이트 도전막 상에 게이트 금속막을 형성하는 단계; Forming a gate metal film on the gate conductive film; 상기 게이트 금속막 상에 게이트 하드마스크막을 형성하는 단계; 및 Forming a gate hard mask layer on the gate metal layer; And 상기 게이트 하드마스크막, 상기 게이트 금속막 및 상기 게이트 도전막을 패터닝하여 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. And patterning the gate hard mask layer, the gate metal layer, and the gate conductive layer to form a gate.
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