KR100999180B1 - Solar cell and method of manufacturing the same - Google Patents
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Abstract
태양 전지 및 이의 제조방법이 개시된다. 이러한 태양 전지는 베이스 기판, 다수의 제1 전극, 다수의 제2 전극, 다수의 p형 실리콘층, 다수의 n형 실리콘층 및 진성 실리콘층을 포함한다. 상기 베이스 기판은 상부면과 하부면을 관통하는 다수의 제1 및 제2 관통공들이 형성된다. 상기 제1 전극은 상기 제1 관통공들의 적어도 일부의 깊이까지 매립하고, 상기 제2 전극은 상기 제2 관통공들의 적어도 일부의 깊이까지 매립한다. 상기 p형 실리콘층은 상기 제1 전극과 각각 접하도록 형성되고, 상기 n형 실리콘층은 상기 제2 전극과 각각 접하도록 형성된다. 상기 진성 실리콘층은 상기 p형 실리콘층과 n형 실리콘층을 커버하도록 상기 베이스 기판의 상부면에 형성된다. 따라서, 광이 진성 실리콘층에 직접 조사될 수 있으므로, 광전효율이 향상될 수 있다. 또한, p형 실리콘층에 접촉하는 전극과 n형 실리콘에 접촉하는 전극이 모두 도전성이 우수한 금속물질로 형성된다. 따라서, 저항에 의한 소모전력을 감소시킬 수 있다.A solar cell and a method of manufacturing the same are disclosed. Such solar cells include a base substrate, a plurality of first electrodes, a plurality of second electrodes, a plurality of p-type silicon layers, a plurality of n-type silicon layers, and an intrinsic silicon layer. The base substrate has a plurality of first and second through holes penetrating the upper surface and the lower surface. The first electrode fills up to a depth of at least a portion of the first through holes, and the second electrode fills up to a depth of at least a portion of the second through holes. The p-type silicon layer is formed to be in contact with the first electrode, respectively, and the n-type silicon layer is formed to be in contact with the second electrode, respectively. The intrinsic silicon layer is formed on an upper surface of the base substrate to cover the p-type silicon layer and the n-type silicon layer. Therefore, since light can be directly irradiated to the intrinsic silicon layer, the photoelectric efficiency can be improved. In addition, both the electrode in contact with the p-type silicon layer and the electrode in contact with the n-type silicon are formed of a metal material having excellent conductivity. Therefore, the power consumption by the resistance can be reduced.
태양전지, 전하유도 전원, 실리콘, 파장변환Solar cell, charge induction power source, silicon, wavelength conversion
Description
본 발명은 태양 전지 및 이의 제조방법에 관한 것으로, 보다 상세히 광전효율을 향상시킬 수 있고, 배선저항을 감소시킬 수 있는 태양 전지 및 이의 제조방법에 관한 것이다.The present invention relates to a solar cell and a method for manufacturing the same, and more particularly, to a solar cell and a method for manufacturing the same which can improve photoelectric efficiency and reduce wiring resistance.
일반적으로, 태양 전지는 태양광 에너지를 전기 에너지로 변환하는 소자로써, 친환경적이고, 수명이 길고, 무한 에너지원이라는 여러 장점으로 인해 기존의 석탄, 석유 등의 에너지원을 대체할 수 있는 대체 에너지원으로 그 적용 분야가 계속해서 확대되고 있는 실정이다.In general, a solar cell is a device that converts solar energy into electrical energy, and is an alternative energy source that can replace energy sources such as coal and oil due to various advantages such as environmentally friendly, long-lasting, and infinite energy source. As such, the field of application continues to expand.
종래의 일반적인 태양전지는 상부로부터, 제1 전극, p형 실리콘층, 진성 실리콘층, n형 실리콘층 및 제2 전극이 순차적으로 적층된 구조를 갖는다. 그런데, 이 경우, 광이 p형 실리콘층을 거쳐서 광전변환이 발생되는 진성 실리콘층을 도달하게 된다. 따라서, 광의 일부가 p형 실리콘층에 흡수되어 광전변환 효율이 발생되는 문제가 발생된다. 또한 제1 전극의 경우, 광이 통과할 수 있도록 광학적으로 투명한 도전성 물질을 이용하여 형성하므로 비저항이 금속에 비해 상대적으로 커서 전력손실이 크다.The conventional general solar cell has a structure in which a first electrode, a p-type silicon layer, an intrinsic silicon layer, an n-type silicon layer, and a second electrode are sequentially stacked from the top. In this case, however, light reaches the intrinsic silicon layer where photoelectric conversion is generated via the p-type silicon layer. Therefore, a part of light is absorbed by the p-type silicon layer, a problem occurs that the photoelectric conversion efficiency is generated. In addition, since the first electrode is formed using an optically transparent conductive material to allow light to pass therethrough, the specific resistance is relatively large compared to the metal, and thus the power loss is large.
더욱이, 상기 제1 전극을 형성하는 공정과 제2 전극을 형성하는 공정이 2회에 걸쳐 진행되므로, 제조에 소요되는 시간이 길어지고, 불량율의 발생가능성이 높아져 생산성이 낮아지는 문제점이 발생된다.Furthermore, since the process of forming the first electrode and the process of forming the second electrode are performed twice, the time required for manufacturing becomes long, and the possibility of generating a defective rate increases, resulting in a problem of low productivity.
본 발명이 해결하고자 하는 제1 과제는 제1 과제는 광전 효율을 높일 수 있고 제조공정및 시간을 단축시켜 생산성을 향상할 수 있는 구조를 갖는 태양 전지를 제공하는 것이다.The first problem to be solved by the present invention is to provide a solar cell having a structure that can improve the photoelectric efficiency, and improve the productivity by shortening the manufacturing process and time.
본 발명이 해결하고자 하는 제2 과제는 이러한 구조를 갖는 태양 전지 제조방법을 제공하는 것이다.The second problem to be solved by the present invention is to provide a solar cell manufacturing method having such a structure.
이러한 과제를 해결하기 위한 본 발명의 일 실시예에 의한 태양 전지는 베이스 기판, 다수의 제1 전극, 다수의 제2 전극, 다수의 p형 실리콘층, 다수의 n형 실리콘층 및 진성 실리콘층을 포함한다. 상기 베이스 기판은 상부면과 하부면을 관통하는 다수의 제1 및 제2 관통공들이 형성된다. 상기 제1 전극은 상기 제1 관통공들의 적어도 일부의 깊이까지 매립하고, 상기 제2 전극은 상기 제2 관통공들의 적어도 일부의 깊이까지 매립한다. 상기 p형 실리콘층은 상기 제1 전극과 각각 접하도록 형성되고, 상기 n형 실리콘층은 상기 제2 전극과 각각 접하도록 형성된다. 상기 진성 실리콘층은 상기 p형 실리콘층과 n형 실리콘층을 커버하도록 상기 베이스 기판의 상부면에 형성된다.Solar cell according to an embodiment of the present invention for solving this problem is a base substrate, a plurality of first electrodes, a plurality of second electrodes, a plurality of p-type silicon layer, a plurality of n-type silicon layer and an intrinsic silicon layer Include. The base substrate has a plurality of first and second through holes penetrating the upper surface and the lower surface. The first electrode fills up to a depth of at least a portion of the first through holes, and the second electrode fills up to a depth of at least a portion of the second through holes. The p-type silicon layer is formed to be in contact with the first electrode, respectively, and the n-type silicon layer is formed to be in contact with the second electrode, respectively. The intrinsic silicon layer is formed on an upper surface of the base substrate to cover the p-type silicon layer and the n-type silicon layer.
예컨대, 상기 제1 관통공들과 제2 관통공들은 각각 매트릭스 형상의 홀수번째 열 및 짝수번째 열에 대응하도록 형성될 수 있다.For example, the first through holes and the second through holes may be formed to correspond to an odd-numbered row and an even-numbered row, respectively, of a matrix shape.
예컨대, 상기 제1 관통공들과 제2 관통공들은 단면이 원형 또는 다각형을 갖도록 형성될 수 있다.For example, the first through holes and the second through holes may be formed to have a circular or polygonal cross section.
예컨대, 상기 제1 관통공들과 상기 제2 관통공들은 서로 나란하도록 제1 방향으로 연장되고, 상기 제1 관통공들과 상기 제2 관통공들은 상기 제1 방향과 수직한 제2 방향을 따라서, 서로 교번적으로 배열될 수 있다.For example, the first through holes and the second through holes extend in a first direction to be parallel to each other, and the first through holes and the second through holes extend along a second direction perpendicular to the first direction. , They may be arranged alternately with each other.
예컨대, 상기 p형 실리콘층과 n형 실리콘층은 상기 베이스 기판의 상부면위에 형성되도록, 상기 제1 전극과 제2 전극은 각각 상기 제1 관통공들과 제2 관통공들을 전제적으로 매립할 수 있다. For example, the first electrode and the second electrode may completely fill the first through holes and the second through holes so that the p-type silicon layer and the n-type silicon layer are formed on the upper surface of the base substrate. have.
예컨대, 상기 p형 실리콘층과 n형 실리콘층에 의해 상기 진성 실리콘층의 상부표면은 굴곡이 형성될 수 있다.For example, the upper surface of the intrinsic silicon layer may be bent by the p-type silicon layer and the n-type silicon layer.
예컨대, 상기 제1 관통공들과 제2 관통공들은 상기 하부면으로부터 제1 높이 이격된 제1 지점까지 제1 폭을 가지며, 상기 제1 지점로부터 제2 높이 이격된 상기 상부면까지 상기 제1 폭보다 큰 제2 폭을 갖도록 형성될 수 있다.For example, the first through holes and the second through holes have a first width from the lower surface to a first point spaced apart from the first height, and the first through holes to the upper surface spaced apart from the first point apart from the first point. It may be formed to have a second width greater than the width.
이때, 상기 제1 전극 및 제2 전극은 각각 상기 제1 관통공들과 제2 관통공들이 상기 하부면으로부터 상기 제1 폭을 갖는 상기 제1 지점까지 매립되도록 형성될 수 있다. 또한, 상기 p형 실리콘층 및 상기 n형 실리콘층은 상기 제1 지점으로부터 상기 제2 높이 보다 작거나 같은 제3 높이만큼 상기 관통공에 매립되어 형성될 수 있다.In this case, the first electrode and the second electrode may be formed such that the first through holes and the second through holes are filled from the lower surface to the first point having the first width. In addition, the p-type silicon layer and the n-type silicon layer may be embedded in the through hole by a third height less than or equal to the second height from the first point.
예컨대, 상기 관통공은 상기 하부면으로부터 제1 높이 이격된 제1 지점까지 제1 폭을 가지며, 상기 제1 지점으로부터 상기 상부면까지 폭이 점차적으로 증가되도록 형성될 수 있다. 이때, 상기 제1 전극 및 제2 전극은 각각 상기 제1 관통공들과 제2 관통공들이 상기 하부면으로부터 상기 제1 폭을 갖는 상기 제1 지점까지 매립도록 형성될 수 있다. 또한, 상기 p형 실리콘층과 n형 실리콘층은 각각 폭이 증가되는 제1 관통공들 및 제2 관통공들의 형상을 따라 형성되어 상기 p형 실리콘층과 n형 실리콘층들이 상기 진성 실리콘층과 접촉하는 면적을 증가시킬 수 있다.For example, the through hole may have a first width from the lower surface to a first point spaced apart from the first height, and may be formed such that the width gradually increases from the first point to the upper surface. In this case, the first electrode and the second electrode may be formed such that the first through holes and the second through holes are filled from the lower surface to the first point having the first width. In addition, the p-type silicon layer and the n-type silicon layer are formed along the shapes of the first through holes and the second through holes are increased in width, respectively, so that the p-type silicon layer and n-type silicon layers and the intrinsic silicon layer The area in contact can be increased.
예컨대, 상기 진성 실리콘층은 교대로 적층된 복수의 비정질(amorphous) 실리콘층들과 복수의 미세결정질(micro-crystalline) 실리콘층들을 포함할 수 있다.For example, the intrinsic silicon layer may include a plurality of amorphous silicon layers and a plurality of micro-crystalline silicon layers that are alternately stacked.
이때, 상기 진성 실리콘층에 형성된 상기 비정질 실리콘층들은 다음의 람베르트 법칙(Lambert's law)에 의해 흡수율이 95% 이상되는 두께로 형성될 수 있다(람베르트 법칙 : I/Io = exp(-μd), 여기서, Io는 입사광의 세기, I는 투과광의 세기, μ는 흡수계수, d는 흡수층의 두께임 ). 보다 상세히, 상기 진성 실리콘층에 형성된 상기 비정질 실리콘층의 총 두께는 0.4 ~ 1.0㎛ 의 범위를 가질 수 있다. In this case, the amorphous silicon layer formed on the intrinsic silicon layer may be formed to a thickness that absorption rate is 95% or more by (Lambert's law) following Lambert's law (Lambert's law: I / I o = exp ( -μd Where I o is the intensity of the incident light, I is the intensity of the transmitted light, μ is the absorption coefficient, and d is the thickness of the absorbing layer). In more detail, the total thickness of the amorphous silicon layer formed on the intrinsic silicon layer may have a range of 0.4 ~ 1.0㎛.
예컨대, 상기 다수의 제1 및 제2 전극은 금속을 포함할 수 있으며, 예컨대, 도전성이 매우 우수한 은(Ag), 구리(Cu) 등을 포함할 수 있다.For example, the plurality of first and second electrodes may include a metal, and for example, may include silver (Ag), copper (Cu), and the like, which are excellent in conductivity.
상기 태양 전지는 또한 일단이 상기 제1 전극들을 연결하는 제1 배선과 연결되고, 타단이 상기 제2 전극들을 연결하는 제2 배선과 연결된 축전기를 더 포함할 수 있다.The solar cell may further include a capacitor having one end connected to a first line connecting the first electrodes and the other end connected to a second line connecting the second electrodes.
본 발명의 일 실시예에 의한 태양 전지 제조방법은 베이스 기판에 상부면과 하부면을 관통하는 다수의 제1 및 제2 관통공들을 형성하는 단계와, 상기 제1 관통공들의 적어도 일부의 깊이까지 매립하는 다수의 제1 전극과 상기 제2 관통공들의 적어도 일부의 깊이까지 매립하는 다수의 제2 전극을 형성하는 단계와, 상기 제1 전극과 각각 접하도록 형성된 다수의 p형 실리콘층을 형성하는 단계와, 상기 제2 전극과 각각 접하도록 형성된 다수의 n형 실리콘층을 형성하는 단계, 및 상기 p형 실리콘층과 n형 실리콘층을 커버하도록 상기 베이스 기판의 상부면에 형성된 진성 실리콘층을 형성하는 단계를 포함한다.The solar cell manufacturing method according to an embodiment of the present invention comprises the steps of forming a plurality of first and second through holes penetrating the upper surface and the lower surface in the base substrate, to the depth of at least a portion of the first through holes Forming a plurality of first electrodes to be embedded and a plurality of second electrodes to be embedded up to a depth of at least a portion of the second through holes, and forming a plurality of p-type silicon layers respectively formed to contact the first electrodes Forming a plurality of n-type silicon layers formed to be in contact with the second electrode, respectively, and forming an intrinsic silicon layer formed on an upper surface of the base substrate to cover the p-type silicon layer and the n-type silicon layer. It includes a step.
예컨대, 상기 다수의 제1 및 제2 관통공들을 형성하는 단계에서, 상기 다수의 제1 및 제2 관통공들은 상기 베이스 기판에 레이저를 조사함으로써 형성될 수 있다.For example, in the forming of the plurality of first and second through holes, the plurality of first and second through holes may be formed by irradiating a laser to the base substrate.
예컨대, 상기 제1 전극과 제2 전극은 금속을 용용하여 매립함으로써 형성될 수 있다.For example, the first electrode and the second electrode may be formed by burying metal.
예컨대, 상기 진성 실리콘층을 형성하는 단계는, 제1 주파수를 이용한 화학기상증착(CVD) 공정을 통해 상기 비정질 실리콘층을 형성하는 단계 및 상기 제1 주파수보다 높은 제2 주파수를 이용한 화학기상증착 공정을 통해 상기 미세결정질 실리콘층을 형성하는 단계를 포함할 수 있다. 이때, 상기 제1 주파수는 2 ~ 13.56㎒이고, 상기 제2 주파수는 40 ~ 100㎒의 범위를 가질 수 있다. 또한, 상기 비정질 실리콘층을 형성하는 단계에서, 실란(SiH4) 가스와 수소(H2) 가스의 비율은 1 : 0.1~1의 범위를 가질 수 있다. 또한, 상기 미세결정질 실리콘층을 형성하는 단계에서, 실란(SiH4) 가스, 수소(H2) 가스 및 불화규소(SiF4) 가스의 비율은 1 : 5~30 : 1의 범위를 가질 수 있다.For example, the forming of the intrinsic silicon layer may include forming the amorphous silicon layer through a chemical vapor deposition (CVD) process using a first frequency and a chemical vapor deposition process using a second frequency higher than the first frequency. It may include the step of forming the microcrystalline silicon layer through. In this case, the first frequency is 2 ~ 13.56MHz, the second frequency may have a range of 40 ~ 100MHz. In addition, in the forming of the amorphous silicon layer, the ratio of the silane (SiH4) gas and the hydrogen (H2) gas may have a range of 1: 0.1 to 1. In addition, in the forming of the microcrystalline silicon layer, the ratio of the silane (SiH4) gas, hydrogen (H2) gas and silicon fluoride (SiF4) gas may have a range of 1: 5 to 30: 1.
예컨대, 상기 진성 실리콘층을 형성하는 단계는, 동일 조건의 화학기상증착 공정을 통해 상기 비정질 실리콘층 및 미세결정질 실리콘층을 동시에 형성하기 위해서, 주파수가 40 ~ 100㎒, 실란(SiH4) 가스와 수소(H2) 가스의 비율이 1 : 5~30인 공정 조건으로 수행될 수 있다.For example, the step of forming the intrinsic silicon layer, in order to simultaneously form the amorphous silicon layer and the microcrystalline silicon layer through a chemical vapor deposition process under the same conditions, the frequency is 40 ~ 100MHz, silane (SiH4) gas and hydrogen (H2) may be carried out under process conditions in which the ratio of gas is 1: 5 to 30.
예컨대, 상기 비정질 실리콘층과 미세결정질 실리콘층을 교번적으로 적층하기 위해서, 상기 40 ~ 100㎒의 주파수를 단속적으로 공급할 수 있다.For example, in order to alternately stack the amorphous silicon layer and the microcrystalline silicon layer, the frequency of 40 to 100 MHz may be supplied intermittently.
예컨대, 상기 n형 실리콘층을 형성하는 단계에서, 40 ~ 100㎒의 주파수를 이용한 화학기상증착 공정을 통해 n형 미세결정질 실리콘층을 형성거나, 2 ~ 13.56㎒의 주파수를 이용한 화학기상증착 공정을 통해 n형 비정질 실리콘층을 형성할 수 있다. 또는, 상기 n형 실리콘층을 형성하는 단계에서, 2 ~ 13.56㎒의 제1 주파수와 40 ~ 100㎒의 제2 주파수를 교대로 이용하는 화학기상증착 공정을 통해 n형 비정질 실리콘층 및 n형 미세결정질 실리콘층을 형성할 수 있다.For example, in the forming of the n-type silicon layer, an n-type microcrystalline silicon layer is formed through a chemical vapor deposition process using a frequency of 40 to 100 MHz, or a chemical vapor deposition process using a frequency of 2 to 13.56 MHz. Through the n-type amorphous silicon layer can be formed. Alternatively, in the forming of the n-type silicon layer, the n-type amorphous silicon layer and the n-type microcrystalline through a chemical vapor deposition process using alternating first frequencies of 2 to 13.56 MHz and second frequencies of 40 to 100 MHz. The silicon layer can be formed.
예컨대, 상기 p형 실리콘층을 형성하는 단계에서, 40 ~ 100㎒의 주파수를 이용한 화학기상증착 공정을 통해 p형 미세결정질 실리콘층을 형성하거나, 2 ~ 13.56㎒의 주파수를 이용한 화학기상증착 공정을 통해 p형 비정질 실리콘층을 형성할 수 있다. 또는, 상기 p형 실리콘층을 형성하는 단계에서, 2 ~ 13.56㎒의 제1 주파수와 40 ~ 100㎒의 제2 주파수를 교대로 이용하는 화학기상증착 공정을 통해 p형 비 정질 실리콘층 및 p형 미세결정질 실리콘층을 형성할 수 있다.For example, in the forming of the p-type silicon layer, a p-type microcrystalline silicon layer is formed through a chemical vapor deposition process using a frequency of 40 to 100 MHz, or a chemical vapor deposition process using a frequency of 2 to 13.56 MHz. Through the p-type amorphous silicon layer can be formed. Alternatively, in the step of forming the p-type silicon layer, the p-type amorphous silicon layer and the p-type fine through a chemical vapor deposition process using alternately the first frequency of 2 ~ 13.56MHz and the second frequency of 40 ~ 100MHz A crystalline silicon layer can be formed.
상기 태양 전지 제조방법은 또한 상기 베이스 기판의 하부면에, 상기 제1 전극들을 연결하는 제1 배선과 상기 제2 전극들을 연결하는 제2 배선을 형성하는 단계 및 축전기의 일단은 상기 제1 배선과, 타단은 상기 제2 배선과 연결하는 단계를 더 포함할 수 있다.The solar cell manufacturing method may further include forming a first wiring connecting the first electrodes and a second wiring connecting the second electrodes to a lower surface of the base substrate, and one end of the capacitor is connected to the first wiring; The other end may further include connecting with the second wire.
또는, 상기 베이스 기판에 상부면과 하부면을 관통하는 다수의 제1 및 제2 관통공들을 형성하는 단계 전에, 상기 베이스 기판의 하부면에 상기 제1 관통공들을 연결하는 제1 배선과 상기 제2 관통공들을 연결하는 제2 배선을 형성하는 단계를 더 포함할 수 있다.Alternatively, before the forming of the plurality of first and second through holes penetrating the upper and lower surfaces of the base substrate, the first wiring and the first wirings connecting the first through holes to the lower surface of the base substrate. The method may further include forming a second wiring connecting the two through holes.
본 발명에 의한 태양 전지에 의하면, 광이 진성 실리콘층에 직접 조사될 수 있으므로, 광전효율이 향상될 수 있다.According to the solar cell according to the present invention, since light can be directly irradiated to the intrinsic silicon layer, the photoelectric efficiency can be improved.
또한, p형 실리콘층에 접촉하는 전극과 n형 실리콘에 접촉하는 전극이 모두 도전성이 우수한 금속물질로 형성된다. 따라서, 저항에 의한 소모전력을 감소시킬 수 있다.In addition, both the electrode in contact with the p-type silicon layer and the electrode in contact with the n-type silicon are formed of a metal material having excellent conductivity. Therefore, the power consumption by the resistance can be reduced.
더욱이, 제조공정이 단순화될 수 있는 구조를 갖는다. 따라서, 생산성이 향상될 수 있다.Moreover, it has a structure in which the manufacturing process can be simplified. Therefore, productivity can be improved.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "having" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described in the specification, and that one or more other features It should be understood that it does not exclude in advance the possibility of the presence or addition of numbers, steps, actions, components, parts or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이 상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and unless otherwise defined in the present application, are construed in an idealized or overly formal sense. It doesn't work.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings.
도 1은 본 발명의 예시적인 일 실시예에 의한 태양 전지의 평면도이고, 도 2는 도 1에서 도시된 태양 전지의 저면도이다. 도 3은 도 1에서 도시된 태양 전지의 I-I'을 따라 절단된 단면도이다.1 is a plan view of a solar cell according to an exemplary embodiment of the present invention, Figure 2 is a bottom view of the solar cell shown in FIG. 3 is a cross-sectional view taken along line II ′ of the solar cell illustrated in FIG. 1.
도 1 내지 3을 참조하면, 본 발명의 예시적인 일 실시예에 의한 태양 전지(100)는 베이스 기판(140), 다수의 제1 전극(220), 다수의 제2 전극(230), 다수의 p형 실리콘층(120), n형 실리콘층(130) 및 진성 실리콘층(110)을 포함한다.1 to 3, a
상기 베이스 기판(140)은 상부면과 하부면을 관통하는 다수의 관통공들이 형성된다. 상기 관통공들은 베이스 기판(140)의 상부면 또는 하부면과 평행한 단면이 원형 또는 다각형 등, 다양한 형상을 가질 수 있다. 이러한 관통공들은 평면적으로 볼때, 다양하게 배열될 수 있다. 본 실시예에서, 상기 관통공들은 예컨대 매트릭스 형상으로 배열된다. 이렇게 매트릭스 형상으로 배열된 관통공들 중에서, 예컨대 홀수열에 배열된 관통공들을 제1 관통공들이라고 정의하고, 짝수열에 배열된 관통공들을 제2 관통공들이라고 정의한다.The
금속들이 제1 관통공들을 매립하여 상기 다수의 제1 전극(220)을 형성하고, 또한 상기 제2 관통공들을 매립하여 상기 다수의 제2 전극(230)을 형성한다. 상기 금속들은 예컨대 도전성이 우수한 금속, 예컨대 은(Ag), 구리(Cu) 등으로 형성될 수 있다.Metals fill the first through holes to form the plurality of
상기 다수의 p형 실리콘층(120)은 상기 다수의 제1 전극(220)과 각각 접촉하도록 상기 베이스 기판(140) 위에 형성된다. 또한, 상기 다수의 n형 실리콘층(130)은 상기 다수의 제2 전극(230)과 각각 접촉하도록 상기 베이스 기판(140) 위에 형성된다. 상기 다수의 p형 실리콘층(120) 및 n형 실리콘층(130)들은 평면적으로 원형, 다각형 등 다양한 형상으로 가질 수 있다.The plurality of p-type silicon layers 120 are formed on the
상기 진성 실리콘층(110)은 상기 p형 실리콘층(120)과 n형 실리콘층(130)이 형성된 베이스 기판(140)의 상부면에 상기 p형 실리콘층(120)과 n형 실리콘층(130)을 커버하도록 형성된다.The
한편, 베이스 기판(140)의 상부면에 부분적으로 형성된 상기 p형 실리콘층(120)과 n형 실리콘층(130)에 의해서, 상기 진성 실리콘층(110)의 상부면은 평탄하지 않고 굴곡이 형성되어 상기 진성 실리콘층(110)의 표면적을 증가시킨다. 이와같이 진성 실리콘층(110)의 표면적을 증가시키는 경우, 점유하는 면적에 비해서 광흡수에 보다 유리하다.On the other hand, the p-
베이스 기판(140)의 하부면에는 상기 제1 전극들(220)을 연결하는 제1 배선(221)이 형성되고, 상기 제2 전극들(230)을 연결하는 제2 배선(231)이 형성된다.The
상기 제1 배선(221)은 축전기(240)의 일단에 연결되고, 상기 제2 배선(231)은 상기 축전기(240)의 타단에 연결되어, 상기 태양 전지(100)에서 발생된 전력을 저장한다. 보다 상세히, 상기 제1 전극들(220)은 상기 축전기(240)의 일단에 연결되고, 상기 제2 전극들(230)은 상기 축전기(240)의 타단에 연결되어 전하가 축적된다. 도시되지는 않았으나, 하나의 제1 전극(220)과 제2 전극(230)은 태양전지 유 닛 구성하므로, 이러한 태양전지 유닛을 직렬로 연결시켜 고전위를 얻을 수도 있다.The
본 실시예에 의하면, 태양광이 타 층의 투과되어 흡수됨이 없이 곧바로 진성 실리콘층(110)에 흡수되어 광효율을 향상시킬 수 있다. 또한, p형 실리콘층에 접촉하는 제1 전극(220)과 n형 실리콘층에 접촉하는 제2 전극(230) 모두 도전성이 우수한 금속층으로 형성될 수 있다. 따라서, 상기 태양 전지(100)에서의 전력소모를 감소시킬 수 있다.According to the present exemplary embodiment, the sunlight may be directly absorbed by the
더욱이, 종래의 적층구조에 비해, 제조상 간단하므로 생산성을 향상시킬 수 있다.Moreover, compared with the conventional laminated structure, since it is simple in manufacture, productivity can be improved.
도 4는 본 발명의 예시적인 다른 실시예에 의한 태양 전지의 단면도이다. 도 4에서 도시된 태양 전지(800)는 도 3에서 도시된 태양 전지(100)와 절연층(910), 제1 전하유도 전극(901), 제2 전하유도 전극(902) 및 전하유도 전원(900)을 빼면 실질적으로 동일하다. 따라서, 동일한 구성요소는 동일한 참조부호를 병기하고, 중복되는 설명은 생략한다.4 is a cross-sectional view of a solar cell according to another exemplary embodiment of the present invention. The
도 4를 참조하면, 본 발명의 예시적인 다른 실시예에 의한 태양 전지(800)는 베이스 기판(140), 다수의 제1 전극(220), 다수의 제2 전극(230), 다수의 p형 실리콘층(120), n형 실리콘층(130), 진성 실리콘층(110), 절연층(910), 제1 전하유도 전극(901), 제2 전하유도 전극(902) 및 전하유도 전원(900)을 포함한다.4, the
상기 절연층(910)은 상기 베이스 기판(140)의 하부면에 형성된다. 상기 제1 전하유도 전극(901)은 상기 절연층(910)을 사이에 두고, 상기 제1 전극(220)과 마주보며, 상기 제2 전하유도 전극(902)은 상기 절연층(910)을 사이에 두고, 상기 제2 전극(230)과 마주보도록 형성된다.The insulating
상기 제1 전하유도 전극(901)은 상기 전하유도 전원(900)의 마이너스 단자와 연결되고, 상기 제2 전하유도 전극(902)은 상기 전하유도 전원(900)의 플러스 단자와 연결되어, 광전효과로 인해 분리된 전하를 상기 제1 전극(220)으로 유도하고, 전자를 상기 제2 전극(230)으로 유도한다. 따라서, 분리된 정공과 전하의 재결합을 방지하여 태양 전지(800)의 효율이 향상된다.The first
도 5는 본 발명의 예시적인 다른 실시예에 의한 태양 전지의 단면도이다. 도 5에서 도시된 태양 전지(400)는 관통공들의 구조 및 p형 실리콘층(420) 및 n형 실리콘층(430)을 제외하면, 도 1에서 도시된 태양 전지(100)와 실질적으로 동일하다. 따라서, 동일한 구성요소에는 동일한 참조부호를 도시하고 중복되는 설명은 생략한다.5 is a cross-sectional view of a solar cell according to another exemplary embodiment of the present invention. The
도 5를 참조하면, 본 실시예에 의한 태양 전지(400)의 제1 관통공들과 제2 관통공들은 상기 하부면으로부터 제1 높이(h1) 이격된 제1 지점(A)까지 제1 폭(w1)을 가지며, 상기 제1 지점(A)로부터 제2 높이(h2) 이격된 상기 상부면까지 상기 제1 폭(w1)보다 큰 제2 폭(w2)을 갖는다.Referring to FIG. 5, the first through holes and the second through holes of the
따라서, 도 1 내지 3에서 도시된 실시예에 비해, p형 및 n형 실리콘층(420, 430)과 진성 실리콘층(110)과의 접촉면적을 증가시킬 수 있어 광전변환효율을 증가 시킬 수 있다.Therefore, compared with the embodiments shown in FIGS. 1 to 3, the contact area between the p-type and n-type silicon layers 420 and 430 and the
또한, 상기 제1 전극(220) 및 제2 전극(230)은 각각 상기 제1 관통공들과 제2 관통공들이 상기 하부면으로부터 상기 제1 폭(w1)을 갖는 상기 제1 지점(A)까지 매립되며, 상기 p형 실리콘층(420) 및 상기 n형 실리콘층(430)은 상기 제1 지점(A)으로부터 상기 제2 높이(h2) 보다 작거나 같은 제3 높이(h3)만큼 각각 제1 및 제2 관통공에 매립되어 형성된다.In addition, each of the first and
상기 제1 전극(220) 및 제2 전극(230)은 상기 제1 지점(A)까지 매립된 것으로 도시되었으나, 제1 지점(A) 이상 또는 그 이하로 매립될 수도 있다.Although the
따라서, 진성 실리콘층(110)의 상부면은 평탄하지 않고 굴곡이 형성되어 상기 진성 실리콘층(110)의 표면적을 증가시킨다. 이와 같이 진성 실리콘층(110)의 표면적을 증가시키는 경우, 점유하는 면적에 비해서 광흡수에 보다 유리하다.Accordingly, the top surface of the
도 5에서 도시된 태양 전지(400) 또한 도 4에서 도시된 태양 전지(800)와 마찬가지로 절연층(910), 제1 전하유도 전극(901), 제2 전하유도 전극(902) 및 전하유도 전원(900)을 포함할 수도 있음은 자명하다.The
도 6은 본 발명의 예시적인 다른 실시예에 의한 태양 전지의 단면도이다. 도 6에서 도시된 태양 전지(500)는 관통공들의 구조, p형 실리콘층(520) 및 n형 실리콘층(530)을 제외하면, 도 1에서 도시된 태양 전지(100)와 실질적으로 동일하다. 따라서, 동일한 구성요소에는 동일한 참조부호를 도시하고 중복되는 설명은 생략한다.6 is a cross-sectional view of a solar cell according to another exemplary embodiment of the present invention. The
도 6을 참조하면, 본 실시예에 의한 태양 전지(500)의 제1 관통공들과 제2 관통공들은 상기 하부면으로부터 제1 높이 이격된 제1 지점(A)까지 제1 폭을 가지며, 상기 제1 지점으로부터 상기 상부면까지 폭이 점차적으로 증가된다.Referring to FIG. 6, the first through holes and the second through holes of the
따라서, 도 1 내지 3에서 도시된 실시예에 비해, p형 및 n형 실리콘층(520, 530)과 진성 실리콘층(110)과의 접촉면적을 증가시킬 수 있어 광전변환효율을 증가시킬 수 있다.Therefore, as compared with the embodiments shown in FIGS. 1 to 3, the contact area between the p-type and n-type silicon layers 520 and 530 and the
또한, 상기 제1 전극(220) 및 제2 전극(230)은 각각 상기 제1 관통공들과 제2 관통공들이 상기 하부면으로부터 상기 제1 폭을 갖는 상기 제1 지점(A)까지 매립된다. 그러나, 상기 제1 전극(220) 및 제2 전극(230)은 제1 지점(A) 이상 또는 그 이하로 매립될 수도 있다.In addition, the
상기 p형 실리콘층(520)과 n형 실리콘층(530)은 각각 폭이 증가되는 제1 관통공들 및 제2 관통공들의 형상을 따라 형성되어 상기 p형 실리콘층과 n형 실리콘층들이 상기 진성 실리콘층과 접촉하는 면적을 증가시키고, 또한 진성 실리콘층(110)의 상부면은 평탄하지 않고 굴곡이 형성되어 상기 진성 실리콘층(110)의 표면적을 증가시킨다. 이와 같이 진성 실리콘층(110)의 표면적을 증가시키는 경우, 점유하는 면적에 비해서 광흡수에 보다 유리하다. The p-
도 6에서 도시된 태양 전지(500) 또한 도 4에서 도시된 태양 전지(800)와 마찬가지로 절연층(910), 제1 전하유도 전극(901), 제2 전하유도 전극(902) 및 전하유도 전원(900)을 포함할 수도 있음은 자명하다.The
도 7은 본 발명의 예시적인 다른 실시예에 의한 태양 전지의 평면도이다. 도 7에서 도시된 태양 전지의 단면은 도 3 내지 6의 어느 한 단면구조를 가질 수 있다.7 is a plan view of a solar cell according to another exemplary embodiment of the present invention. The cross section of the solar cell illustrated in FIG. 7 may have any cross-sectional structure of FIGS. 3 to 6.
도 7을 참조하면, 본 발명의 예시적인 다른 실시예에 의한 태양 전지는 서로 마주보며 일 방향으로 길게 연장된 p형 실리콘층(620) 및 n형 실리콘층(630)을 포함한다. 상기 p형 실리콘층(620) 및 n형 실리콘층(630)은 교번적으로 형성된다.Referring to FIG. 7, a solar cell according to another exemplary embodiment of the present invention includes a p-
도면에서는 상기 p형 실리콘층(620) 및 n형 실리콘층(630)이 선형으로 형성되어 있으나, 지그재그 형상, 물결형상 등 다양한 변형이 가능하다.Although the p-
도시되진 않았으나, 베이스 기판에 길게 연장된 홈을 형성하고 이 홈을 메립하여 제1 전극과 제2 전극을 형성한 후, 도시된 바와 같은 p형 실리콘층(620) 및 n형 실리콘층(630)을 형성한다. 보다 상세히, 상기 p형 실리콘층(620)에 대응하는 제1 관통공들과 n형 실리콘층(630)에 대응하는 제2 관통공들은 서로 나란하도록 제1 방향으로 길게 형성된다. 상기 제1 관통공들과 상기 제2 관통공들은 상기 제1 방향과 수직한 제2 방향을 따라서 서로 교번적으로 배열된다. 따라서, 상기 p형 실리콘층(620) 및 n형 실리콘층(630)이 도시된 바와같이 형성된다.Although not shown, after forming a long extending groove in the base substrate and filling the groove to form a first electrode and a second electrode, the p-
도시되지는 않았으나, 이러한 p형 실리콘층(620)에 접하는 제1 전극들은 축전기의 일단에 연결되고, n형 실리콘층(630)에 접하는 제2 전극들은 축전기의 타단에 연결될 수도 있으며, p형 실리콘층(620)에 접하는 제1 전극과 이에 이웃하는 n형 실리콘층(630)에 접하는 제2 전극이 하나의 태양전지 유닛을 구성하므로, 이러한 태양전지 유닛들을 직렬로 축전기에 연결함으로써 고전위를 얻을 수도 있다.Although not shown, the first electrodes in contact with the p-
도 8은 본 발명의 예시적인 다른 실시예에 의한 태양 전지의 진성 실리콘층의 단면도이다. 도 7에서 도시된 태양 전지는 도 1 내지 7에서 도시된 태양 전지와 진성 실리콘층을 제외하면 실질적으로 동일한 구조를 가질 수 있다. 따라서, 중복되는 설명은 생략하고, 진성 실리콘층에 집중하여 설명한다.8 is a cross-sectional view of an intrinsic silicon layer of a solar cell according to another exemplary embodiment of the present invention. The solar cell illustrated in FIG. 7 may have substantially the same structure except for the solar cell and the intrinsic silicon layer illustrated in FIGS. 1 to 7. Therefore, the overlapping description is omitted, and the description will focus on the intrinsic silicon layer.
도 8을 참조하면, 본 실시예에 의한 태양 전지의 진성 실리콘층(610)은 광전 변환 효율을 높이기 위하여, 복수의 비정질 실리콘층(611)과 복수의 미세결정질 실리콘층(612)이 서로 교대로 적층된 구조로 형성된다. 이때, 미세결정질 실리콘층(612)은 비정질과 단결정 실리콘의 경계물질로서 수십 nm에서 수백 nm의 결정크기를 갖는 나노 스케일(nano scale)의 실리콘 결정들이 형성된 층을 의미한다.Referring to FIG. 8, in the
비정질 실리콘층(611)과 미세결정질 실리콘층(612)을 서로 다른 두께를 갖거나, 또는 서로 동일한 두께로 형성될 수 있다. 진성 실리콘층(130)의 두께는 비정질 실리콘층(611)과 미세결정질 실리콘층(612)의 두께 비에 따라 탄력적으로 변할 수 있으며, 예를 들어, 약 500 ~ 2000nm의 두께로 형성될 수 있다.The
일반적으로, 실리콘을 이용한 광전소자는 진성 실리콘층의 광 흡수율과 광전변환효율에 따라 광전 효율이 결정된다. 이러한 관점에서, 비정질 실리콘층(611)은 결정면을 갖지 않기 때문에 미세결정질 실리콘층(612)에 비하여 광 흡수율이 우수하다. 반면, 미세결정질 실리콘층(612)은 결정면에서 광을 반사시키기 때문에 광 흡수율은 비정질 실리콘층(611)보다 낮지만, 전자 이동도가 비정질 실리콘층(611)보다 우수하기 때문에 흡수된 광을 전기로 변환하는 광전변환효율은 비정질 실리콘층(611)보다 우수하다. 따라서, 광 흡수율이 우수한 비정질 실리콘층(611)과 광전변환효율이 우수한 미세결정질 실리콘층(612)을 모두 형성하게 되면, 진성 실리콘층(130)의 광전 효율을 향상시킬 수 있게 된다.In general, in the photoelectric device using silicon, the photoelectric efficiency is determined according to the light absorption rate and the photoelectric conversion efficiency of the intrinsic silicon layer. In this regard, the
한편, 진성 실리콘층(610)에 형성되는 비정질 실리콘층들(611)의 두께에 따라 광 흡수율이 달라지게 된다. 하기 수학식 1의 람베르트의 법칙(Laambert's law)에 따르면, 흡수층에 입사되는 광의 세기와 투과광의 세기와의 비율의 로그값은 흡수층의 두께에 비례하게 된다.Meanwhile, the light absorption rate varies depending on the thicknesses of the amorphous silicon layers 611 formed on the
여기서, Io는 입사광의 세기, I는 투과광의 세기, μ는 흡수계수, d는 흡수층의 두께를 나타낸다.Where I o is the intensity of incident light, I is the intensity of transmitted light, μ is the absorption coefficient, and d is the thickness of the absorption layer.
하기 표 1은 입사광의 세기를 1로 했을 때, 비정질 실리콘층(흡수계수 0.8)의 두께에 따른 투과광의 세기와 광 흡수율을 나타낸 표이다.Table 1 below is a table showing the intensity and the light absorption rate of the transmitted light according to the thickness of the amorphous silicon layer (absorption coefficient 0.8) when the incident light intensity is 1.
표 1을 참조하면, 비정질 실리콘층의 두께가 약 0.3㎛ 이상에서 광 흡수율이 90% 이상으로 나타났으며, 특히, 약 0.4㎛ 이상의 두께에서는 95% 이상의 광 흡수율을 갖는 것으로 나타났다. 또한, 비정질 실리콘층의 두께가 1.0㎛일 때, 거의 100%에 가까운 광 흡수율을 갖는 것으로 나타났다. 이러한 비정질 실리콘층의 특성을 고려하면, 진성 실리콘층(130)에 형성되는 비정질 실리콘층(611)의 총 두께는 약 0.4 ~ 1.0㎛로 형성되는 것이 바람직하다.Referring to Table 1, when the thickness of the amorphous silicon layer was about 0.3 μm or more, the light absorption was found to be 90% or more. In addition, when the thickness of the amorphous silicon layer was 1.0 mu m, it was found to have a light absorption of almost 100%. In consideration of the characteristics of the amorphous silicon layer, the total thickness of the
이하, 도 1 내지 8을 참조로 본 발명에 의한 태양 전지 제조방법을 설명한다.Hereinafter, a solar cell manufacturing method according to the present invention will be described with reference to FIGS. 1 to 8.
먼저, 베이스 기판(140)에 제1 관통공들 및 제2 관통공들을 형성한다. 상기 제1 관통공들 및 제2 관통공들은 도 3 내지 6에서 도시된 형상중 어느 하나의 형상으로 예컨대, 레이저를 이용하여 형성될 수 있다.First, first through holes and second through holes are formed in the
이후, 금속을 용융시켜 상기 제1 관통공들 및 제2 관통공들을 매립시켜 제1 전극(220) 및 제2 전극(230)을 형성한다. 예컨대, 상기 금속은 도전성이 우수한 은(Ag), 구리(Cu) 등으로 형성될 수 있다.Thereafter, the metal is melted to fill the first through holes and the second through holes to form the
이후, 도 2에서 도시된 제1 배선(221) 및 제2 배선(231)을 형성한다. 한편, 상기 제1 배선(221) 및 제2 배선(231)은 제조공정 중의 다른 시기에 형성될 수 있다. 예컨대, 상기 제1 관통공들 및 제2 관통공들이 형성되기 이전에 형성될 수 있으며, 또한 진성 실리콘층이 형성되고 난 이후, 즉, 맨 마지막 공정으로 진행될 수도 있다.Thereafter, the
이후, 상기 제1 전극(220) 및 제2 전극(230)과 각각 접촉하도록, p형 실리콘층(120, 420, 520) 및 n형 실리콘층(130, 430, 530)을 형성한다.Thereafter, the p-type silicon layers 120, 420, and 520 and the n-type silicon layers 130, 430, and 530 are formed to contact the
p형 실리콘층(120, 420, 520)은 붕소(B), 칼륨(K) 등의 p형 불순물이 도핑되어 형성된다. p형 실리콘층(120, 420, 520)은 p형 비정질 실리콘층 및 p형 미세결정질 실리콘층 중 적어도 하나의 층을 포함하도록 형성될 수 있다. 예를 들어, p형 실리콘층(120, 420, 520)은 40 ~ 100㎒의 주파수를 이용한 CVD 공정을 통해 p형 미세결정질 실리콘층으로 형성될 수 있다.The p-type silicon layers 120, 420, and 520 are formed by doping p-type impurities such as boron (B) and potassium (K). The p-type silicon layers 120, 420, and 520 may be formed to include at least one of a p-type amorphous silicon layer and a p-type microcrystalline silicon layer. For example, the p-type silicon layers 120, 420, and 520 may be formed of a p-type microcrystalline silicon layer through a CVD process using a frequency of 40 to 100 MHz.
또한, p형 실리콘층(120, 420, 520)은 2 ~ 13.56㎒의 주파수를 이용한 CVD 공정을 통해 p형 비정질 실리콘층으로 형성될 수 있다. 또한, p형 실리콘층(120)은 2 ~ 13.56㎒의 제1 주파수와 40 ~ 100㎒의 제2 주파수를 교대로 이용하는 CVD 공정을 통해 p형 비정질 실리콘층과 p형 미세결정질 실리콘층이 연속적으로 적층된 구조로 형성될 수 있다. 이 중에서, p형 실리콘층(120, 420, 520)은 광전변환효율의 향상을 위하여 전자 이동도가 높은 p형 미세결정질 실리콘층으로 형성되는 것이 바람직하다. In addition, the p-type silicon layers 120, 420, and 520 may be formed of a p-type amorphous silicon layer through a CVD process using a frequency of 2 to 13.56 MHz. In addition, the p-
또한, n형 실리콘층(130, 430, 530)은 인(P), 비소(As), 안티몬(Sb) 등의 n형 불순물이 도핑되어 형성된다. n형 실리콘층(130, 430, 530)은 n형 비정질 실리콘층 및 n형 미세결정질 실리콘층 중 적어도 하나의 층을 포함하도록 형성될 수 있다. 예를 들어, n형 실리콘층(130, 430, 530)은 40 ~ 100㎒의 주파수를 이용한 화학기상증착(chemical vapor deposition : 이하, CVD) 공정을 통해 n형 미세결정질 실리콘층으로 형성될 수 있다.In addition, the n-type silicon layers 130, 430, and 530 are formed by doping n-type impurities such as phosphorus (P), arsenic (As), and antimony (Sb). The n-type silicon layers 130, 430, and 530 may be formed to include at least one layer of an n-type amorphous silicon layer and an n-type microcrystalline silicon layer. For example, the n-type silicon layers 130, 430, and 530 may be formed as n-type microcrystalline silicon layers through chemical vapor deposition (CVD) using a frequency of 40 to 100 MHz. .
또한, n형 실리콘층(130, 430, 530)은 2 ~ 13.56㎒의 주파수를 이용한 CVD 공정을 통해 n형 비정질 실리콘층으로 형성될 수 있다. 또한, n형 실리콘층(130, 430, 530)은 2 ~ 13.56㎒의 제1 주파수와 40 ~ 100㎒의 제2 주파수를 교대로 이용하는 CVD 공정을 통해 n형 비정질 실리콘층과 n형 미세결정질 실리콘층이 연속적으로 적층된 구조로 형성될 수 있다. 이 중에서, n형 실리콘층(130, 430, 530)은 광전변환효율의 향상을 위하여 전자 이동도가 높은 n형 미세결정질 실리콘층으로 형성되는 것이 바람직하다. In addition, the n-type silicon layers 130, 430, and 530 may be formed of an n-type amorphous silicon layer through a CVD process using a frequency of 2 to 13.56 MHz. In addition, the n-type silicon layers 130, 430, and 530 have an n-type amorphous silicon layer and an n-type microcrystalline silicon through a CVD process using alternating first frequencies of 2 to 13.56 MHz and second frequencies of 40 to 100 MHz. The layers can be formed in a continuous stacked structure. Among these, the n-type silicon layers 130, 430, and 530 are preferably formed of an n-type microcrystalline silicon layer having high electron mobility to improve photoelectric conversion efficiency.
이후, 진성 실리콘층이 형성된다. 상기 진성 실리콘층은 예컨대, 도 6에서 도시된 진성 실리콘층의 제조방법을 설명한다.Thereafter, an intrinsic silicon layer is formed. The intrinsic silicon layer, for example, describes a method of manufacturing the intrinsic silicon layer shown in FIG.
비정질 실리콘층(611)과 미세결정질 실리콘층(612)은 서로 다른 공정조건을 갖는 CVD 공정을 통해 형성될 수 있다. 일반적으로, CVD 장비에서 실리콘 박막을 형성함에 있어, 주파수가 높을수록, 그리고 수소(H2) 가스의 희석율(dilution ratio)이 높을수록 미세결정질 실리콘층이 잘 형성된다.The
따라서, 비정질 실리콘층(611)은 약 2 ~ 13.56㎒의 주파수와, 실란(SiH4) 가스와 수소(H2) 가스의 비율이 1 : 0.1~1 정도인 공정조건을 통해 형성될 수 있다. 이때, 실란(SiH4) 가스의 유량은 약 10 ~ 100sccm의 범위를 가지며, 수소(H2) 가스의 유량은 약 10 ~ 100sccm의 범위를 갖는다.Accordingly, the
반면, 미세결정질 실리콘층(612)은 약 40 ~ 100㎒의 주파수와, 실란(SiH4) 가스와 수소(H2) 가스의 비율이 1 : 5~30 정도인 공정조건을 통해 형성될 수 있다. 이때, 실란(SiH4) 가스의 유량은 약 2 ~ 20sccm의 범위를 가지며, 수소(H2) 가스의 유량은 약 40 ~ 400sccm의 범위를 갖는다. 한편, 상기한 공정조건으로 미세결정질 실리콘층(612)을 형성하게 되면, 하부에 위치한 물질과의 막질 차이에 의해서 미세결정질 실리콘층(612)의 하부에 소정 두께의 비정질 실리콘층이 형성될 수 있다. 따라서, 원치않는 비정질 실리콘층의 형성을 방지하기 위하여, 실란(SiH4) 가스 및 수소(H2) 가스 외에 불화규소(SiF4) 가스를 추가할 수 있다. 이와 같이, 공정 가스에 불화규소(SiF4)를 추가하게 되면, 미세결정질 실리콘층(612)의 증착시 발생되는 비정질 실리콘층을 불화규소(SiF4)가 식각하여 원치않는 비정질 실리콘층의 생성을 방지할 수 있다. 예를 들어, 실란(SiH4) 가스, 수소(H2) 가스 및 불화규소(SiF4) 가스는 약 1 : 5~30 : 1 정도의 비율로 사용될 수 있다.On the other hand, the
서로 교대로 적층되는 비정질 실리콘층들(611)과 미세결정질 실리콘층들(612)은 하나의 CVD 챔버 내에서 주파수 및 가스 비율 등의 공정조건을 변경하면서 연속적으로 형성될 수 있다. 이와 달리, 비정질 실리콘층들(611) 및 미세결정질 실리콘층들(612)은 인라인으로 연결된 적어도 하나의 비정질 형성용 CVD 챔버와 적어도 하나의 미세결정질 형성용 CVD 챔버를 이용하여 단계적으로 형성될 수 있다.The amorphous silicon layers 611 and the microcrystalline silicon layers 612 stacked alternately with each other may be continuously formed in one CVD chamber while changing process conditions such as frequency and gas ratio. Alternatively, the amorphous silicon layers 611 and the microcrystalline silicon layers 612 may be formed stepwise using at least one amorphous CVD chamber and at least one microcrystalline CVD chamber connected inline. .
한편, 비정질 실리콘층(611) 및 미세결정질 실리콘층(612)은 동일 조건의 CVD 공정을 통해 동시에 형성될 수 있다. 앞서 설명한 바와 같이, 미세결정질 실리콘층(612)을 형성하기 위한 공정을 진행하다 보면 하부에 위치한 물질과의 막질 차이에 의해서 미세결정질 실리콘층(612) 하부에 비정질 실리콘층(611)이 자동적으로 형성될 수 있다. 따라서, 미세결정질 실리콘층(612)을 형성하는 공정 조건을 조절함으로써, 비정질 실리콘층(611)을 동시에 형성할 수 있게 된다. 예를 들어, 비정질 실리콘층(611)과 미세결정질 실리콘층(612)을 동시에 형성하기 위한 CVD 공정은, 주파수가 약 40 ~ 100㎒, 실란(SiH4) 가스와 수소(H2) 가스의 비율이 약 1 : 5~30 정도인 공정 조건으로 수행할 수 있다.Meanwhile, the
한편, 진성 실리콘층(130)에 형성되는 비정질 실리콘층들(611)의 총 두께는 광 흡수율을 고려하여 약 0.4 ~ 1.0㎛로 형성되는 것이 바람직하다.Meanwhile, the total thicknesses of the amorphous silicon layers 611 formed on the
또한, 비정질 실리콘층(611) 및 미세결정질 실리콘층(612)을 1층이상 교번적으로 형성하기 위해서, 상기 주파수를 단속적으로 인가할 수 있다. 상기 주파수가 인가되기 시작하면, 비정질 실리콘층(611)이 먼저 형성되고, 그 위에 미세결정질 실리콘층(612)이 형성되기 시작한다. 다시, 주파수 인가를 중단하면, 미세결정질 실리콘층(612)의 성장이 중단된다. 이후, 다시 주파수를 인가하기 시작하면, 다시 비정질 실리콘층(611)이 먼저 형성되고, 그 위에 미세결정질 실리콘층(612)이 형성되기 시작한다. In addition, in order to alternately form one or more layers of the
이러한 공정을 단속적으로 실시함으로써, 비정질 실리콘층(611)과 미세결정질 실리콘층(612)가 적층된 진성 실리콘층(610)을 형성할 수 있다.By performing this process intermittently, the
본 발명에 의한 태양 전지에 의하면, 광이 진성 실리콘층에 직접 조사될 수 있으므로, 광전효율이 향상될 수 있다.According to the solar cell according to the present invention, since light can be directly irradiated to the intrinsic silicon layer, the photoelectric efficiency can be improved.
또한, p형 실리콘층에 접촉하는 전극과 n형 실리콘에 접촉하는 전극이 모두 도전성이 우수한 금속물질로 형성된다. 따라서, 저항에 의한 소모전력을 감소시킬 수 있다.In addition, both the electrode in contact with the p-type silicon layer and the electrode in contact with the n-type silicon are formed of a metal material having excellent conductivity. Therefore, the power consumption by the resistance can be reduced.
더욱이, 제조공정이 단순화될 수 있는 구조를 갖는다. 따라서, 생산성이 향상될 수 있다. 앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이다. 따라서, 전술한 설명 및 아래의 도면은 본 발명의 기술사상을 한정하는 것이 아닌 본 발명을 예시하는 것으로 해석되어져야 한다.Moreover, it has a structure in which the manufacturing process can be simplified. Therefore, productivity can be improved. While the present invention has been described in connection with what is presently considered to be practical and exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention. Therefore, the above description and the drawings below should be construed as illustrating the present invention, not limiting the technical spirit of the present invention.
도 1은 본 발명의 예시적인 일 실시예에 의한 태양 전지의 평면도이다.1 is a plan view of a solar cell according to an exemplary embodiment of the present invention.
도 2는 도 1에서 도시된 태양 전지의 저면도이다.FIG. 2 is a bottom view of the solar cell shown in FIG. 1.
도 3은 도 1에서 도시된 태양 전지의 I-I'을 따라 절단된 단면도이다.3 is a cross-sectional view taken along line II ′ of the solar cell illustrated in FIG. 1.
도 4는 본 발명의 예시적인 다른 실시예에 의한 태양 전지의 단면도이다.4 is a cross-sectional view of a solar cell according to another exemplary embodiment of the present invention.
도 5는 본 발명의 예시적인 다른 실시예에 의한 태양 전지의 단면도이다.5 is a cross-sectional view of a solar cell according to another exemplary embodiment of the present invention.
도 6은 본 발명의 예시적인 다른 실시예에 의한 태양 전지의 단면도이다.6 is a cross-sectional view of a solar cell according to another exemplary embodiment of the present invention.
도 7은 본 발명의 예시적인 다른 실시예에 의한 태양 전지의 평면도이다.7 is a plan view of a solar cell according to another exemplary embodiment of the present invention.
도 8은 본 발명의 예시적인 다른 실시예에 의한 태양 전지의 진성 실리콘층의 단면도이다.8 is a cross-sectional view of an intrinsic silicon layer of a solar cell according to another exemplary embodiment of the present invention.
<도면의 주요부분에 대한 간단한 설명><Brief description of the main parts of the drawing>
100, 400, 500: 태양 전지 110, 610: 진성 실리콘층100, 400, 500:
611: 비정질 실리콘층 612: 미세결정질 실리콘층611: amorphous silicon layer 612: microcrystalline silicon layer
120: p형 실리콘층 130: n형 실리콘층120: p-type silicon layer 130: n-type silicon layer
140: 베이스 기판 220: 제1 전극140: base substrate 220: first electrode
221: 제1 배선 230: 제2 전극221: first wiring 230: second electrode
231: 제2 배선 240: 축전기231: second wiring 240: capacitor
900: 전하유도 전원 910: 절연층900: charge induction power source 910: insulating layer
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