KR100997208B1 - Low Voltage Operational Amplifier - Google Patents

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Abstract

본 발명에 의한 저전압 연산 증폭기는 입력 공통모드 전압에 의해 구동되며 소스가 공통 접속된 한 쌍의 트랜지스터로 이루어지는 차동 증폭단을 포함하는 저전압 연산 증폭기로서, 입력 공통모드 전압이 인가됨에 따라 흐르는 전류량을 검출하고, 검출된 전류량을 기준 전류량과 비교하여 교정 전압을 생성하며, 교정 전압에 의해 차동 증폭단의 바디를 전류 구동하는 문턱전압 가변 회로를 포함한다.The low voltage operational amplifier according to the present invention is a low voltage operational amplifier which is driven by an input common mode voltage and includes a differential amplifier stage consisting of a pair of transistors having a common source connected thereto, and detecting an amount of current flowing as an input common mode voltage is applied. And a threshold voltage variable circuit configured to generate a calibration voltage by comparing the detected current amount with a reference current amount, and to drive the body of the differential amplifier stage by the calibration voltage.

연산 증폭기, 문턱 전압 Operational amplifier, threshold voltage

Description

저전압 연산 증폭기{Low Voltage Operational Amplifier}Low Voltage Operational Amplifier

본 발명은 연산 증폭기에 관한 것으로, 보다 구체적으로는 낮은 동작 전압에서 동작하는 저전압 연산 증폭기에 관한 것이다.The present invention relates to operational amplifiers, and more particularly to low voltage operational amplifiers operating at low operating voltages.

연산 증폭기는 아날로그-디지털 변환기, 디지털-아날로그 변환기, 액정 표시장치의 구동 드라이버의 출력단, 능동필터, 선형/비선형 신호 처리 등 다양한 분야에서 사용되는 대표적인 증폭기이다.Operational amplifiers are representative amplifiers used in various fields such as analog-to-digital converters, digital-to-analog converters, output stages of driving drivers of liquid crystal displays, active filters, and linear / nonlinear signal processing.

연산 증폭기의 이득 및 속도는 반도체 집적 회로를 구성하는 회로의 정확성 및 속도를 결정하기 때문에 중요한 요소로 인식되고 있다.The gain and speed of an op amp are considered important because they determine the accuracy and speed of the circuits that make up a semiconductor integrated circuit.

한편, 최근 보편화되고 있는 반도체 소자를 이용한 휴대용 디지털 기기는 소용량 배터리에 의해 동작하며, 전력 소모를 최소화하기 위해 낮은 공급 전원을 사용하고 있다.On the other hand, portable digital devices using semiconductor devices, which are becoming more common, are operated by small capacity batteries, and use low supply power to minimize power consumption.

따라서 저전압에서 동작하는 CMOS 연산 증폭기가 도입되고 있으며, 그 대표적인 예로 레일-투-레일(Rail-to-rail) 연산 증폭기, 폴디드 캐스코드(Folded cascode) 연산 증폭기 등을 들 수 있다.As a result, CMOS op amps operating at low voltages have been introduced. Typical examples include rail-to-rail op amps and folded cascode op amps.

도 1은 일반적인 레일-투-레일 연산 증폭기를 설명하기 위한 도면으로, 레일 -투-레일 연산 증폭기의 입력단을 나타낸다.FIG. 1 is a diagram illustrating a general rail-to-rail operational amplifier, and illustrates an input terminal of a rail-to-rail operational amplifier.

도시한 것과 같이, 입력 트랜지스터로서 NMOS 트랜지스터(N1, N2)와 PMOS 트랜지스터(P1, P2)가 병렬로 연결되며, 각 트랜지스터로는 입력 신호와 공통모드 전압(IN+, IN-)이 인가된다.As shown, NMOS transistors N1 and N2 and PMOS transistors P1 and P2 are connected in parallel as input transistors, and input signals and common mode voltages IN + and IN- are applied to each transistor.

이러한 연산 증폭기는 입력 공통모드 전압(IN+, IN-)의 레벨에 따라, NMOS 트랜지스터(N1, N2), 또는 PMOS 트랜지스터(P1, P2), 또는 NMOS/PMOS 트랜지스터(N1, N2, P1, P2)가 동작한다. 이때, 바이어스 트랜지스터를 포함해 모든 트랜지스터를 포화상태(saturation mode)로 동작하기 위한 NMOS 트랜지스터(N1, N2) 및 PMOS 트랜지스터(P1, P2)의 입력 공통모드 전압의 범위는 다음과 같이 나타내어 진다.Such an operational amplifier may have NMOS transistors N1 and N2, or PMOS transistors P1 and P2, or NMOS / PMOS transistors N1, N2, P1 and P2 depending on the level of the input common mode voltages IN + and IN-. Will work. At this time, the ranges of the input common mode voltages of the NMOS transistors N1 and N2 and the PMOS transistors P1 and P2 for operating all the transistors including the bias transistor in the saturation mode are expressed as follows.

[수학식 1][Equation 1]

Figure 112008067995064-pat00001
Figure 112008067995064-pat00001

[수학식 2][Equation 2]

Figure 112008067995064-pat00002
Figure 112008067995064-pat00002

여기에서, Va는 NMOS 트랜지스터의 입력 공통모드 전압, Vb는 PMOS 트랜지스터의 입력 공통모드 전압을 나타내며, Vdsat은 드레인과 소스 간의 전위차를 의미하고, Vtnmos는 NMOS 트랜지스터의 문턱전압, Vtpmos는 PMOS 트랜지스터의 문턱전압을 의미한다.Here, Va denotes the input common mode voltage of the NMOS transistor, Vb denotes the input common mode voltage of the PMOS transistor, Vdsat denotes the potential difference between the drain and the source, Vtnmos denotes the threshold voltage of the NMOS transistor, and Vtpmos denotes the threshold of the PMOS transistor. Means voltage.

아울러, NMOS 트랜지스터의 최소 구동전압(Vamin) 및 PMOS 트랜지스터의 최대 구동 전압(Vbmax)은 다음과 같다.In addition, the minimum driving voltage Vamin of the NMOS transistor and the maximum driving voltage Vbmax of the PMOS transistor are as follows.

[수학식 3]&Quot; (3) "

Figure 112008067995064-pat00003
Figure 112008067995064-pat00003

[수학식 4]&Quot; (4) "

Figure 112008067995064-pat00004
Figure 112008067995064-pat00004

공급 전원전압과 입력 트랜지스터들의 동작전압과의 관계를 설명하면 다음과 같다.The relationship between the supply voltage and the operating voltage of the input transistors is as follows.

도 2a 및 2b는 도 1에 도시한 연산 증폭기에서 전원전압과 동작 전압과의 관계를 설명하기 위한 도면이다.2A and 2B are diagrams for explaining a relationship between a power supply voltage and an operating voltage in the operational amplifier shown in FIG.

먼저, 도 2a는 공급 전원전압이 충분히 높은 경우 NMOS 트랜지스터의 동작 전압 범위(Va) 및 PMOS 트랜지스터의 동작 전압 범위(Vb)를 나타낸다. 도 2a에서 알 수 있는 바와 같이 모든 입력 트랜지스터(N1, N2, P1, P2)가 동시에 구동되는 동작 전압 범위가 존재한다.First, FIG. 2A shows the operating voltage range Va of the NMOS transistor and the operating voltage range Vb of the PMOS transistor when the supply power supply voltage is sufficiently high. As can be seen in FIG. 2A there is an operating voltage range in which all input transistors N1, N2, P1, P2 are driven simultaneously.

그런데, 낮은 공급 전원전압(VDD1)이 공급되는 저전압 동작시에는 도 2b에 도시한 것과 같이 NMOS 트랜지스터(N1, N2)의 동작 전압 범위(Va1)와 PMOS 트랜지스터(P1, P2)의 동작 전압 범위(Vb1)가 [수학식 3]과 [수학식 4]에 의해 좁아져, 모든 입력 트랜지스터가 동작하지 않는 데드 존(Dead zone)이 발생한다.However, in the low voltage operation to which the low supply power supply voltage VDD1 is supplied, as shown in FIG. 2B, the operating voltage range Va1 of the NMOS transistors N1 and N2 and the operating voltage ranges of the PMOS transistors P1 and P2 ( Vb1) is narrowed by Equations 3 and 4, and a dead zone occurs in which all input transistors do not operate.

한편, 레일-투-레일 연산 증폭기는 모든 입력 트랜지스터를 동작시키거나 폐루프 동작을 위해 입력 공통모드 전압의 레벨을 (VDD-VSS)/2로 맞추어 동작시키는데, 도 2b에서 설명한 것과 같이 공급 전원전압이 VDD1으로 낮아지는 경우 (VDD1- VSS)/2 근처에서 어떠한 입력 트랜지스터도 동작하지 않아 연산 증폭기로서 작용할 수 없는 문제가 있다. 따라서 저전압 연산 증폭기를 동작시키기 위해 PMOS나 NMOS의 입력 공통 전압 범위를 (VDD-VSS)/2 보다 높거나 낮게 할 필요가 있다.On the other hand, the rail-to-rail op amp operates all input transistors or adjusts the level of the input common mode voltage to (VDD-VSS) / 2 for a closed loop operation. As illustrated in FIG. If this is lowered to VDD1, there is a problem that no input transistor is operated near (VDD1-VSS) / 2, so that it cannot act as an operational amplifier. Therefore, to operate a low voltage op amp, the input common voltage range of the PMOS or NMOS needs to be higher or lower than (VDD-VSS) / 2.

다음은 PMOS 입력 트랜지스터를 갖는 폴디드 캐스코드 연산 증폭기를 낮은 전원 전압 및 높은 입력 공통모드 전압에서 동작시키는 경우에 대하여 설명한다.The following describes a case where a folded cascode operational amplifier having a PMOS input transistor is operated at a low power supply voltage and a high input common mode voltage.

도 3은 일반적인 폴디드 캐스코드 연산 증폭기의 회로도이다.3 is a circuit diagram of a typical folded cascode operational amplifier.

도시한 것과 같이, 폴디드 캐스코드 연산 증폭기는 차동 증폭단(10), 폴디드 캐스코드 이득단(20) 및 출력단(30)으로 이루어진다.As shown, the folded cascode operational amplifier is comprised of a differential amplifier stage 10, a folded cascode gain stage 20 and an output stage 30.

차동 증폭단(10)은 소스가 공통 접속되며 입력 공통모드 전압(IN+, IN-)에 의해 구동되는 한 쌍의 PMOS 트랜지스터(P12, P13)를 포함한다. 아울러, 제 1 및 제 2 PMOS 트랜지스터(P12, P13)의 드레인은 폴디드 캐스코드 이득단(20)에 구성되어 있는 게이트 공통 NMOS 트랜지스터(N21, N23)의 각 소스로 입력되어 증폭된 후 출력단(30)으로 전달된다.The differential amplifier stage 10 includes a pair of PMOS transistors P12 and P13 having a common source connected and driven by input common mode voltages IN + and IN-. In addition, the drains of the first and second PMOS transistors P12 and P13 are input to each source of the gate common NMOS transistors N21 and N23 configured in the folded cascode gain stage 20 and amplified, and then the output stage ( 30).

한편, 이러한 연산 증폭기를 구성하는 각각의 PMOS 트랜지스터(P11, P12, P13, P21, P22, P31)의 바디는 전원전압 단자(VDD)에 접속되고, NMOS 트랜지스터(N21, N22, N23, N24, N31)의 바디는 접지 단자(VSS)에 접속된다.On the other hand, the body of each of the PMOS transistors P11, P12, P13, P21, P22, P31 constituting such an operational amplifier is connected to the power supply voltage terminal VDD, and the NMOS transistors N21, N22, N23, N24, N31. Is connected to the ground terminal VSS.

차동 증폭단(10)을 구성하는 제 1 및 제 2 PMOS 트랜지스터(P12, P13)는 바이어스 전압(Vbias)에 의해 구동되는 제 3 PMOS 트랜지스터(P11)를 통해 구동 전류를 입력받게 된다. 그런데, 제 3 PMOS 트랜지스터(P11)가 포화 영역에서 동작하는 경우 드레인과 소스 간의 전위차(Vdsat)가 발생하게 되며, 이에 따라 제 1 및 제 2 PMOS 트랜지스터(P12, P13)의 소스에는 VDD에서 Vdsat만큼 강하된 전압이 인가되게 된다.The first and second PMOS transistors P12 and P13 constituting the differential amplifier stage 10 receive a driving current through the third PMOS transistor P11 driven by the bias voltage Vbias. However, when the third PMOS transistor P11 operates in the saturation region, a potential difference Vdsat occurs between the drain and the source, and accordingly, the source of the first and second PMOS transistors P12 and P13 may have VDDsat Vdsat. The dropped voltage is to be applied.

결과적으로, 전원전압 단자(VDD)에 접속되어 있는 바디와 소스 간에 역방향 바이어스가 발생하여 제 1 및 제 2 PMOS 트랜지스터(P12, P13)의 문턱전압의 절대치가 상승하게 된다.As a result, a reverse bias occurs between the body and the source connected to the power supply voltage terminal VDD, so that the absolute values of the threshold voltages of the first and second PMOS transistors P12 and P13 increase.

PMOS 트랜지스터의 정상적인 동작을 위해 공급되는 구동전압(Vb) 즉, 입력 공통모드 전압은 상술한 [수학식 2]의 범위 내에서 입력 트랜지스터인 제 1 및 제 2 트랜지스터(P12, P13)의 동작 영역을 결정하는 DC 전압이며, 입력 트랜지스터의 최대 구동 전압(Vbmax)은 [수학식 4]와 같다.The driving voltage Vb, ie, the input common mode voltage, supplied for the normal operation of the PMOS transistor is configured to operate the operating regions of the first and second transistors P12 and P13 that are input transistors within the range of Equation 2 described above. DC voltage to be determined, the maximum driving voltage (Vbmax) of the input transistor is as shown in [Equation 4].

그런데, 상술한 바와 같이 문턱전압의 절대치가 상승하게 되면, PMOS 트랜지스터를 동작시키기 위한 최대 구동 전압(Vb1<Vb) 레벨이 낮아지게 되며, 이에 대하여 구체적으로 설명하면 다음과 같다.However, when the absolute value of the threshold voltage increases as described above, the maximum driving voltage (Vb1 <Vb) level for operating the PMOS transistor is lowered.

도 4a 및 4b는 전원전압 변환에 따른 트랜지스터의 동작 범위 변화를 설명하기 위한 도면이다.4A and 4B are diagrams for describing a change in an operating range of a transistor according to power supply voltage conversion.

폴디드 캐스코드 연산 증폭기에서 입력 공통모드 전압은 (VDD-VSS)/2값이 되어야 폐루프로 동작 가능하다. 따라서 도 4a에 도시한 것과 같이 최대 구동 전압(Vbmax)은 (VDD-VSS)/2보다 커야 한다. 이 경우 입력 트랜지스터의 동작 영역은 VSS~Vbmax가 된다.In a folded cascode op amp, the input common-mode voltage must be (VDD-VSS) / 2 to operate as a closed loop. Therefore, as shown in FIG. 4A, the maximum driving voltage Vbmax should be greater than (VDD-VSS) / 2. In this case, the operating region of the input transistor is VSS to Vbmax.

그런데, 도 4b와 같이 VDD보다 낮은 공급 전원전압(VDD1)이 인가되는 경우, 입력 공통모드 전압은 선형적으로 감소하여 최대 구동 전압(Vb1max)은 (VDD1- VSS)/2보다 작아지게 된다.However, when the supply power supply voltage VDD1 lower than VDD is applied as shown in FIG. 4B, the input common mode voltage decreases linearly so that the maximum driving voltage Vb1max becomes smaller than (VDD1-VSS) / 2.

따라서, 변경된 최대 구동 전압(Vb1max) 이상의 공통모드 전압이 입력되는 경우 연산 증폭기가 동작하지 않게 되는 문제점이 있다.Therefore, there is a problem in that the operational amplifier does not operate when a common mode voltage of more than the changed maximum driving voltage Vb1max is input.

또한, 최대 구동 전압은 입력 트랜지스터의 동작 영역을 결정하는 DC 전압이므로, PMOS 트랜지스터가 보다 낮은 레벨의 최소 구동 전압(Vb1)에 의해 동작함에 따라 동작 영역이 좁아지는 단점이 있다.In addition, since the maximum driving voltage is a DC voltage that determines the operating region of the input transistor, the operating region is narrowed as the PMOS transistor is operated by the lower minimum driving voltage Vb1.

본 발명은 상술한 문제점 및 단점을 해결하기 위하여 안출된 것으로서, 넓은 동작 영역을 갖는 저전압 연산 증폭기를 제공하는 데 그 기술적 과제가 있다.The present invention has been made to solve the above problems and disadvantages, and there is a technical problem to provide a low voltage operational amplifier having a wide operating range.

본 발명의 다른 기술적 과제는 트랜지스터의 문턱전압을 제어하여 낮은 전압에서 동작할 수 있는 저전압 연산 증폭기를 제공하는 데 있다.Another technical problem of the present invention is to provide a low voltage operational amplifier capable of operating at a low voltage by controlling the threshold voltage of the transistor.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 저전압 연산 증폭기는 입력 공통모드 전압에 의해 구동되며 소스가 공통 접속된 한 쌍의 트랜지스터로 이루어지는 차동 증폭단을 포함하는 저전압 연산 증폭기로서, 상기 입력 공통모드 전압이 인가됨에 따라 흐르는 전류량을 검출하고, 상기 검출된 전류량을 기준 전류량과 비교하여 교정 전압을 생성하며, 상기 교정 전압에 의해 상기 차동 증폭단의 바디를 전류 구동하는 문턱전압 가변 회로를 포함하는 것을 특징으로 한다.A low voltage operational amplifier according to an embodiment of the present invention for achieving the above technical problem is a low voltage operational amplifier including a differential amplifier stage is driven by an input common mode voltage and a pair of transistors commonly connected to the source, A threshold voltage variable circuit configured to detect an amount of current flowing as an input common mode voltage is applied, generate a correction voltage by comparing the detected current amount with a reference current amount, and drive the body of the differential amplifier stage by the correction voltage; Characterized in that.

본 발명에 의하면 차동 증폭단의 바디에 전류를 인가하여 문턱전압의 절대치를 낮춤으로써, 연산 증폭기가 보다 넓은 입력 동작 전압 영역에서 동작할 수 있다.According to the present invention, by applying a current to the body of the differential amplifier stage to lower the absolute value of the threshold voltage, the operational amplifier can operate in a wider input operating voltage range.

따라서, 연산 증폭기가 더욱 낮은 구동 전원전압에서 동작할 수 있고, 반도체 장치의 전력 소모를 최소화할 수 있다.Therefore, the operational amplifier can operate at a lower driving power supply voltage and minimize the power consumption of the semiconductor device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 5는 본 발명에 의한 저전압 연산 증폭기의 구성도이다.5 is a configuration diagram of a low voltage operational amplifier according to the present invention.

도시한 것과 같이, 본 발명에 의한 저전압 연산 증폭기(100)는 입력 소신호 전압과 입력 공통모드(common mode) 전압을 갖는 입력 전압(IN+, IN-), 바이어스 전압(Vbias) 및 전원전압(VDD)을 입력받아, 공통모드 전압(IN+, IN-)에 이에 따라 흐르는 전류량을 검출하고, 검출된 전류량을 기준 전류량과 비교하여 교정 전압을 생성하는 문턱전압 가변 회로(200) 및 문턱전압 가변 회로(200)에서 생성된 교정 전압에 따라 문턱전압이 가변되는 차동 증폭단에 의해 입력 소신호 전압(IN+, IN-)을 증폭하여 출력 전압(VOUT)을 생성하는 증폭 회로(300)를 포함한다.As shown, the low voltage operational amplifier 100 according to the present invention has an input voltage IN +, IN-, a bias voltage Vbias, and a power supply voltage VDD having an input small signal voltage and an input common mode voltage. ) And a threshold voltage variable circuit 200 and a threshold voltage variable circuit configured to detect a current amount flowing according to the common mode voltages IN + and IN-, and generate a calibration voltage by comparing the detected current amount with a reference current amount. The amplification circuit 300 may generate an output voltage VOUT by amplifying the input small signal voltages IN + and IN− by a differential amplifier stage having a threshold voltage variable according to the calibration voltage generated by 200.

여기에서, 증폭 회로(300)는 폴디드 캐스코드 연산 증폭기로 구성할 수 있다.Here, the amplifier circuit 300 may be configured as a folded cascode operational amplifier.

도 6은 도 5에 도시한 문턱전압 가변 회로의 상세 구성도이다.FIG. 6 is a detailed configuration diagram of the threshold voltage variable circuit shown in FIG. 5.

먼저, 전류 검출부(210)는 공통모드 전압(IN+, IN-), 바이어스 전압(Vbias) 및 전원전압(VDD)을 입력받아 공통모드 전압(IN+, IN-)에 이에 따라 흐르는 전류량을 검출한다.First, the current detector 210 receives the common mode voltages IN + and IN−, a bias voltage Vbias, and a power supply voltage VDD to detect the amount of current flowing according to the common mode voltages IN + and IN−.

비교부(220)는 전류 검출부(210)에서 출력되는 전류량과 바이어스 전압(Vbias)에 의해 생성되는 기준 전류량을 비교하여 교정 전류(Ical)을 생성하며, 교정 전압 생성부(230)는 교정 전류(Ical)를 이용하여 교정 전압(Vcal)을 생성한 다.The comparator 220 generates a calibration current Ical by comparing the amount of current output from the current detector 210 with a reference current generated by the bias voltage Vbias, and the calibration voltage generator 230 generates a calibration current ( Ical) is used to generate the calibration voltage (Vcal).

아울러, 문턱 전압 제어부(240)는 교정 전압(Vcal)에 의해 구동되어 전류 검출부(210) 및 증폭 회로(300)를 구성하는 공통 소스 트랜지스터의 문턱전압을 가변시킨다.In addition, the threshold voltage controller 240 is driven by the calibration voltage Vcal to vary the threshold voltages of the common source transistors constituting the current detector 210 and the amplification circuit 300.

즉, 본 발명에 의한 저전압 연산 증폭기(100)는 증폭 회로(300)를 구성하는 차동 증폭단의 소스에 인가되는 전압과 바디에 인가되는 전압 차이에 의한 바디 바이어스 효과로 문턱전압의 절대치가 커져 저전압 구동이 제한되는 것을 해결하기 위해, 실제 회로에 흐르는 전류량과 기준 전류량을 비교하여 차동 증폭단을 구성하는 트랜지스터의 바디를 전류 구동하여 문턱 전압을 가변시키는 것이다.That is, in the low voltage operational amplifier 100 according to the present invention, the absolute value of the threshold voltage is increased due to the body bias effect due to the voltage difference applied to the source and the voltage applied to the source of the differential amplifier stage constituting the amplifier circuit 300 to drive the low voltage. In order to solve this limitation, the threshold voltage is varied by driving the body of the transistor constituting the differential amplifier stage by comparing the current amount flowing in the actual circuit with the reference current amount.

이를 위해 차동 증폭단과 유사한 구조를 갖도록 전류 검출부(210)를 구성하고, 입력의 공통모드 전압(IN+, IN-)이 인가됨에 따라 흐르는 전류량을 검출한다. 그리고, 바이어스 전압(Vbias)에 따라 흐르는 기준 전류량과 전류 검출부(210)에서 검출된 전류량의 차이에 따라 교정 전류(Ical)을 생성하고, 이로부터 교정 전압(Vcal)을 생성한다.To this end, the current detector 210 is configured to have a structure similar to that of the differential amplifier stage, and detects the amount of current flowing as the common mode voltages IN + and IN- are applied. The calibration current Ical is generated according to the difference between the reference current flowing according to the bias voltage Vbias and the amount of current detected by the current detector 210, and the calibration voltage Vcal is generated therefrom.

상기 교정 전압(Vcal)은 기준 전류량으로부터 실제 회로 동작시 흐르는 전류량을 차감한 만큼의 교정 전류(Ical)로부터 생성된다. 따라서, 이에 의해 문턱 전압 제어부(240)를 구동하면 차동 증폭단을 구성하는 트랜지스터의 문턱전압의 절대치를 낮출 수 있다.The calibration voltage Vcal is generated from the calibration current Ical by subtracting the amount of current flowing in the actual circuit operation from the reference current amount. Therefore, when the threshold voltage controller 240 is driven by this, the absolute value of the threshold voltage of the transistor constituting the differential amplifier stage can be lowered.

도 7은 도 6에 도시한 문턱전압 가변 회로의 일 예시도이다.FIG. 7 is an exemplary diagram of the threshold voltage variable circuit shown in FIG. 6.

도시한 것과 같이, 전류 검출부(210)는 전원전압 단자(VDD) 및 제 1 노 드(N1) 간에 접속되어 바이어스 전압(Vbias)에 의해 구동되는 제 1 트랜지스터(P211), 제 1 노드(N1)에 소스가 공통 접속되고 제 2 노드(N2)에 드레인이 공통 접속되며 바디가 공통 접속되어 입력의 공통모드 전압(IN+, IN-)에 의해 구동되는 제 2 및 제 3 트랜지스터(P212, P213)를 포함한다.As illustrated, the current detector 210 is connected between the power supply voltage terminal VDD and the first node N1 to be driven by the bias voltage Vbias to drive the first transistor P211 and the first node N1. The second and third transistors P212 and P213 driven by the common mode voltages IN + and IN- of the inputs are commonly connected to the source, the drain is commonly connected to the second node N2, and the body is commonly connected to the second node N2. Include.

비교부(220)는 전원전압 단자(VDD)와 제 3 노드(N3) 간에 접속되어 바이어스 전압(Vbias)에 의해 구동되는 제 4 트랜지스터(P221), 제 2 노드(N2) 및 제 3 노드(N3)와 접지단자(VSS) 간에 접속되는 전류 미러(N221, N222)를 포함한다.The comparator 220 is connected between the power supply voltage terminal VDD and the third node N3 to be driven by the bias voltage Vbias, and the fourth transistor P221, the second node N2, and the third node N3. ) And current mirrors N221 and N222 connected between the ground terminal VSS.

아울러, 교정 전압 생성부(230)는 제 3 노드(N3)와 접지단자(VSS) 간에 접속되는 캐패시터(Ccal)로 이루어지고, 문턱 전압 제어부(240)는 제 2 및 제 3 트랜지스터(P212, P213)의 바디와 접지 단자 간에 접속되어 교정 전압(Vcal)에 의해 구동되는 제 5 트랜지스터(N241) 및 차동 증폭단(10)을 구성하는 트랜지스터의 바디와 접지단자(VSS) 간에 접속되어 교정 전압(Vcal)에 의해 구동되는 제 6 트랜지스터(N242)를 포함한다.In addition, the calibration voltage generator 230 includes a capacitor Ccal connected between the third node N3 and the ground terminal VSS, and the threshold voltage controller 240 includes the second and third transistors P212 and P213. Is connected between the body and the ground terminal (VSS) of the transistor constituting the fifth amplification transistor (N241) and the differential amplifier stage 10, which is connected between the body and the ground terminal and driven by the correction voltage (Vcal). It includes a sixth transistor (N242) driven by.

이와 같은 문턱전압 가변 회로(200)에서, 전류 검출부(210)는 입력의 공통모드 전압(IN+, IN-)에 의해 구동되어 이에 따라 흐르는 전류를 비교부(220)의 전류 미러(N221, N222)로 제공한다.In the threshold voltage variable circuit 200 as described above, the current detector 210 is driven by the common mode voltages IN + and IN− of the input, and thus the current flowing through the current mirrors N221 and N222 of the comparator 220. To provide.

비교부(220)는 전류 미러(N221, N222)에 흐르는 전류량과 제 3 트랜지스터(P221)를 통해 흐르는 기준 전류량을 비교한 후, 교정 전류(Ical)를 교정 전압 생성부(230)로 제공한다.The comparator 220 compares the amount of current flowing through the current mirrors N221 and N222 with the reference amount of current flowing through the third transistor P221, and then provides the correction current Ical to the calibration voltage generator 230.

교정 전압 생성부(230)는 캐패시터(Ccal)를 통해 교정 전압(Vcal)을 출력하 고, 이에 따라 문턱 전압 제어부(240)의 제 5 및 제 6 트랜지스터(N241, N242)가 구동된다.The calibration voltage generator 230 outputs the calibration voltage Vcal through the capacitor Ccal, thereby driving the fifth and sixth transistors N241 and N242 of the threshold voltage controller 240.

제 5 및 제 6 트랜지스터(N241, N242)의 드레인은 각각 전류 검출부(210) 및 차동 증폭단(10)을 구성하는 소스 공통 트랜지스터의 공통 바디와 접속되어 있다. 따라서, 제 5 트랜지스터(N241)가 구동됨에 의해 전류 검출부(210)를 구성하는 트랜지스터(P312, P313)의 문턱전압이 변경되게 된다. 마찬가지로, 제 6 트랜지스터(N242)가 구동됨에 의해 차동 증폭단(10)을 구성하는 트랜지스터의 문턱전압이 변경되게 된다.The drains of the fifth and sixth transistors N241 and N242 are connected to a common body of a source common transistor constituting the current detector 210 and the differential amplifier stage 10, respectively. Therefore, when the fifth transistor N241 is driven, the threshold voltages of the transistors P312 and P313 constituting the current detector 210 are changed. Similarly, when the sixth transistor N242 is driven, the threshold voltage of the transistors constituting the differential amplifier stage 10 is changed.

이와 같이, 차동 증폭단(10)을 구성하는 트랜지스터의 문턱전압의 절대치가 낮아짐에 따라 저전압 연산 증폭기의 입력 공통모드 전압(IN+, IN-)의 입력 범위를 확대할 수 있다.As described above, as the absolute value of the threshold voltages of the transistors constituting the differential amplifier stage 10 decreases, the input range of the input common mode voltages IN + and IN- of the low voltage operational amplifier may be expanded.

이상에서는 차동 증폭단이 PMOS 트랜지스터로 구현한 경우에 대하여 설명하였으나 이에 한정되는 것은 아니다. 즉, 차동 증폭단은 NMOS 트랜지스터로 구현할 수도 있으며, 이 경우 전류 검출부(210) 또한 NMOS 트랜지스터로 구현하고, 비교부(220)를 구성하는 전류 미러를 PMOS 트랜지스터로 구현하며, 문턱전압 제어부(240)를 구성하는 트랜지스터를 PMOS 트랜지스터로 구현하여 차동 증폭단을 구성하는 트랜지스터의 바디를 전류 구동하여 문턱전압의 절대치를 낮출 수 있음은 물론이다.In the above, the case where the differential amplifier stage is implemented as a PMOS transistor has been described, but is not limited thereto. That is, the differential amplifier stage may be implemented as an NMOS transistor, in which case the current detector 210 is also implemented as an NMOS transistor, the current mirror constituting the comparator 220 is implemented as a PMOS transistor, and the threshold voltage controller 240 is implemented. The transistor may be implemented as a PMOS transistor to reduce the absolute value of the threshold voltage by driving the body of the transistor constituting the differential amplifier stage.

도 8은 저전압 연산 증폭기에서 입력 전압 레벨별 문턱전압 변화를 설명하기 위한 도면이다.8 is a view for explaining the change in the threshold voltage for each input voltage level in the low voltage operational amplifier.

일반적인 폴디드 캐스코드 연산 증폭기의 경우 소스와 바디 간의 전위차로 인한 바디 바이어스 효과(Body bias effect)에 의해 문턱전압의 절대값이 상승한다.In the general folded cascode op amp, the absolute value of the threshold voltage is increased by the body bias effect due to the potential difference between the source and the body.

반면, 본 발명에 의한 저전압 연산 증폭기는 기준 전류량과 회로에 실제 흐르는 전류량의 차이에 따라 생성한 교정 전압에 의한 전류로 바디를 구동하여 바디 바이어스 효과에 의한 문턱전압 절대치 증가 현상을 없앨 수 있다. 오히려, 문턱전압의 절대치를 바디 바이어스 효과가 없을 때의 문턱전압보다 낮출 수 있는 효과를 얻을 수 있다.On the other hand, the low voltage operational amplifier according to the present invention can eliminate the absolute increase of the threshold voltage due to the body bias effect by driving the body by the current by the correction voltage generated according to the difference between the reference current and the actual amount of current flowing through the circuit. Rather, it is possible to obtain an effect of lowering the absolute value of the threshold voltage than the threshold voltage when there is no body bias effect.

도 8에서 A는 일반적인 폴디드 캐스코드 연산 증폭기에서 입력 공통모드 전압(Vcm)에 따른 문턱전압(Vth)의 변화를 나타내고, B는 본 발명에 의한 저전압 연산 증폭기에서 입력 공통모드 전압(Vcm)에 따른 문턱전압(Vth)의 변화를 나타낸다. 본 모의 실험은 바디 바이어스 효과가 없을 때 -0.47V의 문턱전압을 갖는 반도체 공정 모의실험 라이브러리를 이용하여 수행하였다.In FIG. 8, A represents a change in the threshold voltage Vth according to the input common mode voltage Vcm in the general folded cascode operational amplifier, and B represents an input common mode voltage Vcm in the low voltage operational amplifier according to the present invention. The threshold voltage Vth is changed accordingly. This simulation was performed using a semiconductor process simulation library with a threshold voltage of -0.47V when there was no body bias effect.

도시된 것과 같이, 본 발명에 의한 연산 증폭기의 경우 종래 연산 증폭기에 비하여 문턱전압의 절대치가 0.15~0.2 감소한 것을 알 수 있다.As shown, in the case of the operational amplifier according to the present invention, it can be seen that the absolute value of the threshold voltage is reduced by 0.15 to 0.2 compared to the conventional operational amplifier.

따라서, 입력 공통모드 전압(Vcm)의 입력 범위를 넓힐 수 있고, 이에 따라 더욱 낮은 전압에서도 연산 증폭기가 동작할 수 있게 된다.Therefore, the input range of the input common mode voltage Vcm can be widened, and thus the operational amplifier can operate even at a lower voltage.

도 9는 저전압 연산 증폭기에서 입력 공통모드 전압 레벨별 전압 이득 변화를 설명하기 위한 도면이다.FIG. 9 is a diagram illustrating a change in voltage gain for each input common mode voltage level in a low voltage operational amplifier.

본 그래프는 일반적인 폴디드 캐스코드 연산 증폭기와 본 발명에 의한 저전 압 연산 증폭기에 대하여 1V의 전원전압을 인가하고, 바디 바이어스 효과가 없을 때 -0.47V의 문턱전압을 갖는 입력 PMOS 트랜지스터를 사용한 경우, 입력 공통모드 전압(Vcm)에 대한 전압 이득(Av) 변화를 나타낸다.This graph shows that when a 1V power supply voltage is applied to a general folded cascode operational amplifier and a low voltage operational amplifier according to the present invention, and an input PMOS transistor having a threshold voltage of -0.47V is used when there is no body bias effect, The change in voltage gain Av with respect to the input common mode voltage Vcm is shown.

입력 공통모드 전압(Vcm)이 0~0.4V일 때에는 두 연산 증폭기의 전압 이득(Av)이 거의 일정하게 유지된다. 그러나, 입력 공통모드 전압(Vcm)이 0.4V 이상이 되면 일반적인 폴디드 캐스코드 연산 증폭기의 전압 이득(C)은 급격히 떨어진다.When the input common-mode voltage (Vcm) is 0 to 0.4V, the voltage gain (Av) of the two op amps remains nearly constant. However, when the input common mode voltage Vcm becomes 0.4V or more, the voltage gain C of the general folded cascode operational amplifier drops sharply.

반면, 본 발명에 의한 저전압 연산 증폭기는 입력 공통모드 전압(Vcm)이 0.4V 이상, 0.55V 정도가 될 때까지 전압 이득이 일정하게 유지된다(D).On the other hand, in the low voltage operational amplifier according to the present invention, the voltage gain is kept constant until the input common mode voltage Vcm becomes 0.4V or more and about 0.55V (D).

이와 같이, 입력 공통모드 전압(Vcm)의 입력 범위를 넓혀, 연산 증폭기가 더욱 낮은 구동 전압에서도 동작할 수 있다. 즉, 전원전압(VDD)이 1V이고 접지전압(VSS)이 0V인 경우, VDD/2(0.5V) 보다 크거나 같은 입력 공통모드 전압이 인가된 경우에도 본 발명에 의한 연산 증폭기가 폐루프로 동작하게 됨을 알 수 있다.In this way, the input range of the input common mode voltage Vcm is widened so that the operational amplifier can operate even at a lower driving voltage. That is, when the power supply voltage VDD is 1V and the ground voltage VSS is 0V, even when an input common mode voltage greater than or equal to VDD / 2 (0.5V) is applied, the operational amplifier according to the present invention is closed loop. You can see that it works.

이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Those skilled in the art to which the present invention described above belongs will understand that the present invention can be implemented in other specific forms without changing the technical spirit or essential features. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 일반적인 레일-투-레일 연산 증폭기를 설명하기 위한 도면,1 is a view for explaining a typical rail-to-rail operational amplifier,

도 2a 및 2b는 도 1에 도시한 연산 증폭기에서 전원전압과 동작 전압과의 관계를 설명하기 위한 도면,2A and 2B are views for explaining a relationship between a power supply voltage and an operating voltage in the operational amplifier shown in FIG. 1;

도 3은 일반적인 폴디드 캐스코드 연산 증폭기의 회로도,3 is a circuit diagram of a typical folded cascode operational amplifier,

도 4는 도 3에 도시한 연산 증폭기에서 전원전압 변환에 따른 트랜지스터의 동작 범위 변화를 설명하기 위한 도면,4 is a view for explaining a change in the operating range of the transistor according to the power supply voltage conversion in the operational amplifier shown in FIG.

도 5는 본 발명에 의한 저전압 연산 증폭기의 구성도,5 is a configuration diagram of a low voltage operational amplifier according to the present invention;

도 6은 도 5에 도시한 문턱전압 가변 회로의 상세 구성도,6 is a detailed configuration diagram of the threshold voltage variable circuit shown in FIG. 5;

도 7은 도 6에 도시한 문턱전압 가변 회로의 일 예시도,FIG. 7 is an exemplary diagram of the threshold voltage variable circuit shown in FIG. 6;

도 8은 저전압 연산 증폭기에서 입력 전압 레벨별 문턱전압 변화를 설명하기 위한 도면,8 is a view for explaining a change in threshold voltage for each input voltage level in a low voltage operational amplifier,

도 9는 저전압 연산 증폭기에서 입력 전압 레벨별 전압 이득 변화를 설명하기 위한 도면이다.9 is a view for explaining the change in voltage gain for each input voltage level in the low voltage operational amplifier.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 저전압 연산 증폭기 200 : 문턱전압 가변회로100: low voltage operational amplifier 200: threshold voltage variable circuit

210 : 전류 검출부 220 : 비교부210: current detector 220: comparison unit

230 : 교정 전압 생성부 240 : 문턱 전압 제어부230: calibration voltage generator 240: threshold voltage controller

300 : 증폭 회로300: amplification circuit

Claims (8)

입력 공통모드 전압에 의해 구동되며 소스가 공통 접속된 한 쌍의 트랜지스터로 이루어지는 차동 증폭단 및 상기 차동 증폭단의 바디를 전류 구동하는 문턱전압 가변 회로를 포함하는 저전압 연산 증폭기로서,A low voltage operational amplifier comprising a differential amplifier stage comprising a pair of transistors, each of which is driven by an input common mode voltage and having a common source connected thereto, and a threshold voltage variable circuit configured to current drive the body of the differential amplifier stage. 상기 문턱전압 가변 회로는, 상기 입력 공통모드 전압, 바이어스 전압 및 전원전압을 입력받아 상기 입력 공통모드 전압이 인가됨에 따라 흐르는 전류량을 검출하는 전류 검출부;The threshold voltage variable circuit may include: a current detector configured to receive the input common mode voltage, a bias voltage, and a power supply voltage to detect an amount of current flowing as the input common mode voltage is applied; 상기 전류 검출부에서 검출된 전류량과 상기 바이어스 전압에 의해 생성되는 기준 전류량을 비교하여 교정 전류를 생성하는 비교부;A comparator configured to generate a calibration current by comparing the amount of current detected by the current detector with a reference current generated by the bias voltage; 상기 교정 전류를 이용하여 교정 전압을 생성하는 교정 전압 생성부; 및A calibration voltage generator configured to generate a calibration voltage using the calibration current; And 상기 교정 전압에 의해 구동되어 상기 차동 증폭단의 문턱전압을 가변시키는 문턱 전압 제어부;A threshold voltage controller driven by the calibration voltage to vary the threshold voltage of the differential amplifier stage; 를 포함하는 것을 특징으로 하는 저전압 연산 증폭기.Low voltage operational amplifier comprising a. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 전류 검출부는, 상기 전원전압 단자 및 제 1 노드 간에 접속되어 상기 바이어스 전압에 의해 구동되는 제 1 트랜지스터; 및The current detector may include: a first transistor connected between the power supply voltage terminal and a first node and driven by the bias voltage; And 상기 제 1 노드에 소스가 공통 접속되고 제 2 노드에 드레인이 공통 접속되며 바디가 공통 접속되어, 상기 공통모드 전압에 의해 구동되는 제 2 및 제 3 트랜지스터;Second and third transistors having a source connected to the first node, a drain connected to the second node, and a body connected to the first node, the second and third transistors being driven by the common mode voltage; 를 포함하는 것을 특징으로 하는 저전압 연산 증폭기.Low voltage operational amplifier comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 비교부는, 상기 제 2 노드 및 제 3 노드와 접지단자 간에 접속되는 전류 미러; 및The comparison unit may include a current mirror connected between the second node, the third node, and a ground terminal; And 상기 전원전압 단자와 상기 제 3 노드 간에 접속되고 상기 바이어스 전압에 의해 구동되어 상기 교정 전류를 생성하는 제 4 트랜지스터;A fourth transistor connected between the power supply voltage terminal and the third node and driven by the bias voltage to generate the correction current; 를 포함하는 것을 특징으로 하는 저전압 연산 증폭기.Low voltage operational amplifier comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 교정 전압 생성부는, 상기 제 3 노드와 상기 접지단자 간에 접속되어 상기 제 3 노드를 통해 교정 전압을 출럭하는 캐패시터를 포함하는 것을 특징으로 하는 저전압 연산 증폭기.The calibration voltage generator includes a capacitor connected between the third node and the ground terminal to output a calibration voltage through the third node. 제 5 항에 있어서,The method of claim 5, 상기 문턱 전압 제어부는, 상기 제 2 및 제 3 트랜지스터의 바디와 상기 접지단자 간에 접속되어 상기 교정 전압에 의해 구동되는 제 5 트랜지스터; 및The threshold voltage controller may include a fifth transistor connected between the bodies of the second and third transistors and the ground terminal to be driven by the calibration voltage; And 상기 차동 증폭단의 바디와 상기 접지단자 간에 접속되어 상기 교정 전압에 의해 구동되는 제 6 트랜지스터;A sixth transistor connected between the body of the differential amplifier and the ground terminal and driven by the calibration voltage; 를 포함하는 것을 특징으로 하는 저전압 연산 증폭기.Low voltage operational amplifier comprising a. 제 6 항에 있어서,The method of claim 6, 상기 차동 증폭단, 상기 제 2 및 제 3 트랜지스터는 각각 PMOS 트랜지스터로 이루어지고,The differential amplifier stage, the second and third transistors each comprise a PMOS transistor, 상기 전류 미러, 상기 제 5 및 제 6 트랜지스터 각각은 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 저전압 연산 증폭기.And said current mirror, said fifth and sixth transistors each comprise an NMOS transistor. 제 6 항에 있어서,The method of claim 6, 상기 차동 증폭단, 상기 제 2 및 제 3 트랜지스터는 각각 NPMOS 트랜지스터로 이루어지고,The differential amplifier stage, the second and third transistors are each made of an NPMOS transistor, 상기 전류 미러, 상기 제 5 및 제 6 트랜지스터 각각은 PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 저전압 연산 증폭기.And said current mirror, said fifth and sixth transistors each comprise a PMOS transistor.
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