KR100992308B1 - Multi-layer Circuit Substrate - Google Patents
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Abstract
본 발명은 다층 회로기판의 실장면 상에 형성되는 포토 솔더 레지스트(PSR)가 부분적으로 뭉치는 것을 방지하여 다층 회로기판의 평탄도를 유지함으로써 실장되는 이미지 센서의 틸트발생을 최소화하는 다층 회로기판에 관한 것이다.The present invention is to provide a multilayer circuit board which minimizes the generation of tilt of the image sensor mounted by maintaining the flatness of the multilayer circuit board by preventing the photo solder resist (PSR) formed on the mounting surface of the multilayer circuit board to partially aggregate. It is about.
본 발명에 따른 다층 회로기판은 복수개의 내부기판 레이어와, 이미지 센서가 실장되어 기판 단자와 전기적으로 연결되는 상부기판 레이어의 적층구조로 이루어지는 기판 본체부; 및 상기 상부기판 레이어에 도포되는 포토 솔더 레지스트(Photo Solder Resist, PSR)를 일부 수용하여 균일한 평탄도를 유지하도록 상기 상부기판 레이어에 인쇄된 회로패턴에 음각(陰刻)형성되는 복수개의 수용부;를 포함한다.A multilayer circuit board according to the present invention includes a substrate main body part having a laminated structure of a plurality of internal substrate layers and an upper substrate layer on which an image sensor is mounted and electrically connected to the substrate terminals; And a plurality of accommodating parts formed in a circuit pattern printed on the upper substrate layer so as to accommodate a part of a photo solder resist (PSR) applied to the upper substrate layer to maintain uniform flatness. It includes.
인쇄회로기판, 포토 솔더 레지스트, 회로패턴, 이미지 센서 Printed circuit board, photo solder resist, circuit pattern, image sensor
Description
본 발명은 다층 회로기판에 관한 것으로서, 보다 상세하게는 전자 기기, 전기 기기 및 통신 기기에 사용되어 장착되는 실장부품의 틸트(tilt)발생을 최소화하도록 평탄도를 유지하는 다층 회로기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer circuit board, and more particularly, to a multilayer circuit board that maintains flatness to minimize tilt of mounting components used for mounting in electronic devices, electrical devices, and communication devices.
일반적으로 다층 회로기판은 다수개의 회로 적층체를 적층 형성하고, 각각의 회로를 상호 연결하는 다층구조로 된 것으로서, 회로를 고집적도로 구성할 수 있으며, 회로기판을 소형화할 수 있다는 장점이 있어 반도체 장치 분야, 전기-전자장치 분야 등에 널리 사용되고 있다. In general, a multilayer circuit board has a multilayer structure in which a plurality of circuit stacks are stacked and interconnected with each other. The multilayer circuit board has a merit that the circuit can be highly integrated and the circuit board can be miniaturized. It is widely used in the field, electric-electronic device and the like.
최근 휴대용 단말기의 기술발전에 따라 카메라 모듈을 장착한 다양한 제품들이 출시되고 있으며, 카메라 모듈에 적용되는 다층 회로기판의 경우 이미지 센서를 실장하여 렌즈를 통해 촬상된 이미지가 집광되어 전기적 신호로 변환되도록 한 후 이를 외부의 디스플레이로 전송한다.Recently, with the development of the portable terminal, various products equipped with a camera module have been released. In the case of a multilayer circuit board applied to the camera module, an image sensor is mounted so that an image captured by the lens is collected and converted into an electrical signal. It is then sent to an external display.
이러한 카메라 모듈은 종래의 30만 화소급에서 현재의 800만 화소 이상의 고화소로 기술개발이 진행되면서 이미지 센서의 픽셀(pixel) 사이즈가 더욱 작아짐에 따라 렌즈와 이미지 센서면 사이의 틸트(tilt)가 해상도 편차에 민감한 영향을 주는 요인으로 작용한다. As the camera module develops the technology from the conventional 300,000 pixel class to the high pixel of 8 million pixels or more, as the pixel size of the image sensor becomes smaller, the tilt between the lens and the image sensor surface varies. It acts as a factor affecting sensitively.
실제로 3.2㎛ 수준의 픽셀 사이즈에서는 고려되지 않았던 이러한 렌즈와 이미지 센서 사이의 틸트가 1.4㎛ 수준의 픽셀 사이즈 제품에서는 도(degree)단위가 아닌 분(minute, 1 degree=60minutes)단위로 세분화 되어 관리되고 있다.In fact, the tilt between the lens and the image sensor, which was not considered at the pixel size of 3.2 μm, is subdivided and managed in units of minutes, 1 degree = 60 minutes, rather than degrees in the 1.4 μm pixel size product. have.
따라서, 이미지 센서를 회로기판 상에 실장하는데 있어 틸트의 발생을 최소화할 수 있는 기술개발이 요구되고 있다.Therefore, there is a demand for technology development that can minimize the occurrence of tilt in mounting the image sensor on a circuit board.
본 발명은 상기한 종래 기술의 문제를 해결하기 위한 것으로, 그 목적은 다층 회로기판의 실장면 상에 형성되는 포토 솔더 레지스트(PSR)가 부분적으로 뭉치는 것을 방지하여 다층 회로기판의 평탄도를 유지함으로써 실장되는 이미지 센서의 틸트(tilt)발생을 최소화하는 다층 회로기판을 제공하는데 있다.The present invention is to solve the above problems of the prior art, the purpose is to prevent the photo solder resist (PSR) formed on the mounting surface of the multi-layer circuit board partially agglomerated to maintain the flatness of the multi-layer circuit board The present invention provides a multilayer circuit board which minimizes the generation of tilt of the mounted image sensor.
본 발명의 실시예에 따른 다층 회로기판은 복수개의 내부기판 레이어와, 이미지 센서가 실장되어 기판 단자와 전기적으로 연결되는 상부기판 레이어의 적층구조로 이루어지는 기판 본체부; 및 상기 상부기판 레이어에 도포되는 포토 솔더 레지스트(Photo Solder Resist, PSR)를 일부 수용하여 균일한 평탄도를 유지하도록 상기 상부기판 레이어에 인쇄된 회로패턴에 음각(陰刻)형성되는 복수개의 수용부;를 포함할 수 있다.Multi-layered circuit board according to an embodiment of the present invention is a substrate body portion consisting of a laminated structure of a plurality of internal substrate layers, and an upper substrate layer mounted on the image sensor and electrically connected to the substrate terminal; And a plurality of accommodating parts formed in a circuit pattern printed on the upper substrate layer so as to accommodate a part of a photo solder resist (PSR) applied to the upper substrate layer to maintain uniform flatness. It may include.
또한, 상기 수용부는 상기 기판 단자와 연결되는 상기 회로패턴의 배선을 따라 상부기판 레이어의 중심부를 향해 연장되어 상기 기판 단자의 크기보다 넓은 크기의 사이즈로 형성되는 내부패턴에만 형성될 수 있다.In addition, the accommodating portion may be formed only in the inner pattern extending along the wiring of the circuit pattern connected to the substrate terminal toward the center of the upper substrate layer and having a size larger than that of the substrate terminal.
또한, 상기 수용부는 상기 회로패턴의 두께보다 작은 깊이로 함몰형성되거나, 상기 회로패턴을 관통하여 형성될 수 있다.In addition, the accommodating portion may be recessed to a depth smaller than the thickness of the circuit pattern or may be formed through the circuit pattern.
또한, 상기 수용부는 일정한 간격으로 이격되어 연속하여 배열될 수 있다.In addition, the accommodation portion may be arranged in succession spaced at regular intervals.
또한, 상기 포토 솔더 레지스트는 상기 기판 단자가 외부로 노출되어 이미지 센서와 전기적으로 연결되도록 상기 기판 단자를 제외하고 도포될 수 있다.In addition, the photo solder resist may be applied except for the substrate terminal such that the substrate terminal is exposed to the outside and electrically connected to the image sensor.
본 발명에 따른 다층 회로기판은 다층 회로기판의 실장면 상에 형성되는 포토 솔더 레지스트(PSR)가 실장면을 따라 균일하게 분포되지 못하고 부분적으로 뭉치는 것을 방지하여 다층 회로기판의 평단도가 균일하게 유지되도록 하는 것이 가능하다.The multilayer circuit board according to the present invention prevents the photo solder resist (PSR) formed on the mounting surface of the multilayer circuit board from being uniformly distributed along the mounting surface and partially agglomeration so that the flatness of the multilayer circuit board is uniform. It is possible to keep it.
또한, 다층 회로기판의 실장면의 평탄도를 균일하게 유지함으로써 실장되는 이미지 센서의 틸트(tilt)발생을 방지하여 제품의 해상도 개선은 물론 작동의 신뢰성이 향상되는 효과를 가진다.In addition, by keeping the flatness of the mounting surface of the multilayer circuit board uniformly, it is possible to prevent the generation of tilt of the mounted image sensor, thereby improving the resolution of the product and improving the reliability of the operation.
본 발명에 따른 다층 회로기판의 실시예에 관한 구체적인 사항을 도면을 참조하여 설명한다.DETAILED DESCRIPTION OF EMBODIMENTS Specific details regarding embodiments of a multilayer circuit board according to the present invention will be described with reference to the drawings.
도 1은 본 발명의 실시예에 따른 다층 회로기판을 개략적으로 나타내는 사시도이고, 도 2는 도 1에 도시한 다층 회로기판에서 기판 본체부를 나타내는 결합 사시도이며, 도 3은 도 1에 도시한 다층 회로기판에서 기판 본체부를 나타내는 평면도이다.1 is a perspective view schematically illustrating a multilayer circuit board according to an exemplary embodiment of the present invention, FIG. 2 is a perspective view illustrating a substrate main body in the multilayer circuit board illustrated in FIG. 1, and FIG. 3 is a multilayer circuit diagram illustrated in FIG. 1. It is a top view which shows the board | substrate main body part from a board | substrate.
도 1 내지 도 3에서 도시한 바와 같이 본 발명의 실시예에 따른 다층 회로기 판은 기판 본체부(100) 및 수용부(130)를 포함하여 구성된다.As illustrated in FIGS. 1 to 3, the multilayer circuit board according to the exemplary embodiment of the present invention includes a substrate
상기 기판 본체부(100)는 통상의 사각 판형을 가지며, 복수개의 내부기판 레이어(112,113,114)와 상부기판 레이어(111)가 일정한 순서로 적층되어 형성되는 적층구조로 이루어진다.The substrate
상기 내부기판 레이어(112,113,114)는 일측면에 내부회로(121)가 인쇄되고, 각 레이어 사이의 전기적 연결을 위한 비아홀(104)이 관통형성되며, 복수개가 순차적으로 적층되어 적층체를 이룬다.The
상기 상부기판 레이어(111)는 상기 내부기판 레이어(112,113,114)의 적층체의 최상층에 적층되며, 이미지 센서(10)가 실장되는 실장면(A)에는 회로패턴(120) 및 상기 이미지 센서(10)와 전기적으로 연결되는 기판 단자(10)가 각각 형성된다.The
상기 내부기판 레이어(112,113,114)와 상부기판 레이어(111)는 모두 동일한 재질의 수지기판으로 형성되며, 크기 및 형상이 실질적으로 서로 동일하다. 즉, 배치위치 및 형성되는 회로패턴의 구조만 상이할 뿐 동일한 수지기판으로 형성된다.The
본 발명의 바람직한 실시예에서는 상기 내부기판 레이어(112,113,114)와 상부기판 레이어(111)가 수지기판으로 이루어지는 것으로 설명하나, 이에 한정하는 것은 아니며 세라믹 그린시트로 이루어지는 것도 가능하다.In the preferred embodiment of the present invention, the
상기 내부기판 레이어(112,113,114)와 상부기판 레이어(111)의 모서리 부근에는 동일한 위치에 가이드홀(106)을 관통형성하여 다층 회로기판 상에 카메라 모듈의 하우징(미도시)이 정확한 위치에서 용이하게 결합할 수 있도록 안내한다.
이때, 상기 가이드홀(106)은 동일한 크기 및 형상으로 관통형성하는 것이 바 람직하며, 각 레이어에 상기 가이드홀(106)을 개별적으로 형성하여 적층하는 것은 물론, 적층된 레이어에 상기 가이드홀(106)을 한번에 관통형성하여 구비하는 것도 가능하다.In this case, it is preferable that the
한편, 회로패턴(120)과 기판 단자(102)가 형성되는 회로기판 상에는 비도전성 절연물질인 포토 솔더 레지스트(Photo Solder Resist, PSR)(140)를 도포하여 실장되는 이미지 센서(10)의 하부면과 전기적으로 연결되는 것을 차단한다.On the other hand, the lower surface of the
따라서, 다층 회로기판 상에 실장되는 이미지 센서(10)에서 틸트(tilt)발생을 방지하기 위해서는 PSR(140)이 균일하게 도포되어 균일한 평탄도를 유지하는 것이 매우 중요하며, 이를 위해 본 발명에서는 수용부(130)를 형성하여 이를 해결한다.Therefore, in order to prevent tilt in the
도면에서와 같이, 상기 수용부(130)는 상기 상부기판 레이어(111)에 도포되는 PSR(140)을 일부 수용하여 균일한 평탄도를 유지하도록 상부기판 레이어(111)에 인쇄된 상기 회로패턴(120)에 복수개로 음각(陰刻)형성된다.As shown in the drawing, the
그리고, 상기 수용부(130)는 상기 기판 단자(102)와 연결되는 상기 회로패턴의 배선(122)을 따라 상부기판 레이어(111)의 중심부를 향해 연장되어 상기 기판 단자(102)의 크기보다 넓은 크기의 사이즈로 형성되는 내부패턴(124)에만 형성된다.The
즉, 회로패턴(120) 중 폭이 좁은 미세선 형상으로 형성되는 배선(122)과 달리 내부패턴(124)은 상부기판 레이어(111)의 중심부에서 상대적으로 넓은 면적을 차지하며 형성되며, 수용부(130)를 이러한 내부패턴(124)에 형성함으로써 도포되는 PSR(140)을 일부 수용하도록 하여 PSR(140)이 뭉치지 않고 균일하게 분포될 수 있도록 한다.That is, unlike the
따라서, 종래 PSR을 기판상에 도포하는 경우 회로패턴(120)이 형성된 부분이 그렇지 않은 부분에 비해 두께가 상대적으로 두꺼워 PSR(140)이 균일하게 도포되지 못하고, 특히 기판의 중심부에 넓은 면적으로 형성되는 내부패턴(124)에서는 PSR이 부분적으로 뭉치는 현상이 발생하여 기판의 평탄도가 균일해지지 못하는 문제를 효과적으로 해결하는 것이 가능하다.Therefore, when the conventional PSR is applied onto the substrate, the portion where the
이를 통해 다층 회로기판의 실장면의 평탄도를 균일하게 유지함으로써 실장되는 이미지 센서(10)의 틸트발생을 방지하여 제품의 해상도 개선은 물론 작동의 신뢰성이 향상되는 효과를 얻을 수 있다.As a result, by maintaining the flatness of the mounting surface of the multilayer circuit board uniformly, it is possible to prevent the generation of the tilt of the mounted
한편, 상기 수용부(130)는 일정한 간격으로 이격되어 연속하여 배열되며, 상기 회로패턴(120)의 두께보다 작은 깊이로 함몰형성되거나, 상기 회로패턴(120)을 관통하여 형성될 수 있다.On the other hand, the
그리고, 상기 수용부(130)를 비도전성 재질의 물질로 채우거나 막아 상기 회로패턴(120)의 표면에 도포되는 PSR(140)의 양 및 평탄도에 따라서 상기 수용부(130)의 갯수를 조절하여 균일한 평탄도가 유지되도록 조정할 수 있다.In addition, the number of the
도 4에서와 같이, 상기 수용부(130)를 포함하여 회로패턴(120) 및 상부기판 레이어(111)의 실장면(A)에 도포되는 PSR(140)은 상기 기판 단자(102)가 외부로 노출되어 상기 이미지 센서(10)의 센서 단자(12)와 와이어 본딩을 통해 전기적으로 연결되도록 상기 기판 단자(102)를 제외하고 도포된다.As shown in FIG. 4, the
따라서, 다층 회로기판 상에 도포되는 PSR(140)은 기판 단자(102)를 제외하고 기판의 전면에 도포되되 수용부(130)를 통해 PSR(140)이 균일하게 도포됨으로써 기판의 평탄도가 균일하게 유지된다.Therefore, the
그리고, 상기 PSR(140)이 도포된 기판 상에 이미지 센서(10)가 실장되는 경우 틸트가 발생하지 않아 상기 이미지 센서(10)의 윈도우(11)로 입사되는 영상이 우수한 해상도를 가진다.In addition, when the
도 1은 본 발명의 실시예에 따른 다층 회로기판을 개략적으로 나타내는 사시도이다.1 is a perspective view schematically illustrating a multilayer circuit board according to an exemplary embodiment of the present invention.
도 2는 도 1에 도시한 다층 회로기판에서 기판 본체부를 나타내는 결합 사시도이다.FIG. 2 is a perspective view illustrating a substrate body in the multilayer circuit board of FIG. 1.
도 3은 도 1에 도시한 다층 회로기판에서 기판 본체부를 나타내는 평면도이다.3 is a plan view illustrating a substrate main body in the multilayer circuit board illustrated in FIG. 1.
도 4a, b는 도 1에 도시한 다층 회로기판 상에 PSR이 도포된 상태를 개략적으로 나타내는 평면도 및 단면도이다.4A and 4B are a plan view and a sectional view schematically showing a state in which PSR is applied on the multilayer circuit board shown in FIG.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090007066A KR100992308B1 (en) | 2009-01-29 | 2009-01-29 | Multi-layer Circuit Substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090007066A KR100992308B1 (en) | 2009-01-29 | 2009-01-29 | Multi-layer Circuit Substrate |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100087976A KR20100087976A (en) | 2010-08-06 |
KR100992308B1 true KR100992308B1 (en) | 2010-11-05 |
Family
ID=42754316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090007066A KR100992308B1 (en) | 2009-01-29 | 2009-01-29 | Multi-layer Circuit Substrate |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100992308B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160080625A (en) * | 2014-12-30 | 2016-07-08 | 엘지이노텍 주식회사 | Camera module |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102053828B1 (en) * | 2012-12-12 | 2019-12-09 | 엘지이노텍 주식회사 | Printed Circuit Board |
-
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- 2009-01-29 KR KR1020090007066A patent/KR100992308B1/en active IP Right Grant
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KR20160080625A (en) * | 2014-12-30 | 2016-07-08 | 엘지이노텍 주식회사 | Camera module |
KR102340776B1 (en) * | 2014-12-30 | 2021-12-20 | 엘지이노텍 주식회사 | Camera module |
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KR102467392B1 (en) | 2014-12-30 | 2022-11-14 | 엘지이노텍 주식회사 | Camera module |
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---|---|
KR20100087976A (en) | 2010-08-06 |
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