KR100990551B1 - 반도체 메모리 소자의 게이트 구조 및 반도체 메모리 소자의 게이트 제조 방법 - Google Patents

반도체 메모리 소자의 게이트 구조 및 반도체 메모리 소자의 게이트 제조 방법 Download PDF

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Abstract

실시예에 따른 반도체 메모리 소자의 게이트 구조는 게이트 라인, 드레인 영역, 소스 영역이 행열 구조로 어레이를 이루고, 워드 라인을 구성하는 다수의 비트셀에 대하여 공통 소스 컨택이 형성된 SAS 구조를 이루는 반도체 메모리 소자에 있어서, 다수의 게이트 라인 중 최외각 게이트 라인의 선폭은 비트셀을 구성하는 다른 게이트 라인의 선폭의 15％ 내지 40％ 증가된 것을 특징으로 한다.
실시예에 의하면, 디자인 규칙을 개선하여 게이트 라인 어레이 중 최외각 게이트 라인에 발생되는 결함을 최소화할 수 있다. 또한, 최외각 게이트 라인에 발생된 결함을 최소화함으로써 다른 반도체 소자 영역에 결함이 초래되는 현상을 최소화하고 메모리 소자의 성능을 향상시킬 수 있다.
NOR 플래시 소자, 게이트 라인, 소스 컨택, 컨트롤 게이트

Description

반도체 메모리 소자의 게이트 구조 및 반도체 메모리 소자의 게이트 제조 방법{Gate structure of semiconductor memory device and manufacturing method of gate of semiconductor memory device}
실시예는 반도체 메모리 소자의 게이트 구조 및 반도체 메모리 소자의 게이트 제조 방법에 관한 것이다.
NOR 플래시 소자와 같은 반도체 메모리 소자는 점차 축소화되는 추세이나, 패턴 사이즈가 감소된 것을 제외하면 새로운 패턴 디자인이 추가되는 등의 디자인 규칙이 변경된 부분은 없다.
가령, 90nm급 NOR 플래시 소자의 경우 130nm급 소자와 동일한 KrF 광원을 이용한 DUV 공정이 적용되므로, 패턴 사이즈의 축소에 따라 공정 마진이 감소되는 문제점이 있다. 따라서, 불량률이 증가되고 공정 관리가 어려워진다.
특히, 액티브 영역, 컨트롤 게이트 영역과 같은 밀집 패턴 영역의 경우 패턴 내외부 경계 사이에 이러한 문제가 크게 발생된다.
도 1은 반도체 메모리 소자가 집적된 웨이퍼를 도시한 상면도이고, 도 2는 반도체 메모리 소자 중 결함이 발생된 부분을 확대 도시한 도면이다.
130nm급 소자와 동일한 디자인 규칙 및 공정이 적용된 90nm급 NOR 플래시 소자를 제작함에 있어서, 컨트롤 게이트의 포토리소그라피 공정 및 식각 공정이 종료된 후 결함 검사(defect inspection)를 수행하면 도 1의 "A" 부분과 같은 많은 수의 결함(점으로 표시된 부분)이 발견된다.
검사 결과를 분석하여 보면, 게이트 라인 어레이 중 최외각 게이트 라인에 이러한 결함이 많이 발생된다.
도 2를 참조하면, 최외각 게이트 라인(B)에 협착(narrowing) 현상 및 개방(line open) 현상이 다수 발생된 것을 볼 수 있으며, 이는 다른 결함을 유발시키는 중요한 원인으로 지적되고 있다.
또한, 최외각 게이트 라인(B)은 더미 패턴으로 이용되므로, 최외각 게이트 라인(B)에 발생된 결함이 반도체 메모리 소자의 동작에 직접적인 영향을 미치지 않는다고 가정하여도, 결함 검사의 분석 결과에 영향을 미쳐 제품화할 수 있는 웨이퍼도 불량으로 분석되는 위험이 있다.
따라서, 최외각 게이트 라인(B)에 발생된 결함은 공정 개선 및 수율 향상을 위한 결함 검사의 데이터 신뢰성을 저해하고 제품화가 가능한 웨이퍼의 선별을 어렵게 하는 문제점이 있다.
실시예는 게이트 라인 어레이 중 최외각 게이트 라인에 발생되는 결함을 최소화함으로써 다른 반도체 소자 영역에 결함이 유발되는 현상을 최소화하고 결함 검사의 데이터 신뢰성을 확보할 수 있는 반도체 메모리 소자의 게이트 구조 및 반도체 메모리 소자의 게이트 제조 방법을 제공한다.
실시예에 따른 반도체 메모리 소자의 게이트 구조는 게이트 라인, 드레인 영역, 소스 영역이 행열 구조로 어레이를 이루고, 워드 라인을 구성하는 다수의 비트셀에 대하여 공통 소스 컨택이 형성된 SAS 구조를 이루는 반도체 메모리 소자에 있어서, 다수의 게이트 라인 중 최외각 게이트 라인의 선폭은 비트셀을 구성하는 다른 게이트 라인의 선폭의 15％ 내지 40％ 증가된 것을 특징으로 한다.
실시예에 따른 반도체 메모리 소자의 게이트 제조 방법은 게이트 라인, 드레인 영역, 소스 영역이 행열 구조로 어레이를 이루고, 워드 라인을 구성하는 다수의 비트셀에 대하여 공통 소스 컨택이 형성된 SAS 구조를 이루는 반도체 메모리 소자의 제조 방법에 관한 것으로서, 반도체 기판 위에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 위에 포토레지스트층을 형성하는 단계; 다수의 게이트 라인 중 최외각 게이트 라인의 선폭은 비트셀을 구성하는 다른 게이트 라인의 선폭의 15％ 내지 40％ 증가되도록 라인 패턴이 형성된 마스크를 상기 포토레지스트층 상측에 위치시키는 단계; 상기 마스크를 이용하여 포토리소그라피 공정을 실시하는 단계; 및 상기 포토리소그라피 공정을 통하여 형성된 포토레지스트 패턴을 이용하여 상기 폴리실리콘층을 식각함으로써 게이트 라인을 형성하는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 디자인 규칙을 개선하여 게이트 라인 어레이 중 최외각 게이트 라인에 발생되는 결함을 최소화할 수 있다.
둘째, 최외각 게이트 라인에 발생된 결함을 최소화함으로써 다른 반도체 소자 영역에 결함이 초래되는 현상을 최소화하고 메모리 소자의 성능을 향상시킬 수 있다.
셋째, 결함 검사의 데이터 신뢰성을 확보할 수 있고, 제품화가 가능한 웨이퍼를 정확하게 선별할 수 있다. 또한, 제품개발 기간을 단축하고 생산 수율을 향상시킬 수 있는 효과가 있다.
첨부된 도면을 참조하여, 실시예에 따른 반도체 메모리 소자의 게이트 구조 및 반도체 메모리 소자의 게이트 제조 방법에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 " 아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
또한, 실시예를 설명함에 있어서, 반도체 메모리 소자는 90nm급의 NOR 플래시 소자인 것으로 한다.
도 3은 실시예에 따른 NOR 플래시 소자 중 셀영역의 어레이(array) 구조를 도시한 상면도이고, 도 4는 도 1의 "B" 영역을 기준으로 한 NOR 플래시 소자의 측단면도이다.
도 3과 도 4는 NOR 플래시 소자의 셀영역 및 주변 영역 중 셀영역을 도시한 것이다.
도 3을 참조하면, 기판 상에 게이트 라인(10), 드레인 영역(20), 소스 영역(30)이 행열 구조를 이루어 반복적으로 배치된 형태를 볼 수 있다. 여기서, 액티브 영역(20, 30), 게이트 라인(10), 컨택(21, 32)을 제외한 나머지 기판 영역은 소자분리영역이다.
행열 구조 중, 행에 해당되는 소자 라인을 워드 라인(가령, "게이트 라인(10)"으로 해석될 수 있음)이라 하고, 열에 해당되는 소자 라인을 비트 라인(40)이라 하며, 하나의 플래시 소자를 구성하는 게이트 라인(10), 드레인 영역(20), 소스 영역(30)을 비트셀(가령, 도 1의 "B" 영역)이라 한다.
따라서, 워드 라인을 구성하는 비트셀의 개수와 비트 라인을 구성하는 비트 셀의 개수를 곱한 수치가 플래시 소자칩의 전체 메모리 용량으로 계산될 수 있다.
도 3에 도시된 것처럼, 드레인 컨택(21)은 각 게이트 라인(10) 별로 형성되나, 소스 컨택(32)은 워드 라인(40) 별로 형성되지 않고, 2개로 구비되어 최초 워드 라인(40)과 최종 워드 라인(40)에 형성된다.
보통, 이와 같은 소스 영역(30) 및 소스 컨택(32)의 구조는 "RCS(Recessed Common Source) 구조" 또는 "SAS(Self-aligned Source) 구조"라고 지칭된다. 즉, SAS 구조에 의하면, 워드 라인을 구성하는 다수의 비트셀에 대하여 공통 소스 컨택이 사용되며, 이는 소스 컨택(32)의 수를 최소화함으로써 칩사이즈를 축소시키기 위함이다.
도 4를 참조하면, 기판 위에 플로팅 게이트(13), 절연막(12), 컨트롤 게이트(11)가 형성되고, 그 양측으로 스페이서(14)가 형성된다. 또한, 플로팅 게이트(13)의 양측으로는 LDD 영역(15), 소스 및 드레인 영역(30, 20)이 형성된다. 참고로, 도 3의 게이트 라인(10)은 도 4의 컨트롤 게이트(11)를 도시한 것이다.
도 5는 도 3에 도시된 NOR 플래시 소자 중 최외각 게이트 라인(10e) 부분과 소스 컨택(32)을 선별적으로 도시한 상면도이다.
이하, 도 5를 참조하여 실시예에 따른 반도체 메모리 소자의 게이트 구조에 대하여 상세히 설명한다.
실시예에 따른 게이트 구조는 최외각 게이트 라인(10e)의 디자인 규칙을 개선한 것이며, 최외각 컨트롤 게이트(11) 라인의 디자인 규칙에 적용될 수 있다.
도 5를 참조하면, 실시예에 따른 최외각 게이트 라인(10e)은 다음과 같은 구 조를 갖는다.
첫째, 최외각 게이트 라인(10e)은 더미 라인으로 사용되며, 비트셀을 구성하는 다른 게이트 라인(10a 내지 10d)보다 선폭이 "x"만큼 증가된다.
상기 늘어난 선폭(x)은 상기 다른 게이트 라인(10a 내지 10d)이 가지는 선폭의 약 15％ 내지 40％에 해당된다.
가령, 상기 비트셀을 구성하는 다른 게이트 라인(10a 내지 10d)이 약 130nm일 경우, 상기 늘어난 선폭 "x"는 약 20nm 내지 50nm가 되며, 따라서 상기 최외각 게이트 라인(10e)은 약 150nm 내지 180nm의 선폭으로 형성될 수 있다.
또한, 상기 최외각 게이트 라인(10e)은 상측의 다른 게이트 라인(10a 내지 10d) 영역을 침범하지 않도록 아래측이 연장되어 선폭이 증가되는 것이 좋다.
따라서, 최외각 게이트 라인(10e)의 공정 마진이 증대되어 포토리소그라피 공정 및 식각 공정을 진행하는 경우 결함이 발생될 확률이 현저히 감소될 수 있다.
둘째, 첫째의 디자인 규칙과 같이 상기 최외각 게이트 라인(10e)의 선폭이 증가되는 경우 상기 최외각 게이트 라인(10e)과 상기 소스 컨택(32)이 단락되는 경우가 발생될 수 있다.
따라서, 상기 최외각 게이트 라인(10e)의 영역 중 상기 소스 컨택(32)과 인접되는 영역(d)이 제거된다.
가령, 상기 최외각 게이트 라인(10e)의 제거 영역은 0.45μm 내지 0.55μm의 크기일 수 있다.
상기 최외각 게이트 라인(10e)은 더미 라인으로 기능되므로, 일부가 제거되 더라도 NOR 플래시 소자의 동작에 영향을 미치지 않는다.
또한, 상기 최외각 게이트 라인(10e)의 제거된 영역은 결함 검사시 결함으로 감식되지 않는다.
도 6은 게이트 라인(10e)이 형성된 후의 반도체 메모리 소자가 집적된 웨이퍼를 도시한 상면도이고, 도 7은 도 6의 웨이퍼 영역 중 최외각 게이트 라인(10e)이 형성된 부분을 확대 도시한 도면이다.
도 7은 웨이퍼를 SEM(Scanning Electronic Microscope)으로 촬영한 것으로서, 결함 검사에 사용될 수 있다.
도 6과 도 1을 비교하여 보았을 때, 상기 최외각 게이트 라인(10e)의 결함이 감소되고, 이의 영향으로 인하여 반도체 영역 전체의 결함이 크게 감소되었음을 알 수 있다.
가령, 도 1의 "A" 영역에 대응되는 도 6의 "C" 영역을 확대하여 보면 도 7과 같이 결함이 발생되지 않았음을 알 수 있다.
실제 결함 검사를 수행한 결과, 반도체 메모리 소자의 결함은 종래 수천개의 수준에서 실시예의 디자인 규칙이 적용된 경우 수십개의 수준으로 감소된 것으로 분석되었다.
도 7을 참조하면, 상기 최종 게이트 라인(10e) 상에 협착(narrowing) 및 개방(line open)과 같은 결함이 전혀 발생되지 않았음을 알 수 있다.
이상에서 설명된 실시예에 따른 반도체 메모리 소자의 게이트 구조는 마스크 패턴 상에 그대로 반영될 수 있으며, 상기 마스크 패턴을 사용하면 종래의 KrF 광 원을 사용한 DUV 공정을 적용하더라도 도 5 및 도 7에 도시된 게이트 구조를 구현할 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 반도체 메모리 소자가 집적된 웨이퍼를 도시한 상면도.
도 2는 반도체 메모리 소자 중 결함이 발생된 부분을 확대 도시한 도면.
도 3은 실시예에 따른 NOR 플래시 소자 중 셀영역의 어레이(array) 구조를 도시한 상면도.
도 4는 도 1의 "B" 영역을 기준으로 한 NOR 플래시 소자의 측단면도.
도 5는 도 3에 도시된 NOR 플래시 소자 중 최외각 게이트 라인 부분과 소스 컨택을 선별적으로 도시한 상면도.
도 6은 게이트 라인이 형성된 후의 반도체 메모리 소자가 집적된 웨이퍼를 도시한 상면도.
도 7은 도 6의 웨이퍼 영역 중 최외각 게이트 라인이 형성된 부분을 확대 도시한 도면.

Claims (10)

  1. 게이트 라인, 드레인 영역, 소스 영역이 행열 구조로 어레이를 이루고, 게이트 라인을 구성하는 다수의 비트셀에 대하여 공통 소스 컨택이 형성된 SAS 구조를 이루는 반도체 메모리 소자에 있어서,
    다수의 게이트 라인 중 최외각 게이트 라인의 선폭은 비트셀을 구성하는 다른 게이트 라인의 선폭의 15％ 내지 40％ 증가된 것을 특징으로 하는 반도체 메모리 소자의 게이트 구조.
  2. 제1항에 있어서, 상기 최외각 게이트 라인은
    소스 컨택과 인접되는 영역이 제거된 것을 특징으로 하는 반도체 메모리 소자의 게이트 구조.
  3. 제2항에 있어서, 상기 최외각 게이트 라인의 제거 영역은
    0.45μm 내지 0.55μm의 크기인 것을 특징으로 하는 반도체 메모리 소자의 게이트 구조.
  4. 제1항에 있어서, 상기 최외각 게이트 라인은
    컨트롤 게이트 라인을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 게이트 구조.
  5. 제1항에 있어서, 상기 최외각 게이트 라인은
    상기 비트셀을 구성하는 다른 게이트라인에 대해 바깥쪽으로 연장되어 선폭이 증가된 것을 특징으로 하는 반도체 메모리 소자의 게이트 구조.
  6. 게이트 라인, 드레인 영역, 소스 영역이 행열 구조로 어레이를 이루고, 게이트 라인을 구성하는 다수의 비트셀에 대하여 공통 소스 컨택이 형성된 SAS 구조를 이루는 반도체 메모리 소자의 제조 방법에 있어서,
    반도체 기판 위에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 위에 포토레지스트층을 형성하는 단계;
    다수의 게이트 라인 중 최외각 게이트 라인의 선폭은 비트셀을 구성하는 다른 게이트 라인의 선폭의 15％ 내지 40％ 증가되도록 라인 패턴이 형성된 마스크를 상기 포토레지스트층 상측에 위치시키는 단계;
    상기 마스크를 이용하여 포토리소그라피 공정을 실시하는 단계; 및
    상기 포토리소그라피 공정을 통하여 형성된 포토레지스트 패턴을 이용하여 상기 폴리실리콘층을 식각함으로써 게이트 라인을 형성하는 단계를 포함하는 반도체 메모리 소자의 게이트 제조 방법.
  7. 제6항에 있어서, 상기 마스크의 상기 최외각 게이트 라인의 패턴은
    소스 컨택과 인접되는 영역이 제거된 것을 특징으로 하는 반도체 메모리 소 자의 게이트 제조 방법.
  8. 제7항에 있어서, 상기 최외각 게이트 라인의 패턴의 제거 영역은
    0.45μm 내지 0.55μm의 크기인 것을 특징으로 하는 반도체 메모리 소자의 게이트 제조 방법.
  9. 제6항에 있어서, 상기 폴리실리콘층은
    컨트롤 게이트 라인을 형성하기 위한 폴리실리콘층인 것을 특징으로 하는 반도체 메모리 소자의 게이트 제조 방법.
  10. 제6항에 있어서, 상기 마스크의 상기 최외각 게이트 라인의 패턴은
    상기 비트셀을 구성하는 다른 게이트라인에 대해 바깥쪽으로 연장되어 선폭이 증가된 것을 특징으로 하는 반도체 메모리 소자의 게이트 제조 방법.
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