KR100983830B1

KR100983830B1 - 3족 질화물 반도체 발광소자

Info

Publication number: KR100983830B1
Application number: KR1020050011038A
Authority: KR
Inventors: 김극; 김창태; 유태경
Original assignee: 주식회사 에피밸리
Priority date: 2005-02-05
Filing date: 2005-02-05
Publication date: 2010-09-27
Also published as: KR20060089569A

Abstract

본 발명은 3족 질화물 반도체 발광소자에 관한 것으로, 기판, 기판 위에 성장되며 전자와 정공의 재결합에 의해 빛을 생성하는 활성층을 구비하는 복수개의 질화물 반도체층들을 포함하며, 복수개의 질화물 반도체층들의 최상층은 p형 질화물 반도체층이며, p형 질화물 반도체층 위쪽에 p형 질화물 반도체층으로 정공을 주입하는 p측 전극을 더 포함하는 3족 질화물 반도체 발광소자에 있어서, p형 질화물 반도체층 위에 형성되는 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층 그리고 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층 위에 형성되며 p측 전극보다 전자친화도가 큰 물질로 된 층을 포함하여, p형 질화물 반도체층과 p측 전극 사이의 접촉저항 및 전위장벽을 낮추어 발광소자 전체의 동작전압을 개선한 새로운 형태의 3족 질화물 반도체 발광소자를 제공한다.

질화물 반도체, ITO, 투명 전극, 동작전압, 발광 다이오드

Description

3족 질화물 반도체 발광소자{Ⅲ-NITRIDE SEMICONDUCTOR LIGHT EMITTING DEVICE}

도 1은 종래의 3족 질화물 반도체 발광소자를 나타내는 도면,

도 2는 본 발명에 따른 3족 질화물 반도체 발광소자의 일 예를 나타내는 단면도,

도 3은 본 발명에 따른 p형 질화물 반도체층과 p측 전극 사이의 개략적인 에너지 밴드 다이어그램,

도 4는 p형 질화물 반도체층에 금속 전극을 접합하였을 경우에 나타나는 일반적인 에너지 밴드 다이어그램.

본 발명은 3족 질화물 반도체 발광소자에 관한 것으로, 특히 p형 질화물 반도체층과 p측 전극 사이에 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층과 전자친화도가 큰 전위장벽완화층을 구비한 3족 질화물 반도체 발광소자에 관한 것이다.

여기서, 3족 질화물 반도체 발광소자는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤ y≤1, 0≤x+y≤1)로 된 화합물 반도체층을 포함하는 발광다이오드와 같은 발광소자를 의미하며, 추가적으로 SiC, SiN, SiCN, CN와 같은 다른 족(group)의 원소들로 된 반도체층이나 다른 족 원소들로 된 물질 자체가 포함되는 것을 배제하는 것은 아니다.

도 1은 종래의 3족 질화물 반도체 발광소자를 나타내는 도면으로서, 발광소자는 기판(100), 기판(100) 위에 에피성장되는 버퍼층(200), 버퍼층(200) 위에 에피성장되는 n형 질화물 반도체층(300), n형 질화물 반도체층(300) 위에 에피성장되는 활성층(400), 활성층(400) 위에 에피성장되는 p형 질화물 반도체층(500), p형 질화물 반도체층(500) 위에 형성되는 p측 전극(600), p측 전극(600) 위에 형성되는 p측 본딩 패드(700), 적어도 p형 질화물 반도체층(500)과 활성층(400)이 메사식각되어 노출된 n형 질화물 반도체층(301) 위에 형성되는 n측 전극(800)을 포함한다.

기판(100)은 동종기판으로 GaN계 기판이 이용되며, 이종기판으로 사파이어 기판, 실리콘카바이드 기판 또는 실리콘 기판이 이용되지만, 질화물 반도체층이 성장될 수 있는 기판이라면 어떠한 형태이어도 좋다. 실리콘카바이드 기판이 사용될 경우에 n측 전극(800)은 실리콘 카바이드 기판 측에 형성될 수 있다.

기판(100) 위에 에피성장되는 질화물 반도체층들은 주로 MOCVD(유기금속기상성장법)에 의해 성장된다.

버퍼층(200)은 이종기판(100)과 질화물 반도체 사이의 격자상수 및 열팽창계수의 차이를 극복하기 위한 것이며, 미국특허 제5,122,845호에는 사파이어 기판 위에 380℃에서 800℃의 온도에서 100Å에서 500Å의 두께를 가지는 AlN 버퍼층을 성 장시키는 기술이 개시되어 있으며, 미국특허 제5,290,393호에는 사파이어 기판 위에 200℃에서 900℃의 온도에서 10Å에서 5000Å의 두께를 가지는 Al(x)Ga(1-x)N (0≤x<1) 버퍼층을 성장시키는 기술이 개시되어 있고, 한국특허 제10-0448352호에는 600℃에서 990℃의 온도에서 SiC 버퍼층을 성장시킨 다음 그 위에 In(x)Ga(1-x)N (0<x≤1) 층을 성장시키는 기술이 개시되어 있다.

n형 질화물 반도체층(300)은 적어도 n측 전극(800)이 형성된 영역(n형 컨택층)이 불순물로 도핑되며, n형 컨택층은 바람직하게는 GaN로 이루어지고, Si으로 도핑된다. 미국특허 제5,733,796호에는 Si과 다른 소스 물질의 혼합비를 조절함으로써 원하는 도핑농도로 n형 컨택층을 도핑하는 기술이 개시되어 있다.

활성층(400)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 주로 In(x)Ga(1-x)N (0<x≤1)로 이루어지고, 하나의 양자우물층(single quantum well)이나 복수개의 양자우물층들(multi quantum wells)로 구성된다. WO02/021121호에는 복수개의 양자우물층들과 장벽층들의 일부에만 도핑을 하는 기술이 개시되어 있다.

p형 질화물 반도체층(500)은 Mg과 같은 적절한 불순물을 이용해 도핑되며, 활성화(activation) 공정을 거쳐 p형 전도성을 가진다. 미국특허 제5,247,533호에는 전자빔 조사에 의해 p형 질화물 반도체층을 활성화시키는 기술이 개시되어 있으며, 미국특허 제5,306,662호에는 400℃ 이상의 온도에서 열처리(annealing)함으로써 p형 질화물 반도체층을 활성화시키는 기술이 개시되어 있고, 한국특허 제10- 043346호에는 p형 질화물 반도체층 성장의 질소전구체로서 NH₃와 하이드라진계 소스 물질을 함께 사용함으로써 활성화 공정없이 p형 질화물 반도체층이 p형 전도성을 가지게 하는 기술이 개시되어 있다.

p측 전극(600)은 p형 질화물 반도체층(500) 전체로 전류가 잘 공급되도록 하기 위해 구비되는 것이며, 미국특허 제5,563,422호에는 p형 질화물 반도체층의 거의 전면에 걸쳐서 형성되며 p형 질화물 반도체층과 오믹접촉하고 Ni과 Au로 이루어진 투광성 전극에 관한 기술이 개시되어 있다. 한편, p측 전극(600)이 빛을 투과시키지 못하도록, 즉 p측 전극(600)이 빛을 기판 측으로 반사하도록 두꺼운 두께를 가지게 형성할 수 있는데, 이러한 p측 전극(600)을 사용하는 발광소자를 플립칩(flip chip)이라 한다. 미국특허 제6,194,743호에는 20nm 이상의 두께를 가지는 Ag 층, Ag 층을 덮는 확산 방지층, 그리고 확산 방지층을 덮는 Au와 Al으로 이루어진 본딩 층을 포함하는 전극 구조에 관한 기술이 개시되어 있다.

이러한 p측 전극(600)과 관련하여 최근에는 ITO(Indium Tin Oxide)가 많이 사용되고 있는데, ITO는 p형 질화물 반도체층(500)과의 오믹접촉을 형성하기가 쉽지 않은 것으로 알려져 있다. 이러한 점을 감안하여, 미국특허 제6,078.064호에는 ITO로 된 p측 전극(600)과 p형 질화물 반도체층(500) 사이에 이온주입과 같은 기술을 이용하여 고농도의 p형 질화물 반도체층을 추가한 기술이 개시되어 있으며, 미국특허 제6,515,306호에는 p형 질화물 반도체층(500) 위에 초격자층을 형성한 다음 그 위에 ITO(Indium Tin Oxide)로 이루어진 p측 전극(600)을 형성한 기술이 개시되 어 있고, 미국특허 제5,481,122호에는 ITO로 된 p측 전극(600)과 p형 질화물 반도체층(500) 사이에 GaAs로 된 반도체층을 추가한 기술이 개시되어 있다.

이와 같이, ITO로 된 p측 전극(600)과 p형 질화물 반도체층(500) 사이에 오믹접촉을 형성하여 발광소자의 동작전압을 낮추기 위해 다양한 시도들이 이루어지고 있으나, 고농도의 p형 질화물 반도체층의 추가는 이온주입과 같은 별도의 공정을 필요로 하며, 초격자층의 추가는 정공이 초격자층 내에서 수직방향의 전위장벽을 느끼게 되는 문제점이 있고, GaAs로 된 반도체층의 추가는 GaAs로 된 반도체층의 밴드갭이 가시광선 영역보다 작기 때문에 활성층에서 발생된 빛이 이 반도체층에서 흡수되어 응용분야가 한정되는 문제점이 있다.

본 발명은 상기한 문제점을 감안하여, p형 질화물 반도체층과 p측 전극 사이의 접촉저항 및 전위장벽을 낮추어 발광소자 전체의 동작전압을 개선한 새로운 형태의 3족 질화물 반도체 발광소자를 제시하는 것을 목적으로 한다.

이를 위해 본 발명은 기판, 기판 위에 성장되며 전자와 정공의 재결합에 의해 빛을 생성하는 활성층을 구비하는 복수개의 질화물 반도체층들을 포함하며, 복수개의 질화물 반도체층들의 최상층은 p형 질화물 반도체층이며, p형 질화물 반도체층 위쪽에 p형 질화물 반도체층으로 정공을 주입하는 p측 전극을 더 포함하는 3족 질화물 반도체 발광소자에 있어서, p형 질화물 반도체층 위에 형성되는 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층; 그리고 Si_aC _bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층 위에 형성되며, p측 전극보다 전자친화도가 큰 물질로 된 층을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자를 제공한다.

여기서, Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층은 p형 질화물 반도체층과 p측 전극 사이의 접촉저항을 낮추는 역할을 하며, p측 전극보다 전자친화도가 큰 물질로 된 층은 바람직하게는 CuInO_x로 이루어지며, p측 전극(예: ITO)보다 전자친화도가 커서 p형 질화물 반도체층과 p측 전극 사이의 전위장벽을 낮추는 전위장벽완화층으로 역할을 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 보다 상세히 설명한다.

도 2는 본 발명에 따른 3족 질화물 반도체 발광소자의 일 예를 나타내는 단면도로서, 기판(10) 위에, 버퍼층(20), n형 질화물 반도체층(30), 활성층(40), p형 질화물 반도체층(50)이 순차로 에피성장되어 있다. p형 질화물 반도체층(50) 위에는 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91)이 놓여 있으며, Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91) 위에 전위장벽을 완화하는 층으로서 CuInO_x(산화인듐구리)로 된 층(92)이 형성되어 있고, CuInO_x(산화인듐구리)로 된 층(92) 위에 ITO로 된 p측 전극(60)과 p측 본딩 패드(70)가 형성되어 있으며, 메사식각된 n형 질화물 반도체층(31) 위에 n측 전극(80)이 형성되어 있다.

ITO로 된 p측 전극(60)과 p형 질화물 반도체층(50) 사이의 접촉저항을 낮추 기 위해 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91)을 구비하고 있으며, Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91)은 실리콘(Si), 질소(N), 비소(As), 또는 인(P)과 같은 n형 도펀트나 붕소(B) 또는 알루미늄(Al)과 같은 p형 도펀트로 쉽게 1×10¹⁸ ~ 1×10²² 원자수/cm³ 정도의 고농도로 도핑될 수 있다.

Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91)의 두께가 너무 두꺼워지면 바람직하지 않으며, 특히 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91)이 n형인 경우에 도 3에 도시된 바와 같이 터널링 장벽의 폭(W)이 두꺼워지게 되면 바람직하지 않으므로 Si_aC_bN_c(a,c≥0, b>0)로 된 반도체층(91)의 두께는 0.5 ~ 50nm 정도로 하는 것이 좋다.

Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91)의 성장온도는 고온인 것이 바람직하지만, 아래에 놓이는 질화물 반도체층의 손상을 방지하기 위하여 600 ~ 1200℃ 정도로 하는 것이 좋다.

Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91)의 성장소스는 실리콘 소스로 DTBSi, SiH₄, Si₂H₆ 등이 사용될 수 있으며, 카본 소스로 CBr₄, CCl₄, CH₄ 등이 사용될 수 있고, 질소 소스로 NH₃, DMHy 등이 사용될 수 있다.

본 실시예에서 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91)으로, p형 질화 물 반도체층(50)으로 사용된 p형 GaN 위에 성장된, Si_aC_bN_c(a,b,c>0; 실리콘카본나이트라이드)가 사용되었으며, p형 도펀트로 알루미늄(Al)을 1×10²⁰ 원자수/cm³ 정도로 도핑하여, 성장두께를 2nm, 성장온도를 1000℃, 성장속도를 2Å/sec 정도로 하여 성장시켰고, 성장소스는 실리콘 소스로 SiH₄, 카본 소소로 CBr₄, 질소 소스로 NH₃가 사용되었다.

한편, ITO로 된 p측 전극(60)과 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91) 사이에 전위 장벽을 낮추기 위해서 CuInO_x로 된 층(92)을 구비하고 있다.

본 실시예에서는, CuInO_x로 된 층(92)을 전자빔 증착기를 이용하여 5nm로 증착하고, ITO로 된 p측 전극(60)을 240nm로 형성하였다. 이 때 기판의 온도는 250℃ 정도로 유지하고 산소결핍을 보완하기 위해 전자빔 증착기의 진공용기 내부에 산소를 5sccm 정도로 주입하여 증착하였다.

표 1은 본 실시예에 의한 발광소자(Case 3), CuInO_x로 된 층(92)이 없는 발광소자(Case 2), 그리고 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91) 및 CuInO_x로 된 층(92)이 없는 발광소자(Case 1)를 비교한 것이다. 표 1을 통해 CuInO_x로 된 층(92)이 실제 전위 장벽을 완화하여 발광소자의 동작전압을 낮게 한다는 것을 알 수 있다.

	발광소자 구성	Vf@30mA[V]	Vf@10㎛[V]	Vr@-10㎛[V]
Case 1	ITO/p-GaN	5.25	2.37	24.1
Case 2	ITO/Si_aC_bN_c/p-GaN	3.65	2.35	25.1
Case 3	ITO/CuInO_x/Si_aC_bN_c/p-GaN	3.32	2.36	25.2

도 4는 p형 질화물 반도체층에 금속 전극을 접합하였을 경우에 나타나는 일반적인 에너지 밴드 다이어그램이다. 이 경우 p형 질화물 반도체와 금속 전극 사이에 높은 전위장벽(eΦ_B)이 형성된다. 여기서, E_V는 전도대의 밴드 에너지, E_C는 가전자대의 밴드 에너지, E_F는 페르미 에너지를 의미한다.

도 3은 p형 질화물 반도체층(50)과 p측 전극(60) 사이에 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91)이 존재할 때의 개략적인 에너지 밴드 다이어그램이다. 도 3을 참조하면, 고농도로 도핑된 n형 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91)이 존재함으로써 보다 효율적으로 정공이 p형 질화물 반도체층(50)으로 흘러 들어갈 수 있음을 알 수 있다.

한편, 도 3에서 전위장벽(eΦ_B')은 p측 전극(60)과 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91) 사이에 CuInO_x로 된 층(92)과 같은 전자친화도가 큰 층을 추가했을 때의 전위장벽을 나타낸다. 전자친화도가 큰 금속일수록 페르미 에너지 준위가 낮아지고, 즉 전위장벽이 낮아지고 보다 효율적으로 정공이 p형 질화물 반도체층(50)으로 흘러 들어갈 수 있게 된다. 이러한 전위장벽을 줄여주는 효과는 소자에 있어 저항 성분을 감소시켜 동작전압의 감소라는 효과를 가져 온다.

위 실시예에서 본 발명이 p형 Si_aC_bN_c(a,b,c>0; 실리콘카본나이트라이드)로 된 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91)과, 그 위에 순차로 형성된 CuInO_x로 된 층(92) 및 ITO로 된 p측 전극(60)을 포함하는 3족 질화물 반도체 발광소자로 기술되었지만, 본 발명은 여기에 한정되는 것이 아니다.

본 발명의 다른 실시예에서, p형 질화물 반도체층과 p측 전극 사이의 접촉저항을 감소시키는 층으로서의 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층(91)은 n형 도펀트로 도핑될 수 있으며, SiC(실리콘카바이드), CN(카본나이트라이드)로 이루어지거나 이들의 조합으로 이루어질 수 있다.

또한 본 발명의 다른 실시에에서, ITO로 된 p측 전극(60)은 ITO에 제한되지 아니하며, 니켈, 금, 은, 크롬, 티타늄, 백금, 팔라듐, 로듐, 이리듐, 알루미늄, 주석, ITO, 인듐, 탄탈륨, 구리, 코발트, 철, 루테늄, 지르코늄, 텅스텐, 및 몰리브덴으로 이루어진 군으로부터 선택된 적어도 하나를 포함하여 이루어질 수 있다.

또한 본 발명의 다른 실시예에서, 전위장벽을 완화하는 층으로서의 CuInO_x로 된 층(92)은 CuInO_x에 제한되지 아니하며, 그 위에 형성되는 ITO로 된 p측 전극(60)보다 전자친화도가 큰 물질로 이루어지면 되므로, CuInO_x를 대신하여 AInO_x로 표현될 수 있으며, 여기서 A는 구리(Cu), 아연(Zn), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 이리듐(Ir), 크롬(Cr), 로듐(Rh), 카드뮴(Cd), 루세늄(Rt), 몰리브덴(Mo), 니오븀(Nb), 지르코늄(Zr), 칼슘(Ca), 마스네슘(Mg)으로 이루어진 군으로부터 선택된 적어도 하나를 포함하여 이루어질 수 있다.

또한 본 발명의 다른 실시예에서, CuInO_x로 된 층(92)은 전자빔 증착 대신에 스퍼터링을 이용하여 형성될 수 있다.

본 발명은 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층을 구비하여 p형 질화물 반도체층과 p측 전극 사이의 접촉저항을 줄이고, Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층 위에 전자친화도가 큰 층을 더 구비하여 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층과 p측 전극 사이의 전위장벽을 낮춤으로써, 전체적으로 동작전압이 낮은 3족 질화물 반도체 발광소자를 제공한다.

Claims

기판, 기판 위에 성장되며 전자와 정공의 재결합에 의해 빛을 생성하는 활성층을 구비하는 복수개의 질화물 반도체층들을 포함하며, 복수개의 질화물 반도체층들의 최상층은 p형 질화물 반도체층이며, p형 질화물 반도체층 위쪽에 p형 질화물 반도체층으로 정공을 주입하는 p측 전극을 더 포함하는 3족 질화물 반도체 발광소자에 있어서,

p형 질화물 반도체층 위에 형성되는 Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층; 그리고

Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층 위에 형성되며, p측 전극보다 전자친화도가 큰 물질로 된 층;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
제 1 항에 있어서, p측 전극은 니켈, 금, 은, 크롬, 티타늄, 백금, 팔라듐, 로듐, 이리듐, 알루미늄, 주석, ITO, 인듐, 탄탈륨, 구리, 코발트, 철, 루테늄, 지르코늄, 텅스텐, 및 몰리브덴으로 이루어진 군으로부터 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
제 2 항에 있어서, p측 전극은 ITO로 이루어지는 것을 특징으로 하는 3족 질 화물 반도체 발광소자.
제 1 항에 있어서, p측 전극보다 전자친화도가 큰 물질로 된 층은 AInO_x로 표시되며, A는 구리(Cu), 아연(Zn), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 이리듐(Ir), 크롬(Cr), 로듐(Rh), 카드뮴(Cd), 루세늄(Rt), 몰리브덴(Mo), 니오븀(Nb), 지르코늄(Zr), 칼슘(Ca), 마스네슘(Mg)으로 이루어진 군으로부터 선택된 적어도 하나인 것을 특징으로 하는 3족 질화물 반도체 발광소자.
제 4 항에 있어서, p측 전극보다 전자친화도가 큰 물질로 된 층은 CuInO_x인 것을 특징으로 하는 3족 질화물 반도체 발광소자.
제 1 항에 있어서, Si_aC_bN_c(a,c≥0,a+c>0,b>0)로 된 반도체층은 p형인 것을 특징으로 하는 3족 질화물 반도체 발광소자.