KR100980056B1 - non-symmetrical capacitor pattern array - Google Patents

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Abstract

본 발명은 커패시터 패턴 어레이에 관한 것으로서, 좀 더 상세하게는 반도체 제조 공정 중 정보를 저장하는 역할을 하는 커패시터(capacitor)의 패턴(pattern)을 비대칭(non-symmetry)으로 하여 특히 공정에서 문제가 되는 리닝(leaning) 현상을 없애는 커패시터 패턴 어레이에 관한 것이다. 본 발명에 따르면 복수 개의 커패시터 패턴이 나열되어 있는 커패시터 패턴 어레이에 있어서 동일한 액티브 영역을 부분적으로 점유하고 있는 제1 커패시터 패턴 및 제2 커패시터 패턴은 동일한 면적의 서로 다른 형상을 가지며, 상기 제1 커패시터 패턴에 인접하는 커패시터 패턴은 상기 제2 커패시터 패턴과 동일한 형상의 커패시터 패턴으로 배열된 것을 특징으로 하는 커패시터 패턴 어레이가 제공된다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor pattern array, and more particularly to a non-symmetry of a pattern of a capacitor, which serves to store information during a semiconductor manufacturing process. The present invention relates to an array of capacitor patterns that eliminates the phenomenon of lining. According to the present invention, in a capacitor pattern array in which a plurality of capacitor patterns are arranged, the first capacitor pattern and the second capacitor pattern partially occupying the same active region have different shapes of the same area, and the first capacitor pattern The capacitor pattern adjacent to is provided with a capacitor pattern array, characterized in that arranged in a capacitor pattern of the same shape as the second capacitor pattern.

Description

비대칭 커패시터 패턴 어레이{non-symmetrical capacitor pattern array} Non-symmetrical capacitor pattern array             

도 1은 종래 반도체 제조 공정에서 사용되는 커패시터 패턴 어레이이다.1 is a capacitor pattern array used in a conventional semiconductor manufacturing process.

도 2는 본 발명의 바람직한 실시예에 따른 커패시터 패턴 어레이이다.
2 is a capacitor pattern array according to a preferred embodiment of the present invention.

본 발명은 커패시터 패턴 어레이에 관한 것으로서, 좀 더 상세하게는 반도체 제조 공정 중 정보를 저장하는 역할을 하는 커패시터(capacitor)의 패턴(pattern)을 비대칭(non-symmetry)으로 하여 특히 공정에서 문제가 되는 리닝(leaning) 현상을 없애는 커패시터 패턴 어레이에 관한 것이다
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor pattern array, and more particularly to a non-symmetry of a pattern of a capacitor, which serves to store information during a semiconductor manufacturing process. A capacitor pattern array that eliminates the phenomenon of lining

반도체 제조 공정의 디자인 크기가 작아지면서 충분한 커패시터의 용량을 확보하는 것이 점점 어려워지고 있다. 일반적으로, 커패시터는 두 개의 전극 사이에 부도체를 끼워서 만들어진다. 현재 반도체 DRAM 제조시 커패시터는 전극으로 도핑(doping) 된 SiO2와 부도체로 질화물(Nitride)을 사용하고 있다. As the design size of semiconductor manufacturing processes decreases, it becomes increasingly difficult to ensure sufficient capacitor capacity. In general, a capacitor is made by sandwiching an insulator between two electrodes. Currently, in semiconductor DRAM manufacturing, capacitors use SiO 2 doped with electrodes and nitride as insulators.                         

커패시터 용량을 늘리기 위해서는 부도체의 절연성이 뛰어나거나 전극의 면적을 키워야 한다. 절연 물질은 현재 다양하게 연구중이지만 실제 공정에 적용하기에는 문제가 아직은 많다. 그래서 주로 사용하는 방법이 전극의 면적을 넓히는 방법이다. 이 면적을 넓히기 위해서는 캡(cap)의 높이를 키우는 방법을 사용하여 왔지만 현재는 한계에 다다랐고 지금 연구중인 것은 이전에는 사용하지 않던 캡 외부를 사용하는 방법이다. 이 때 문제가 되는 것이 캡이 쓰러져서 서로 연결되어 버리는 리닝 현상이다.
In order to increase the capacitor capacity, the insulator should be excellent in insulation or the electrode area should be increased. Insulation materials are currently being studied in a variety of ways, but there are still many problems to apply them to real processes. Therefore, the main method is to increase the area of the electrode. In order to increase the area, the cap has been used to increase the height of the cap, but the limit has been reached, and what is currently being studied is the use of the outside of the cap, which was not used before. The problem at this time is a lining phenomenon in which the cap collapses and is connected to each other.

상기한 캡의 리닝 현상을 없애는 위해 커패시터 어레이의 패턴이 비대칭으로 형성된 커패시터 어레이 패턴을 제공하는 것이 본 발명의 목적이다. 즉, 비대칭으로 만들어진 커패시터 패턴 어레이에서의 캡은 인접하고 있는 캡에 의해 지지되고 있으므로, 대칭형 커패시터 패턴 어레이에서보다 지지해주는 힘이 강해질 수 있다.
It is an object of the present invention to provide a capacitor array pattern in which the pattern of the capacitor array is formed asymmetrically in order to eliminate the above phenomenon of the cap. That is, since the cap in the asymmetric capacitor pattern array is supported by the adjacent cap, the supporting force may be stronger than in the symmetric capacitor pattern array.

상기와 같은 목적을 달성하기 위하여, 본 발명에 따르면 복수 개의 커패시터 패턴이 나열되어 있는 커패시터 패턴 어레이에 있어서 동일한 액티브 영역을 부분적으로 점유하고 있는 제1 커패시터 패턴 및 제2 커패시터 패턴은 동일한 면적의 서로 다른 형상을 가지며, 상기 제1 커패시터 패턴에 인접하는 커패시터 패턴은 상 기 제2 커패시터 패턴과 동일한 형상의 커패시터 패턴으로 배열된 것을 특징으로 하는 커패시터 패턴 어레이가 제공된다. In order to achieve the above object, according to the present invention, in the capacitor pattern array in which a plurality of capacitor patterns are arranged, the first capacitor pattern and the second capacitor pattern partially occupying the same active region are different from each other in the same area. The capacitor pattern array having a shape and adjacent to the first capacitor pattern is arranged in a capacitor pattern having the same shape as the second capacitor pattern.

여기서, 상기 제1 커패시터 패턴 및 상기 제2 커패시터 패턴에 의해 각각 액티브 영역의 면적은 서로 다른 것을 특징으로 한다.
The area of the active region may be different from each other by the first capacitor pattern and the second capacitor pattern.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 1은 종래 반도체 제조 공정에서 사용되는 커패시터 패턴이다. 도 1을 참조하면, 커패시터(20)와 그 주위에 위치하는 주변 커패시터(10a, 10b, 10c)는 면적이 동일하다. 따라서, 커패시터(20)의 캡은 좌우에 위치한 주변 커패시터(10a, 10b)의 캡으로부터 동일한 지지력을 받고 있으며, 하부에 위치한 주변 커패시터(10c)의 캡으로부터는 다른 주변 커패시터(10a, 10b)의 캡보다 약한 지지력을 받고 있다. 아울러, 동일한 면적과 형상을 하고 있는 커패시터(10a, 10b, 10c)는 인접하고 있는 주변 커패시터와 일정 거리를 유지하며서 이격되어 있다. 특히, 동일한 액티브 영역(40a, 40b)을 점유하고 있는 커패시터는 일정 면적(30)을 사이에 두고 대응하고 있다. 리닝 현상은 습식 에칭(wet etch) 후 사라지는 용액의 장력에 의해 캡이 쓰러지는 현상을 말한다. 따라서, 대칭형으로 만들어진 패턴은 리닝에 취약한 문제가 있다.1 is a capacitor pattern used in a conventional semiconductor manufacturing process. Referring to FIG. 1, the capacitor 20 and peripheral capacitors 10a, 10b, and 10c positioned around the same have the same area. Accordingly, the cap of the capacitor 20 receives the same supporting force from the caps of the peripheral capacitors 10a and 10b located at the left and right, and the caps of the other peripheral capacitors 10a and 10b from the cap of the peripheral capacitor 10c located at the bottom. It is receiving weaker support. In addition, capacitors 10a, 10b, and 10c having the same area and shape are spaced apart from each other while maintaining a constant distance from adjacent capacitors. In particular, the capacitors occupying the same active regions 40a and 40b correspond to each other with a predetermined area 30 therebetween. The lining phenomenon is a phenomenon in which the cap collapses due to the tension of the solution disappearing after the wet etch. Therefore, the pattern made symmetric has a problem that is vulnerable to lining.

도 2는 본 발명의 바람직한 실시예에 따른 커패시터 패턴 어레이이다. 도 2 를 참조하면, 커패시터 패턴(200)은 대응하고 있는 주변 커패시터 패턴(100c)과 비대칭으로 구성되어 있으며, 주변 커패시터(100c)는 다른 인접하는 주변 커패시터 패턴(100a, 100b)와 동일한 면적과 형상을 가지고 있다. 아울러, 커패시터 패턴(200)의 면적은 인접하는 다른 커패시터 패턴(100a, 100b, 100c)과 동일하다. 여기서, 반복되는 두 커패시터 패턴(100a, 200)의 캡은 서로 동일한 면적을 가지면서 동시에 서로 다른 지지대가 되며, 도 1에 도시된 종래 커패시터 패턴에서의 캡에 비해 지지력이 향상되므로, 장력에 버티는 힘이 더욱 강해진다. 또한 도 2에 도시된 바와 같이 여분의 면적을 효율적으로 쓸 수 있기 때문에 cap 용량 확보에 더 유리한 면이 있다.2 is a capacitor pattern array according to a preferred embodiment of the present invention. Referring to FIG. 2, the capacitor pattern 200 is configured asymmetrically with the corresponding peripheral capacitor pattern 100c, and the peripheral capacitor 100c has the same area and shape as the other adjacent peripheral capacitor patterns 100a and 100b. Have In addition, the area of the capacitor pattern 200 is the same as other adjacent capacitor patterns 100a, 100b, and 100c. Here, the caps of the two repeated capacitor patterns 100a and 200 have the same area and become different supports at the same time, and thus the bearing force is improved compared to the cap in the conventional capacitor pattern shown in FIG. This becomes even stronger. In addition, as shown in FIG. 2, since the extra area can be efficiently used, there is a more advantageous aspect to secure cap capacity.

바람직한 실시예에 따르면, 인접하는 주변 커패시터 패턴(100a, 100b, 100c)과 동일한 면적을 유지하면서 형상을 비대칭으로 형성하기 위해, 도 1에 도시된 커패시터 패턴에서의 패턴간 이격 거리를 일정 비율로 줄이도록 한다. 즉, 커패시터 패턴(200)의 가로 폭은 그대로 유지한 채 세로 길이를 도 1의 일정 면적(30)이 도 2의 일정 면적(300)으로 감소할 때까지 확장한다. 아울러, 커패시터 패턴(100a, 100b, 100c)은 세로 길이는 그대로 유지한 채 가로 폭을 좌우로 인접하는 커패시터 패턴간의 면적이 도 1에 도시된 면적보다 감소할 때까지 확장한다. 다른 실시예에 따르면 각 커패시터 패턴의 면적을 유지하면서 가로 폭과 세로 길이를 동시에 확장 및 감소할 수도 있다. 대응하는 커패시터 패턴(200, 100c)간 존재하는 일정 면적이 감소된 양에 비례하여 커패시터 패턴(200)이 점유하는 액티브 영역(400b)이 증가한다. 이 때, 대응하는 커패시터 패턴(100c)에 의해 점유되는 액 티브 영역(400a)의 면적은 변하지 않는다. 따라서, 커패시터 패턴(200)에 의해 형성되는 커패시터의 용량이 증가하게 되는 효과가 있다
According to a preferred embodiment, in order to form an asymmetrical shape while maintaining the same area as the adjacent peripheral capacitor patterns 100a, 100b, 100c, the distance between patterns in the capacitor pattern shown in FIG. To be. That is, the vertical length is extended until the predetermined area 30 of FIG. 1 is reduced to the predetermined area 300 of FIG. 2 while maintaining the horizontal width of the capacitor pattern 200. In addition, the capacitor patterns 100a, 100b, and 100c are expanded until the area between the capacitor patterns adjacent to the left and right of the horizontal width decreases from the area shown in FIG. 1 while maintaining the vertical length. According to another exemplary embodiment, the width and the length may be simultaneously expanded and reduced while maintaining the area of each capacitor pattern. The active area 400b occupied by the capacitor pattern 200 increases in proportion to a reduced amount of a predetermined area existing between the corresponding capacitor patterns 200 and 100c. At this time, the area of the active region 400a occupied by the corresponding capacitor pattern 100c does not change. Therefore, there is an effect that the capacity of the capacitor formed by the capacitor pattern 200 increases.

본 발명은 단순히 커패시터 패턴의 모양을 대칭에서 비대칭으로 바꿈으로 해서 리닝 현상을 제거하여 앞으로 더욱 작은 디자인의 커패시터 용량을 확보할 수 있게 한다. 아울러, 비대칭 커패시터 패턴은 전체 셀 면적을 더욱 효율적으로 사용하여 커패시터 용량 확보가 더 쉽다.
The present invention simply by changing the shape of the capacitor pattern from symmetrical to asymmetrical to eliminate the phenomenon of the lining to ensure the capacitor capacity of a smaller design in the future. In addition, the asymmetric capacitor pattern makes it easier to secure capacitor capacity by using the entire cell area more efficiently.

Claims (2)

복수 개의 커패시터 패턴이 나열되어 있는 커패시터 패턴 어레이에 있어서,In a capacitor pattern array in which a plurality of capacitor patterns are listed, 동일한 액티브 영역을 부분적으로 점유하고 있는 제1 커패시터 패턴 및 제2 커패시터 패턴은 동일한 면적의 서로 다른 형상을 가지며, 상기 제1 커패시터 패턴에 인접하는 커패시터 패턴은 상기 제2 커패시터 패턴과 동일한 형상의 커패시터 패턴으로 배열된 것을 특징으로 하는 커패시터 패턴 어레이.The first capacitor pattern and the second capacitor pattern partially occupying the same active region have different shapes having the same area, and the capacitor pattern adjacent to the first capacitor pattern has a capacitor pattern having the same shape as the second capacitor pattern. Capacitor pattern array, characterized in that arranged as. 제1항에 있어서, 상기 제1 커패시터 패턴 및 상기 제2 커패시터 패턴에 의해 각각 액티브 영역의 면적은 서로 다른 것을 특징으로 하는 커패시터 패턴 어레이.The capacitor pattern array of claim 1, wherein an area of an active region is different from each other by the first capacitor pattern and the second capacitor pattern.
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