KR100977408B1 - Trench type Silicon Carbide MOSFET - Google Patents
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Abstract
본 발명은 트렌치 구조를 갖는 탄화규소 모스 전계효과 트랜지스터에 관한 것으로서, 불순물의 농도가 5E18 ~ 5E19cm-3 범위의 제1도전형 탄화규소 기판과; 상기 탄화규소 기판의 상면에 형성되는 5E13 ~ 5E16cm-3 범위의 제1도전형 탄화규소 에피박막층과; 상기 에피박막층의 표면에 패터닝된 마스크를 통해 제2도전형 불순물의 이온주입을 통해 형성되는 깊이 0.6~1.0㎛이고, 불순물 농도가 1E17 ~ 5E17cm-3 범위의 제2도전형 베이스 영역과; 상기 에피박막층의 상부 전체에 제1도전형 불순물의 이온주입을 통해 형성되는 0.1 ~ 0.2㎛ 깊이로 형성되는 제1도전형 소오스 영역과; 상기 에피박막층의 제2도전형 베이스가 형성된 영역 사이의 제2도전형 베이스와 일정거리(W1)만큼 이격하여 트렌치 공정을 통해 제2도전형 베이스의 이온주입 깊이보다 상대적으로 깊게 식각되어 형성되는 트렌치 게이트 영역과; 상기 트렌치 게이트 영역 외벽에 열산화 공정으로 형성되는 게이트 산화막과; 상기 게이트 산화막 외부의 트렌치 게이트 영역에 폴리실리콘을 증착하여 형성된 게이트 전극과; 상기 증착된 폴리실리콘을 평탄화 공정을 거친 후 건식 식각을 통해 상기 에피박막층의 표면이 드러나도록 식각 한 후 스크린 산화막 및 포토레지스트를 증착하여 사진식각 공정을 사용하여 제1도전형 불순물이 이온주입된 영역 내에 제2도전형 불순물을 이온주입 할 영역을 형성하여 제2도전형 불순물을 주입하여 형성된 제2도전형 소오스 영역과; 상기 게이트 전극과 상기 소오스 영역을 전기적으로 절연시키기 위해 BPSG를 증착한 후 소오스 전극 증착 영역을 사진식각 공정을 통해 형성하여 알루미늄 금속 증착을 통해 상기 에피박막층의 소오스 영역에 형성되는 소오스 전극과; 상기 탄화규소 기판 후면에 형성되는 드레인 전극;을 포함하여 구성되는 것을 특징으로 하는 트렌치 구조 탄화규소 모스 전계효과 트랜지스터를 기술적 요지로 한다. 이에 따라 상기 구성에 의한 본 발명은, 에피박막층에 패터닝에 의해 형성된 p-베이스 영역의 정공전하 양과 트렌치 게이트 영역과 채널영역에 에 축적되는 전자 양의 균형에 의하여 게이트 전압에 따라 노말리-오프(normally-off) 특성을 가지게 되며 패터닝 되지 않은 p-베이스의 경우에 비해 온-상태 전류밀도 특성이 향상되며 온-상태 저항 RON , sp이 낮아지고 오프상태의 전압저지 능력에도 영향을 미치지 않는 이점이 있다.The present invention relates to a silicon carbide MOS field effect transistor having a trench structure, comprising: a first conductive silicon carbide substrate having a concentration of impurities in a range of 5E18 to 5E19 cm -3 ; A first conductive type silicon carbide epitaxial film layer formed on an upper surface of the silicon carbide substrate in a range of 5E13 to 5E16 cm -3 ; A second conductive type base region having a depth of 0.6˜1.0 μm formed through ion implantation of the second conductive type impurity through a mask patterned on the surface of the epitaxial film layer, and having an impurity concentration ranging from 1E17 to 5E17 cm −3 ; A first conductive source region formed to a depth of 0.1 to 0.2 μm formed through ion implantation of a first conductive impurity in the entire upper portion of the epitaxial film layer; Trench formed by etching a relatively deeper than the ion implantation depth of the second conductive base through a trench process by spaced apart from the second conductive base between the region where the second conductive base of the epitaxial layer is formed by a predetermined distance (W1). A gate region; A gate oxide film formed on an outer wall of the trench gate region by a thermal oxidation process; A gate electrode formed by depositing polysilicon in a trench gate region outside the gate oxide film; After the planarization process, the deposited polysilicon is etched to expose the surface of the epitaxial layer through dry etching, and then a screen oxide film and a photoresist are deposited to deposit a first conductive type impurity ion implantation region using a photolithography process. A second conductive source region formed by forming a region into which the second conductive impurity is ion implanted and implanting the second conductive impurity into the region; A source electrode formed on the source region of the epitaxial layer through aluminum metal deposition by depositing BPSG to electrically insulate the gate electrode from the source region, and then forming a source electrode deposition region through a photolithography process; A trench structure silicon carbide MOS field effect transistor, characterized in that it comprises a; a drain electrode formed on the back of the silicon carbide substrate is a technical gist. Accordingly, the present invention has the above-described structure, and according to the gate voltage, a balance between the amount of charges in the p-base region formed by the patterning on the epitaxial layer and the amount of electrons accumulated in the trench gate region and the channel region. has an on-state current density, improves the on-state current density characteristics compared to the non-patterned p-base, lowers the on-state resistance R ON , sp and does not affect the ability to turn off the voltage in the off state. There is this.
탄화규소 트렌치구조 전계효과 트랜지스터 Trench SiC-MOSFET Patterned p-베이스 Silicon Carbide Trench Structure Field Effect Transistor Trench SiC-MOSFET Patterned p-Base
Description
본 발명은 트렌치 구조를 갖는 탄화규소 모스 전계효과 트랜지스터에 관한 것으로서, 제2도전형 베이스 영역을 트렌치 게이트 영역 벽과 W1 만큼 이격시켜 전하가 축적될 채널영역을 유도하고 제2도전형 베이스 영역을 패터닝하여 제2도전형 베이스 영역과 제1도전형 에피박막층의 전하 균형을 맞춰 채널영역의 전자의 이동도를 향상시켜 낮은 RON , sp를 얻도록 하여 그 특성을 향상시키기 위한 트렌치 구조 탄화규소 모스 전계효과 트랜지스터에 관한 것이다.The present invention relates to a silicon carbide MOS field effect transistor having a trench structure, wherein the second conductive base region is spaced apart from the trench gate region wall by W1 to induce a channel region to accumulate charge and to pattern the second conductive base region. the second conductive type base region and the first conductivity type to match the charge balance of the epitaxial thin film layer improves the electron mobility of the channel region to so as to obtain a low R oN, sp trench structure to improve the characteristics of the silicon carbide MOS field It relates to an effect transistor.
일반적으로, 전계효과 트랜지스터는 게이트에 인가된 전압의 크기에 따라 채널영역의 변화를 통해 드레인 전류를 제어하는 트랜지스터의 일종이다. 특히 탄화규소 전계효과 트랜지스터는 탄화규소가 3.26eV 정도의 넓은 밴드갭 및 4.9W/cm-K의 높은 열전도계수로 인해 고전압 및 고온 소자로 매우 유용한 특성을 가진 소자로 알려지고 있다. 또한 동일한 항복전압 영역의 탄화규소 모스 전계효과 트랜지스터(이하에서는 'MOSFET'라 한다) 소자에서 탄화규소 MOSFET 소자가 실리콘 MOSFET 에 비해 RON , sp 가 매우 낮아 소자의 동작 손실이 적어지게 된다.In general, the field effect transistor is a type of transistor that controls the drain current through the change of the channel region according to the magnitude of the voltage applied to the gate. In particular, silicon carbide field effect transistors are known to have very useful properties as high voltage and high temperature devices because of their wide bandgap of 3.26 eV and high thermal conductivity of 4.9 W / cm-K. In addition, silicon carbide MOSFETs in the same breakdown voltage region (hereinafter referred to as 'MOSFET') devices have a much lower R ON and sp than silicon MOSFETs, resulting in lower operating losses.
한편, 게이트에 전압이 인가되지 않은 상태에서 MOSFET 소자가 동작하지 않고 게이트에 인가되는 전압을 증가시키면 채널을 통해 전자가 이동하면서 전류가 흐르게 되는 nomally-off 특성의 MOSFET 소자를 구현하기 위해서 대부분의 탄화규소 MOSFET에서 공핍형(inversion) 채널 구조를 이용한다. 이 경우 공핍된 채널영역의 전자의 이동도가 낮아지게 되고 따라서 MOSFET 소자의 전류-전압 특성이 떨어지는 단점이 있다.On the other hand, when the voltage is applied to the gate without the MOSFET device operating without a voltage applied to the gate, most of the carbonization is realized to realize a nomally-off MOSFET device in which current flows while electrons move through the channel. Silicon MOSFETs use an inversion channel structure. In this case, the mobility of electrons in the depleted channel region is lowered, and thus the current-voltage characteristic of the MOSFET device is lowered.
이러한 문제점을 해결하기 위해, 종래 공핍 채널 구조의 트렌치(trench) 구조 탄화규소 MOSFET 소자는, 도 1에 도시된 바와 같이, 고농도의 제1도전형 기판(10) 위에 저농도의 제1도전형 에피박막층(20)을 형성하고 저농도의 제1도전형 에피박막층(20)에 고농도의 제2도전형 베이스 영역(30)을 형성하기 위해 제2도전형 불순물을 이온주입을 통해 형성한 후 트렌치(trench) 공정으로 게이트 영역을 형성한 후 게이트 산화막(50) 및 폴리실리콘 게이트 전극(60)을 증착하고 소오스 영역(70)을 위해 고농도의 제1도전형 불순물을 제2도전형 베이스 영역(30)에 형성시킨다. 그리고, 상기 게이트 전극(60) 상층에 스크린 산화막(80) 및 p+ 소오스 영역(90)이 형성되고, 그 상층에 소오스 전극(100)이 형성되며, 상기 제1도전형 기판(10) 후면에는 드레인 전극(110)이 형성된 것이다.In order to solve this problem, the trench structure silicon carbide MOSFET device of the conventional depletion channel structure, as shown in Figure 1, a low concentration of the first conductive epitaxial film layer on the high concentration of the first
이때 채널영역은 트렌치 벽에서 제2도전형 불순물의 이온주입 깊이인 베이스 접합깊이와 제2도전형 불순물의 이온주입 깊이인 소오스의 접합깊이의 차이가 된다. 이러한 구조의 탄화규소 MOSFET는 게이트의 전압에 따라 채널영역이 공핍되고 드레인의 전압의 크기에 따라 전자가 소오스에서 드레인으로 이동하며 전류의 흐름에 기여한다.At this time, the channel region is a difference between the base junction depth, which is the ion implantation depth of the second conductive impurity, and the source depth, which is the ion implantation depth of the second conductive impurity, in the trench wall. In this structure, the silicon carbide MOSFET depletes the channel region according to the voltage of the gate, and electrons move from the source to the drain and contribute to the current flow according to the magnitude of the voltage of the drain.
그러나 공핍형 채널구조의 MOSFET의 경우 채널영역의 전자의 이동도가 낮아 RON,sp가 떨어지고 소자의 온-상태 손실이 커지게 되는 문제점이 있다. However, in the case of a MOSFET having a depletion type channel structure, there is a problem in that the mobility of electrons in the channel region is low, so that R ON and sp drop and the on-state loss of the device increases.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 제2도전형 베이스 영역을 트렌치 게이트 영역 벽과 W1 만큼 이격시켜 전하가 축적될 채널영역을 유도하고 제2도전형 베이스 영역을 패터닝하여 제2도전형 베이스 영역과 제1도전형 에피박막층의 전하 균형을 맞춤으로 인해 트렌치 구조 탄화규소 MOSFET 소자의 채널영역의 전자의 이동도를 향상시켜 낮은 RON , sp를 얻도록 하여 소자의 온-상태 특성을 향상시키고 항복전압 특성을 유지시키기 위한 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and the second conductive base region is spaced apart from the trench gate region wall by W1 to induce a channel region to accumulate charges and pattern the second conductive base region to pattern the second conductive base region. Due to the charge balance between the region and the first conductive epitaxial layer, the electron mobility of the channel region of the trench structure silicon carbide MOSFET device is improved to obtain a low R ON and sp to obtain a low R sp , thereby improving the on-state characteristics of the device. The purpose is to maintain the breakdown voltage characteristic.
상기 목적을 달성하기 위해 본 발명은, 불순물의 농도가 5E18 ~ 5E19cm-3 범위의 제1도전형 탄화규소 기판과; 상기 탄화규소 기판의 상면에 형성되는 5E13 ~ 5E16cm-3 범위의 제1도전형 탄화규소 에피박막층과; 상기 에피박막층의 표면에 패터닝된 마스크를 통해 제2도전형 불순물의 이온주입을 통해 형성되는 깊이 0.6~1.0㎛이고, 불순물 농도가 1E17 ~ 5E17cm-3 범위의 제2도전형 베이스 영역과; 상기 에피박막층의 상부 전체에 제1도전형 불순물의 이온주입을 통해 형성되는 0.1 ~ 0.2㎛ 깊이로 형성되는 제1도전형 소오스 영역과; 상기 에피박막층의 제2도전형 베이스가 형성된 영역 사이의 제2도전형 베이스와 일정거리(W1)만큼 이격하여 트렌치 공정을 통해 제2도전형 베이스의 이온주입 깊이보다 상대적으로 깊게 식각되어 형성되는 트렌치 게이트 영역과; 상기 트렌치 게이트 영역 외벽에 열산화 공정으로 형성되는 게이트 산화막과; 상기 게이트 산화막 외부의 트렌치 게이트 영역에 폴리실리콘을 증착하여 형성된 게이트 전극과; 상기 증착된 폴리실리콘을 평탄화 공정을 거친 후 건식 식각을 통해 상기 에피박막층의 표면이 드러나도록 식각 한 후 스크린 산화막 및 포토레지스트를 증착하여 사진식각 공정을 사용하여 제1도전형 불순물이 이온주입된 영역 내에 제2도전형 불순물을 이온주입 할 영역을 형성하여 제2도전형 불순물을 주입하여 형성된 제2도전형 소오스 영역과; 상기 게이트 전극과 상기 소오스 영역을 전기적으로 절연시키기 위해 BPSG를 증착한 후 소오스 전극 증착 영역을 사진식각 공정을 통해 형성하여 알루미늄 금속 증착을 통해 상기 에피박막층의 소오스 영역에 형성되는 소오스 전극과; 상기 탄화규소 기판 후면에 형성되는 드레인 전극;을 포함하여 구성되는 것을 특징으로 하는 트렌치 구조 탄화규소 모스 전계효과 트랜지스터를 기술적 요지로 한다.In order to achieve the above object, the present invention, the impurity concentration of the first conductive silicon carbide substrate of 5E18 ~ 5E19cm -3 range; A first conductive type silicon carbide epitaxial film layer formed on an upper surface of the silicon carbide substrate in a range of 5E13 to 5E16 cm -3 ; A second conductive type base region having a depth of 0.6˜1.0 μm formed through ion implantation of the second conductive type impurity through a mask patterned on the surface of the epitaxial film layer, and having an impurity concentration ranging from 1E17 to 5E17 cm −3 ; A first conductive source region formed to a depth of 0.1 to 0.2 μm formed through ion implantation of a first conductive impurity in the entire upper portion of the epitaxial film layer; Trench formed by etching a relatively deeper than the ion implantation depth of the second conductive base through a trench process by spaced apart from the second conductive base between the region where the second conductive base of the epitaxial layer is formed by a predetermined distance (W1). A gate region; A gate oxide film formed on an outer wall of the trench gate region by a thermal oxidation process; A gate electrode formed by depositing polysilicon in a trench gate region outside the gate oxide film; After the planarization process, the deposited polysilicon is etched to expose the surface of the epitaxial layer through dry etching, and then a screen oxide film and a photoresist are deposited to deposit a first conductive type impurity ion implantation region using a photolithography process. A second conductive source region formed by forming a region into which the second conductive impurity is ion implanted and implanting the second conductive impurity into the region; A source electrode formed on the source region of the epitaxial layer through aluminum metal deposition by depositing BPSG to electrically insulate the gate electrode from the source region, and then forming a source electrode deposition region through a photolithography process; A trench structure silicon carbide MOS field effect transistor, characterized in that it comprises a; a drain electrode formed on the back of the silicon carbide substrate is a technical gist.
또한, 상기 W1 및 패터닝된 제2도전형 베이스 각각의 간격은 0.1~0.5㎛인 축적형 채널을 가지는 것이 바람직하다.In addition, it is preferable that each of the W1 and the patterned second conductive base has an accumulation channel having a thickness of 0.1 to 0.5 µm.
또한, 상기 게이트 전극은, 상기 트렌치 게이트 영역에 제1도전형으로 도핑된 폴리실리콘을 증착하여 제1도전형 폴리실리콘 게이트 전극을 형성하거나, 도핑되지 않은 폴리실리콘을 증착한 후 제1도전형 불순물의 확산을 통해 제1도전형 폴리실리콘 게이트 전극을 형성하는 것이 바람직하다.In addition, the gate electrode may form a first conductive polysilicon gate electrode by depositing polysilicon doped with a first conductivity type in the trench gate region, or after depositing undoped polysilicon, a first conductive impurity It is preferable to form the first conductive polysilicon gate electrode through diffusion of.
트렌치 구조 탄화규소 모스 전계효과 트랜지스터(MOSFET)를 제조함에 있어 본 발명에서 제안한 패터닝된 p-베이스 및 트렌치 게이트에서의 이격구조를 사용함으로써 종래의 탄화규소 모스 전계효과 트랜지스터와 비교하여 다음과 같은 우수한 효과가 있다.In the fabrication of the trench structure silicon carbide MOS field effect transistor (MOSFET), the separation effect in the patterned p-base and the trench gate proposed by the present invention is used, compared with the conventional silicon carbide MOS field effect transistor as follows. There is.
(1) 트렌치 게이트와 제2도전형 베이스를 W1 만큼 이격시킴으로써 MOSFET의 채널영역이 축적형 구조로 형성되어 캐리어의 이동도가 증가하게 되므로 MOSFET의 드레인 전류특성이 향상된다.(1) By separating the trench gate and the second conductive base by W1, the channel region of the MOSFET is formed into a storage structure, and the mobility of the carrier is increased, thereby improving drain current characteristics of the MOSFET.
(2) 제2도전형 베이스 구조를 통베이스 구조가 아닌 패터닝된 구조를 채용하므로써 제2도전형 베이스와 에피박막층(드리프트 영역)을 효과적으로 유도하여 축적형 채널영역의 캐리어 이동도를 종래의 축적형 채널 구조에 비해 더욱 향상시킴으로써 큰 드레인 전류가 흐르게 되어 전류밀도를 향상시킬 수 있다.(2) By adopting the patterned structure instead of the cylindrical base structure as the second conductive base structure, the carrier mobility of the accumulated channel region can be effectively induced by inducing the second conductive base and the epitaxial layer (drift region). Further improvement compared to the channel structure allows a large drain current to flow to improve the current density.
(3) 이러한 전하 균형 및 이동도 향상을 통해 탄화규소 MOSFET의 RON , sp를 낮게 하여 온-상태 손실이 낮아지게 된다.(3) These charge balance and mobility improvements result in lower R ON and sp of silicon carbide MOSFETs , resulting in lower on-state losses.
본 발명은 축적(accumulation)형 채널구조를 갖는 트렌치 구조 탄화규소 MOSFET에 관한 것으로서, 불순물의 농도가 5E18 ~ 5E19cm-3 범위의 고농도 제1도전형 탄화규소 기판 상면에 불순물의 농도가 5E13 ~ 5E16cm-3 범위의 저농도 제1도전형 탄화규소 에피박막층을 형성하고, 상기 에피박막층의 표면에 제2도전형 베이스층을 형성하기 위하여 패터닝된 마스크 및 포토레지스트를 이용하여 사진식각 공정을 통해 원하는 형상으로 패터닝한 후 제2도전형 불순물을 이온주입하여 깊이 0.6~1.0㎛의 제2도전형 베이스 영역을 형성한다. 상기 패터닝된 제2도전형 베이스 영역에 의한 패너닝된 제2도전형 베이스의 도입에 의해 제2도전형 베이스와 상기 에피박막층의 드리프트(drift) 영역의 전하 균형을 유도하도록 한 것이다.The invention accumulation (accumulation) relates to a trench structure having a silicon carbide MOSFET type channel structure, the concentration of the high concentration impurity 5E18 ~ The concentration of the impurity in the upper surface of the first conductivity type silicon carbide substrate in the range of 5E13 ~ 5E16cm 5E19cm -3 - Patterning a desired shape through a photolithography process using a patterned mask and a photoresist to form a low-concentration first conductivity type silicon carbide epitaxial layer in a range of 3 , and to form a second conductive base layer on the surface of the epitaxial layer. Thereafter, the second conductive type impurity is implanted to form a second conductive type base region having a depth of 0.6 to 1.0 µm. The introduction of the patterned second conductive base by the patterned second conductive base region induces charge balance between the second conductive base and the drift region of the epitaxial layer.
그리고, 상기 에피박막층 상부 표면 전체를 제1도전형 불순물을 이온주입하여 0.1 ~ 0.2㎛ 깊이의 제1도전형 소오스 영역을 형성한 후, 상기 에피박막층의 제2도전형 베이스가 형성된 영역 사이의 제2도전형 베이스는 일정거리 W1(0.1~0.5㎛) 만큼 이격하여 트렌치 식각 공정을 통해 트렌치 게이트 영역을 형성한다. 상기 제2도전형 베이스와 트렌치 게이트 영역과 일정한 이격 거리 W1을 둠으로써, 전자 축적 채널 구조를 가지는 트렌치 구조 탄화규소 MOSFET의 전자 이동도를 향상시키고 결과적으로 RON , sp를 줄일 수 있도록 한 것이다.The first upper surface of the epitaxial film layer is ion-implanted with a first conductive type impurity to form a first conductive source region having a depth of 0.1 to 0.2 μm, and thereafter, a second gap between the regions where the second conductive base of the epitaxial layer is formed. The two conductive bases are spaced apart by a predetermined distance W1 (0.1 to 0.5 μm) to form a trench gate region through a trench etching process. By providing a predetermined distance W1 from the second conductive base and the trench gate region, the electron mobility of the trench structure silicon carbide MOSFET having the electron accumulation channel structure can be improved, and consequently, R ON and sp can be reduced.
그리고, 열산화막 공정을 이용하여 상기 트렌치 게이트 영역 외벽에 게이트 산화막을 증착하고, 상기 게이트 산화막 외부의 트렌치 게이트 영역에 제1도전형 폴리실리콘을 증착하여 게이트 전극을 형성하고, 표면을 평탄화시키고, 건식 사진 식각 공정을 통해 상기 에피박막층이 표면이 드러나도록 식각한 후 스크린 산화막 및 포토레지스트를 증착하여 패터닝을 통해 소오스 영역의 제2도전형 고농도 이온주입할 영역을 형성하고 제2도전형 불순물을 이온주입하여 제2도전형 소오스 영역을 형성한 후, 상기 게이트 전극과 전기적으로 절연시키기 위해 BPSG(boro-phospho silicate glass)를 증착한 후 소오스 전극 증착 영역을 사진식각 공정을 통해 형성하여 알루미늄 금속 증착을 통해 상기 에피박막층의 소오스 영역에 소오스 전극을 형성하며, 상기 탄화규소 기판 후면에 형성되는 드레인 전극을 형성하면, 본 발명에 따른 트렌치 구조 탄화규소 모스 전계효과 트랜지스터의 주요부가 완성되게 된다.A gate oxide film is deposited on the outer wall of the trench gate region using a thermal oxide process, and a first conductive polysilicon is deposited on the trench gate region outside the gate oxide layer to form a gate electrode, to planarize the surface, and to dry. The epitaxial layer is etched to expose the surface through a photolithography process, and then a screen oxide film and a photoresist are deposited to form a region for the second conductivity type ion implantation of the source region through ion patterning and implanting the second conductivity type impurity. To form a second conductive source region, and then deposit a boro-phospho silicate glass (BPSG) to electrically insulate the gate electrode, and then form a source electrode deposition region through a photolithography process to deposit aluminum metal. A source electrode is formed in the source region of the epitaxial layer, and the silicon carbide Forming a drain electrode formed on the back plate, and is to be mainly of the completion of the trench structure, the silicon carbide MOS field effect transistor according to the present invention.
여기에서 상기 제1전도형 및 제2전도형은 제1전도형이 n형이고 제2전도형이 p형이거나 제1전도형이 p형이고 제2전도형이 n형인 것이 바람직하다. 또한, 상기 제1도전형 불순물은 질소 또는 인과 같은 5가 이온이며, 제2도전형 불순물은 보론과 같은 3가 이온이거나, 이와는 반대로 될 수도 있다.Here, the first conductive type and the second conductive type preferably have a first conductivity type of n type, a second conductivity type of p type, a first conductivity type of p type, and a second conductivity type of n type. In addition, the first conductive impurity may be a pentavalent ion such as nitrogen or phosphorus, and the second conductive impurity may be a trivalent ion such as boron or vice versa.
이에 따라 상기 구성에 의한 본 발명은, 제2도전형 베이스 영역과 제1도전형 에피박막층으로 구성되는 드리프트(drift) 영역 사이의 전하 균형을 맞추기 위해 선택적으로 형성된 제2도전형 베이스 영역이 트렌치 게이트 영역의 벽으로부터 W1(0.1~0.5㎛) 만큼 이격되어 형성되는 전하가 축적될 채널영역을 통해, 캐리어의 이동도를 높게 함으로써 트렌치 구조 탄화규소 MOSFET의 RON , sp를 낮게 하여 온-상태 손실을 줄일 수 있는 장점이 있다.Accordingly, according to the present invention, the second conductive base region selectively formed to balance the charge between the second conductive base region and the drift region composed of the first conductive epitaxial layer is formed in the trench gate. Through the channel region in which charges formed by being spaced apart from the wall of the region by W1 (0.1 to 0.5 µm) are to be accumulated, the mobility of the carrier is increased to lower the R ON and sp of the trench structure silicon carbide MOSFET , thereby reducing the on-state loss. There is an advantage to reduce.
이하에서는 본 발명의 바람직한 실시예로써, 상기 고농도의 제1도전형 탄화규소 기판이 n+형 기판인 경우로 이에 대해 첨부된 도면을 참조하여 상세히 설명하고자 한다. 도2a ~ 도2h는 본 발명에 따른 트렌치 구조 탄화규소 MOSFET의 제조과정을 보여주는 단면도이다.Hereinafter, as a preferred embodiment of the present invention, a case in which the high concentration first conductive silicon carbide substrate is an n + type substrate will be described in detail with reference to the accompanying drawings. 2A to 2H are cross-sectional views illustrating a process of fabricating a trench structure silicon carbide MOSFET according to the present invention.
도시된 바와 같이 본 발명에 따른 트렌치 구조 탄화규소 MOSFET는 고농도의 n+형 탄화규소 기판(201), 그 상측에 형성된 저농도의 n-형 탄화규소 에피박막층(202) 및 저농도 n-형 탄화규소 에피박막층의 상부에 선택적으로 패터닝되어 형성된 p-베이스 영역(205)과 트렌치 게이트 영역(208) 내부에 형성되는 게이트 산화막(209) 및 폴리실리콘 게이트 전극(210A), n+ 이온주입 및 p+ 이온주입으로 형성되는 n+ 소오스 영역(206A) 및 p+ 소오스 영역(213) 상부에 형성되는 소오스 전극(215), n+ 탄화규소 기판 하부에 형성되는 드레인 전극(216)을 포함하여 구성된다.As shown, the trench structure silicon carbide MOSFET according to the present invention has a high concentration n + type
이를 상세히 살펴보면, 상기 고농도 n+형 실리콘 기판(201) 상면에는 저농도 n-형 탄화규소 에피박막층(202)이 형성된다. 이때 저농도 n-형 탄화규소 에피박막층(202)의 농도 및 두께는 원하는 항복전압의 크기에 따라 결정된다.In detail, a low concentration n-type silicon carbide
그리고 상기 저농도 n-형 탄화규소 에피박막층(202)의 상측에는 산화막으로 이루어진 패터닝된 마스크(203) 및 패터닝된 포토레지스트(204)를 증착하고, 사진식각 공정을 통해 패터닝될 p-베이스를 이온주입할 영역을 형성한 후 보론 이온주입을 통해 p-베이스 영역(205)을 형성한다.In addition, a patterned mask 203 and a patterned
다음으로 저농도 n- 탄화규소 에피박막층(202)의 상부 전체에 질소 또는 인이온이 이온주입된 영역(206)을 형성하여 n+ 소오스 영역(206A)을 형성한다. 트렌치 식각 공정을 통해 트렌치 식각 마스크(207)에 의한 트렌치 게이트 영역(208)을 p-베이스 이온주입 깊이보다 깊게 식각한 후 열산화막 공정을 통해 게이트 산화막(209)을 증착한 후, 트렌치 게이트 영역(208)에 폴리실리콘(210)을 증착하여, 게 이트 전극(210A)을 형성한다.Next, a
여기에서, 상기 게이트 전극(210A)은, 상기 트렌치 게이트 영역(208)에 n+ 폴리실리콘을 증착하여 n+ 폴리실리콘 게이트 전극을 형성하거나, 도핑되지 않은 폴리실리콘을 증착한 후 n+ 확산을 통해 n+ 폴리실리콘 게이트 전극을 형성할 수 있다.Here, the
그리고, 상기 증착된 폴리실리콘을 표면 평탄화 공정을 거친 후 건식 식각을 통해 상기 에피박막층(202)의 표면이 드러나도록 식각한 후, 상기 게이트 전극(210A)과 소오스 영역(206A),(213)을 전기적으로 절연시키고 보론 이온 주입을 위해 스크린(screen) 산화막(211)을 증착한 후 포토레지스트(212)에 의한 사진식각 공정을 통해 보론 이온이 주입될 영역을 패터닝한 후 보론이온을 이온주입하여 p+ 소오스 영역(213)을 형성한다.After the deposited polysilicon is subjected to a surface planarization process, the surface of the
다음으로 상기 게이트 전극(210A)과 소오스 영역을 전기적으로 절연시키기 위해 BPSG(boro-phospho silicate glass)(214)를 증착한 후, 사진식각 공정을 이용하여 p+ 소오스 영역(213)의 전체와 n+ 소오스 영역(206A)의 일부에 소오스 전극이 증착될 영역을 정의한 후 알루미늄 금속을 증착하여 소오스 전극(215)을 형성하고 고농도 n+ 탄화규소 기판(201)의 하부에 드레인 전극(216)을 형성한다.Next, a BPSG (boro-phospho silicate glass) 214 is deposited to electrically insulate the
도 3 및 도 4는 상기와 같은 과정으로 제작된 트렌치 구조 탄화규소 MOSFET의 특성을 나타낸 것으로, 도 3은 본 발명에 따른 트렌치 구조 탄화규소 전계효과 트랜지스터의 드레인전압 대 드레인전류 특성과 종래의 트렌치 구조 탄화규소 전계 효과 트랜지스터의 드레인전압 대 드레인전류 특성 비교를 나타낸 도이고, 도4는 본 발명에 따른 트렌치 구조 탄화규소 전계효과 트랜지스터와 종래의 트렌치 구조 탄화규소 전계효과 트랜지스터의 항복전압 특성 비교를 나타낸 도이다.3 and 4 show the characteristics of the trench structure silicon carbide MOSFET fabricated by the above process, Figure 3 is a drain voltage vs. drain current characteristics of the trench structure silicon carbide field effect transistor according to the present invention and the conventional trench structure 4 shows a comparison of drain voltage versus drain current characteristics of a silicon carbide field effect transistor, and FIG. 4 shows a comparison of breakdown voltage characteristics of a trench structure silicon carbide field effect transistor according to the present invention and a conventional trench structure silicon carbide field effect transistor. to be.
도 3에 도시된 바와 같이, 트렌치 게이트와 p-베이스를 W1 만큼 이격시킴으로써 MOSFET의 채널영역이 축적형 구조로 형성되어 캐리어의 이동도가 증가하게 되어, 종래의 MOSFET에 비해 드레인전류 특성이 향상되었음을 확인할 수 있었다.As shown in FIG. 3, when the trench gate and the p-base are spaced apart by W1, the channel region of the MOSFET is formed in a storage structure, thereby increasing the mobility of the carrier, thereby improving drain current characteristics compared to the conventional MOSFET. I could confirm it.
그리고, 도 4에 도시된 바와 같이, p-베이스를 패터닝된 구조를 채용하므로써 p-베이스와 n-드리프트 영역의 전하 균형을 효과적으로 유도하여 축적형 채널영역의 캐리어 이동도를 종래의 축적형 채널 구조에 비해 더욱 향상시킴으로써 큰 드레인 전류가 흐르게 되어 전류밀도를 향상시켜 온-상태 저항(RON , sp)을 낮춰 소자의 온-상태 특성을 향상시키고 항복전압 특성이 유지되어 오프 상태의 전압저지 능력에도 영향을 미치지 않음을 확인할 수 있었다.And, as shown in Figure 4, by adopting a structure patterned p-base, the carrier mobility of the accumulation channel region is reduced by effectively inducing charge balance between the p-base and n-drift region, the conventional accumulation channel structure Compared to the above, a large drain current flows to improve the current density and lower the on-state resistance (R ON , sp ) to improve the on-state characteristic of the device and maintain the breakdown voltage characteristic to maintain the off-state voltage capability. It was confirmed that no effect.
도 1b - 종래의 축적 채널 타입 트렌치 구조 탄화규소 전계효과 트랜지스터의 구조를 보여주는 단면도.1B-a cross-sectional view showing the structure of a conventional accumulation channel type trench structure silicon carbide field effect transistor.
도 2a ~ 도 2h - 본 발명에 따른 트렌치 구조 탄화규소 전계효과 트랜지스터의 제조방법을 보여주는 개략적인 단면도.2A-2H-schematic cross-sectional view showing a method of manufacturing a trench structure silicon carbide field effect transistor according to the present invention;
도 3 - 본 발명에 따른 트렌치 구조 탄화규소 전계효과 트랜지스터의 드레인전압 대 드레인전류 특성과 종래의 트렌치 구조 탄화규소 전계효과 트랜지스터의 드레인전압 대 드레인전류 특성 비교를 나타낸 도.Figure 3 shows a comparison of the drain voltage versus drain current characteristics of a trench structure silicon carbide field effect transistor according to the present invention and the drain voltage vs. drain current characteristics of a conventional trench structure silicon carbide field effect transistor.
도4 - 본 발명에 따른 트렌치 구조 탄화규소 전계효과 트랜지스터와 종래의 트렌치 구조 탄화규소 전계효과 트랜지스터의 항복전압 특성 비교를 나타낸 도.4 is a diagram showing a breakdown voltage characteristic comparison between a trench structure silicon carbide field effect transistor according to the present invention and a conventional trench structure silicon carbide field effect transistor;
<도면에 사용된 주요부호에 대한 설명><Description of Major Symbols Used in Drawings>
201 : 탄화규소 기판 202 : 탄화규소 에피박막층201: silicon carbide substrate 202: silicon carbide epitaxial layer
203 : 패터닝된 마스크 204 : 패터닝된 포토레지스트203
205 : p-베이스 영역 206 : n+ 소오스 형성을 위해 에피박막층의 상부 전체에 질소 또는 인 이온이 이온주입된 영역205: p-base region 206: region in which nitrogen or phosphorus ions are ion-implanted in the entire upper portion of the epitaxial layer to form an n + source
206A : n+ 소오스 영역 207 : 트렌치 식각 마스크206A: n + source region 207: trench etch mask
209 : 게이트 산화막 210 : 폴리실리콘 209: gate oxide film 210: polysilicon
210A : 폴리실리콘 게이트 전극 211 : 스크린 산화막210A: polysilicon gate electrode 211: screen oxide film
212 : 포토레지스트 213 : p+ 소오스 영역212: photoresist 213: p + source region
214 : BPSG 215 : 소오스 전극214: BPSG 215: source electrode
216 : 드레인 전극216: drain electrode
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---|---|---|---|---|
JPH0799312A (en) * | 1993-02-22 | 1995-04-11 | Texas Instr Inc <Ti> | Semiconductor device and its manufacturing process |
JPH0936359A (en) * | 1995-07-20 | 1997-02-07 | Fuji Electric Co Ltd | Vertical type fet of silicon carbide |
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