KR100971945B1 - A X-ray detector and a method for fabricating thereof - Google Patents

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Abstract

본 발명은 엑스레이영상 감지소자에 관한 것으로, 특히 보조용량을 늘려 안정된 이미지를 제공하기 위한 엑스레이영상 감지소자의 구조 및 그 제조방법에 관한 것이다.The present invention relates to an x-ray image sensing device, and more particularly, to a structure and a method of manufacturing the x-ray image sensing device for providing a stable image by increasing the auxiliary capacitance.

본 발명에 따른 엑스레이 영상 감지소자는 제 1 보조 용량부의 제 1 전극(픽셀전극)과 접촉하는 전극을 공통배선의 하부에 더욱 구성하여, 공통배선과 함께 보조 용량부를 형성하도록 한다.The X-ray image sensing device according to the present invention further configures an electrode in contact with the first electrode (pixel electrode) of the first auxiliary capacitor unit under the common wiring to form the auxiliary capacitor along with the common wiring.

이와 같은 구성은 엑스레이 영상감지소자의 용량을 늘릴 수 있기 때문에 안정된 상태의 이미지를 얻을 수 있는 장점이 있다.
Such a configuration has an advantage of obtaining a stable state image because the capacity of the X-ray image sensing device can be increased.

Description

엑스레이 영상 감지소자 및 그 제조방법{A X-ray detector and a method for fabricating thereof} X-ray detector and a method for manufacturing the same             

도 1은 엑스레이 영상 감지소자의 동작을 도시한 단면도이고,1 is a cross-sectional view showing the operation of the X-ray image sensing device,

도 2는 종래 엑스레이 영상 감지소자의 한 픽셀영역을 도시한 확대 평면도이고,2 is an enlarged plan view showing one pixel area of a conventional X-ray image sensing device,

도 3a 내지 도 3h는 엑스레이 영상감지소자의 제조공정을 종래의 공정 순서에 따라 도시한 공정 단면도이고,3A to 3H are cross-sectional views illustrating a manufacturing process of the X-ray image sensing device according to a conventional process sequence.

도 4는 본 발명에 따른 엑스레이 영상 감지소자의 한 픽셀영역을 도시한 확대 평면도이고,4 is an enlarged plan view illustrating one pixel area of an X-ray image sensing device according to the present invention;

도 5a 내지 도 5h는 엑스레이 영상감지소자의 제조공정을 본 발명의 공정 순서에 따라 도시한 공정 단면도이다.
5A to 5H are cross-sectional views illustrating a process of manufacturing the X-ray image sensing device according to the process sequence of the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 기판 102 : 게이트 배선100: substrate 102: gate wiring

104 : 게이트 전극 105 : 제 1 캐패시터 전극104: gate electrode 105: first capacitor electrode

108 : 제 1 반도체층 110 : 제 2 반도체층 108: first semiconductor layer 110: second semiconductor layer                 

112 : 데이터 배선 116 : 소스 전극112: data wiring 116: source electrode

118 : 드레인 전극 120 : 공통배선118: drain electrode 120: common wiring

132 : 보조 전극 134 : 제 2 캐패시터 전극132: auxiliary electrode 134: second capacitor electrode

140 : 픽셀전극
140: pixel electrode

본 발명은 TFT 어레이 공정을 이용한 엑스레이 영상 감지소자 및 그 제조방법에 관한 것이다.The present invention relates to an X-ray image sensing device using a TFT array process and a method of manufacturing the same.

현재 의학용으로 널리 사용되고 있는 진단용 엑스레이(X-ray) 검사방법은 엑스레이 감지 필름을 사용하여 촬영하고, 그 결과를 알기 위해서는 소정의 필름 인화시간을 거쳐야 했다. Diagnostic X-ray (X-ray) test method, which is widely used for medical purposes today, is photographed using an X-ray detection film, and a predetermined film print time has to be passed in order to know the result.

그러나, 근래에 들어서 반도체 기술의 발전에 힘입어 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 디텍터(Digital X-ray detector ; 이하 엑스레이 영상감지소자라 칭한다)가 연구/개발되었다. 상기 엑스레이 영상감지소자는 박막 트랜지스터를 스위칭소자로 사용하여, 엑스레이의 촬영 즉시 실시간으로 화면상에 엑스레이 영상을 표시하여 결과를 진단할 수 있는 장점이 있다.However, in recent years, with the development of semiconductor technology, digital X-ray detectors (hereinafter referred to as X-ray image sensing devices) using thin film transistors have been researched and developed. The X-ray image sensing device has an advantage of using a thin film transistor as a switching device, and diagnosing a result by displaying an X-ray image on a screen in real time immediately after imaging of the X-ray.

이하, 엑스레이 영상감지소자의 구성과 그 동작을 살펴보면 다음과 같다.Hereinafter, the configuration and operation of the X-ray image sensing device will be described.

도 1은 엑스레이 영상감지소자(9)의 구성 및 작용을 설명하는 개략도로서, 하부에 기판(1)이 형성되어 있고, 박막 트랜지스터(3), 스토리지 캐패시터(10), 픽셀전극(12), 광도전막(2), 보호막(20), 고전압전극(24), 고압 직류전원(26) 등으로 구성된다.FIG. 1 is a schematic diagram illustrating the configuration and operation of the X-ray image sensing device 9, wherein a substrate 1 is formed under the thin film transistor 3, the storage capacitor 10, the pixel electrode 12, and the luminous intensity. And the front film 2, the protective film 20, the high voltage electrode 24, the high voltage DC power supply 26, and the like.

상기 광도전막(2)은 입사되는 전기파나 자기파등 외부의 신호강도에 비례하여 내부적으로 전기적인 신호 즉, 전자 및 정공쌍(6)을 형성한다. 상기 광도전막(2)은 외부의 신호, 특히 엑스레이를 전기적인 신호로 변환하는 변환기의 역할을 한다. 엑스레이 광에 의해 형성된 전자-정공쌍(6)은 광도전막(2) 상부에 위치하는 고전압전극(24)에 고압 직류전원(26)에서 인가된 전압(Ev)에 의해 광도전막(2) 하부에 위치하는 픽셀전극(12)에 전하의 형태로 모여지고, 외부에서 접지된 커패시터전극과 함께 형성된 스토리지 캐패시터(10)에 저장된다. 이 때, 상기 스토리지 캐패시터(10)에 저장된 전하는 박막트랜지스터(3)의 게이트에 인가되는 게이트신호에 의하여 박막트랜지스터가 턴온(Turn On)되고 박막트랜지스터(3)의 소스와 연결된 데이터라인을 통하여 외부의 영상처리 회로로 보내져 엑스레이 영상을 만들어 낸다.The photoconductive film 2 forms an electrical signal, that is, electron and hole pair 6, internally in proportion to the signal intensity of an external electric wave or magnetic wave incident thereto. The photoconductive film 2 serves as a converter for converting an external signal, in particular, an X-ray into an electrical signal. The electron-hole pair 6 formed by the X-ray light is provided under the photoconductive film 2 by the voltage Ev applied from the high voltage DC power supply 26 to the high voltage electrode 24 positioned on the photoconductive film 2. Collected in the form of charge on the pixel electrode 12 is located, and is stored in the storage capacitor 10 formed with the capacitor electrode grounded from the outside. At this time, the charge stored in the storage capacitor 10 is turned on by the gate signal applied to the gate of the thin film transistor 3 and turned on through the data line connected to the source of the thin film transistor 3. It is sent to an image processing circuit to produce an x-ray image.

이러한 엑스레이 영상 감지소자에서 약한 엑스레이 광이라도 이를 탐지하여 전하로 변환시키기 위해서는 광도전막(2) 내에서 전하를 트랩 하는 트랩 상태밀도 수를 줄이고, 박막트랜지스터(3)가 턴오프 (Turn Off)상태에 있을 때의 누설전류를 줄여야 한다.In order to detect and convert even weak X-ray light into charge in the X-ray image sensing device, the number of trap state densities trapping charge in the photoconductive film 2 is reduced, and the thin film transistor 3 is turned off. The leakage current when there is to be reduced.

도 2는 종래의 엑스레이 영상 감지소자의 한 픽셀영역을 나타낸 평면도이다.2 is a plan view illustrating one pixel area of a conventional X-ray image sensing device.

도시한 바와 같이, 행 방향으로 게이트 배선(32)을 형성하고 게이트 배선(32)과 교차하도록 열 방향으로 데이터 배선(42)을 형성한다.As shown in the drawing, the gate wiring 32 is formed in the row direction and the data wiring 42 is formed in the column direction so as to cross the gate wiring 32.

상기 두 배선(32,42)이 교차하여 정의되는 영역을 픽셀영역이라 하며, 상기 픽셀 영역에는 상기 데이터 배선(42)과 평행하게 이격된 접지배선(이하, "공통배선"이라 칭함)(50)을 형성한다.An area defined by the intersection of the two wires 32 and 42 is called a pixel area, and in the pixel area, a ground wire spaced apart from the data wire 42 in parallel (hereinafter, referred to as a "common wire") 50 To form.

상기 두 배선(32, 42)의 교차하는 지점에는 게이트 전극(34)과 액티브층(38)과 소스 전극(46)과 드레인 전극(48)으로 구성된 박막트랜지스터(T)가 위치한다.The thin film transistor T including the gate electrode 34, the active layer 38, the source electrode 46, and the drain electrode 48 is positioned at the intersection of the two wires 32 and 42.

상기 픽셀영역에는 캐패시터전극(66)과 픽셀전극(72)을 구성하며, 상기 캐패시터전극(66)은 공통배선 콘택홀(두번이 식각 공정에 걸쳐 구성됨.)(62)을 통해 상기 공통배선(50)과 접촉하고 상기 픽셀전극(72)은 상기 드레인 전극(48)과 접촉하도록 구성한다. 이때, 상기 픽셀전극(72)은 드레인 전극(48)과 직접 접촉하는 드레인 보조 전극(64)을 통해 간접적으로 상기 드레인 전극(48)과 접촉하도록 구성된다.A capacitor electrode 66 and a pixel electrode 72 are formed in the pixel region, and the capacitor electrode 66 is connected to the common wiring 50 through a common wiring contact hole (which is formed twice through an etching process) 62. ) And the pixel electrode 72 is in contact with the drain electrode 48. In this case, the pixel electrode 72 is configured to contact the drain electrode 48 indirectly through the drain auxiliary electrode 64 directly contacting the drain electrode 48.

상기 캐패시터전극(66)과 픽셀전극(72)은 얇게 증착된 무기 절연막(미도시)을 사이에 두고 형성되어 스토리지 캐패시터(C)를 구성한다.The capacitor electrode 66 and the pixel electrode 72 are formed with an inorganic insulating film (not shown) thinly deposited therebetween to constitute the storage capacitor C. Referring to FIG.

상기 픽셀전극(72)은 도시하지는 않았지만 광도전막(도 1의 2)에서 발생한 정공(hole)이 스토리지 캐패시터(C)내에 축적될 수 있도록 전하를 모으는 집전전극의 역할을 한다.Although not shown, the pixel electrode 72 serves as a current collecting electrode that collects charges so that holes generated in the photoconductive film (2 of FIG. 1) can accumulate in the storage capacitor C.

상술한 엑스레이 영상감지소자의 기능을 요약하면 다음과 같다.The function of the above-described X-ray image sensing device is summarized as follows.

광도전막(미도시)으로 부터 생성된 정공은 픽셀전극(72)으로 모이고, 상기 캐패시터전극(66)과 함께 구성되는 스토리지 캐패시터(C)에 저장된다. Holes generated from the photoconductive film (not shown) are collected by the pixel electrode 72 and stored in the storage capacitor C configured together with the capacitor electrode 66.                         

또한, 상기 스토리지 캐패시터(C)에 저장된 정공은 박막 트랜지스터(T)의 동작에 의해 드레인전극(48)과 픽셀전극(72)을 통해 소스전극(46)으로 이동하고, 데이터 배선(42)을 경유하여 외부의 회로(미도시)에서 처리되어 영상으로 표현한다. Also, holes stored in the storage capacitor C move to the source electrode 46 through the drain electrode 48 and the pixel electrode 72 by the operation of the thin film transistor T, and pass through the data line 42. The circuit is processed by an external circuit (not shown) to represent an image.

여기서, 상기 외부회로를 통해 외부로 완전히 빠져나가지 못한 전하 즉, 스토리지 캐패시터(C)에 잔류하는 잔류 전하는 새로운 엑스레이 상을 감지하기 전에 외부의 회로에 의해 다시 한번 완전히 제거된다.Here, the electric charges that do not completely escape to the outside through the external circuit, that is, the remaining electric charge remaining in the storage capacitor C, are completely removed by the external circuit before detecting the new X-ray phase.

이하, 도면을 참조하여 전술한 도 2의 제작공정을 설명한다.Hereinafter, the manufacturing process of FIG. 2 described above with reference to the drawings.

도 3a 내지 도 3h는 도 2의 절단선 Ⅲ-Ⅲ`을 따라 절단하여 공정순서에 따라 도시한 공정 단면도이다.3A to 3H are cross-sectional views taken along a cutting line III-III ′ of FIG. 2 and shown in a process sequence.

먼저, 도 3a에 도시한 바와 같이, 저 저항의 알루미늄(Al), 알루미늄 합금(주로, AlNd)등을 증착하고 패턴하여, 게이트 배선(도 2의 32)과 게이트 배선에서 연장된 게이트 전극(34)을 형성한다.First, as shown in FIG. 3A, low-resistance aluminum (Al), aluminum alloy (mainly AlNd), and the like are deposited and patterned to form a gate wiring (32 in FIG. 2) and a gate electrode 34 extending from the gate wiring. ).

다음으로, 상긱 게이트 배선(도 2의 32)과 게이트 전극(34)이 형성된 기판(30)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연 물질 그룹과, 경우에 따라서는 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)등으로 구성된 유기절연 물질그룹 중 선택된 하나를 증착 또는 도포하여 게이트 절연막(36)을 형성한다. Next, an inorganic insulating material group including silicon nitride (SiN X ) and silicon oxide (SiO 2 ) on the entire surface of the substrate 30 on which the gate gate wiring 32 (FIG. 2) and the gate electrode 34 are formed. In some embodiments, the gate insulating layer 36 is formed by depositing or applying one selected from the group of organic insulating materials including benzocyclobutene (BCB), acryl resin, and the like.

도 3b에 도시한 바와 같이, 상기 게이트 절연막(36)상에 연속하여, 절연막이 외부의 공기중에 노출되지 않은 상태에서 순수 비정질 실리콘(A-Si:H), 불순물 비정질 실리콘(n+a-Si:H)을 순서대로 적층한 후 패터닝하여, 액티브층(38)과 오믹콘택층(40)을 형성한다As shown in FIG. 3B, the amorphous silicon (A-Si: H) and the impurity amorphous silicon (n + a-Si) and the impurity amorphous silicon (n + a-Si) are continuously formed on the gate insulating film 36 while the insulating film is not exposed to the outside air. : H) is laminated in order and patterned to form active layer 38 and ohmic contact layer 40.

도 3c에 도시한 바와 같이, 상기 액티브층(38)과 오믹 콘택층(40)이 형성된 기판(30)의 전면에 몰리브덴(Mo)을 증착하고 패턴하여, 상기 게이트 배선(도 2의 32)과 교차하여 픽셀영역을 정의하는 데이터 배선(42)과, 이에 연결되고 상기 게이트 전극(34)의 일측 상부로 연장된 소스 전극(46)과, 이와는 소정간격 이격된 드레인 전극(48)과, 상기 픽셀영역의 중앙에 위치하고 데이터 배선(42)과는 평행하게 이격된 공통배선(50)을 형성한다.As shown in FIG. 3C, molybdenum (Mo) is deposited on the entire surface of the substrate 30 on which the active layer 38 and the ohmic contact layer 40 are formed, and then patterned to form the gate wiring (32 in FIG. 2). A data line 42 crossing each other to define a pixel region, a source electrode 46 connected to the gate electrode 34 extending above one side of the gate electrode 34, a drain electrode 48 spaced apart from the predetermined distance, and the pixel The common wiring 50 is formed at the center of the region and spaced apart from the data wiring 42 in parallel.

연속하여, 상기 소스 및 드레인 전극(46,48)의 사이로 노출된 일부 오믹콘택층(40)을 식각하여 액티브층(38)의 일부를 노출한다.Subsequently, some of the ohmic contact layers 40 exposed between the source and drain electrodes 46 and 48 are etched to expose a portion of the active layer 38.

도 3d에 도시한 바와 같이, 상기 데이터 배선(42)과 소스 및 드레인 전극(46,48)과 공통배선(50)이 형성된 기판(30)의 전면에 실리콘 절연막(질화 실리콘(SiNx) 또는 산화 실리콘(SiO2))을 소정의 방법으로 증착하여 제 1 보호막(52)을 형성한다.As shown in FIG. 3D, a silicon insulating film (SiN x ) or oxide is formed on the entire surface of the substrate 30 on which the data lines 42, the source and drain electrodes 46 and 48, and the common wiring 50 are formed. Silicon (SiO 2 )) is deposited by a predetermined method to form the first passivation film 52.

연속하여, 상기 제 1 보호막(52)을 패터닝하여, 상기 드레인 전극(48)의 일부를 노출하는 제 1 드레인 콘택홀(54)과, 상기 공통배선(50)의 대부분을 노출하는 제 1 공통배선 콘택홀(56)을 형성한다.Subsequently, the first passivation layer 52 is patterned to form a first drain contact hole 54 exposing a part of the drain electrode 48 and a first common line exposing most of the common wiring 50. The contact hole 56 is formed.

다음으로, 도 3e에 도시한 바와 같이, 상기 제 1 보호막(52)의 상부에 투명 한 유기절연막을 증착하여 제 2 보호막(58)을 형성하고 패턴하여, 상기 제 1 드레인 콘택홀에 대응하여 제 2 드레인 콘택홀(60)을 형성하고, 상기 제 1 공통배선 콘택홀에 대응하여 제 2 공통배선 콘택홀(62)을 형성한다.Next, as illustrated in FIG. 3E, a transparent organic insulating layer is deposited on the first passivation layer 52 to form and pattern a second passivation layer 58. A second drain contact hole 60 is formed, and a second common wiring contact hole 62 is formed corresponding to the first common wiring contact hole.

전술한 바와 같이, 상기 유기절연막인 제 2 보호막(58)의 하부에 무기절연막인 제 1 보호막(52)을 형성하는 이유는 아래와 같다.As described above, the reason for forming the first protective film 52 which is the inorganic insulating film under the second protective film 58 which is the organic insulating film is as follows.

즉, 상기 노출된 액티브층(40)과 직접 맞닿는 층인 제 1 보호막(52)을 실리콘 절연막으로 구성하면, 상기 노출된 액티브층(38)과 제 1 보호막(52)과의 계면특성이 뛰어나기 때문에 전자를 트랩하는 영역이 적어지게 되고 따라서, 전자의 이동도(mobility)가 빨라지는 결과를 얻을 수 있다. That is, when the first passivation layer 52, which is a layer in direct contact with the exposed active layer 40, is formed of a silicon insulating layer, the interface property between the exposed active layer 38 and the first passivation layer 52 is excellent. The area trapping electrons becomes smaller, and therefore, the result is that the mobility of electrons becomes faster.

따라서, 유기 절연막으로 된 제 2 보호막(58)과 채널과의 직접 접촉에 의한 누설전류(leakage current)의 증가현상을 방지 할 수 있다. Therefore, an increase in leakage current due to the direct contact between the second protective film 58 made of the organic insulating film and the channel can be prevented.

도 3f에 도시한 바와 같이, 상기 제 2 보호막(58)이 형성된 기판(30)의 전면에 ITO(Indium Tin Oxide)와 같은 투명도전성 물질을 증착하고 패터닝하여, 상기 노출된 드레인 전극(48)과 접촉하는 드레인 보조전극(64)과, 상기 노출된 공통배선(50)과 접촉하는 캐패시터 전극(66)을 형성한다. As shown in FIG. 3F, a transparent conductive material such as indium tin oxide (ITO) is deposited and patterned on the entire surface of the substrate 30 on which the second passivation layer 58 is formed. The drain auxiliary electrode 64 in contact with each other and the capacitor electrode 66 in contact with the exposed common wiring 50 are formed.

상기 공통배선(50)은 픽셀의 일부를 지나도록 형성되어 있으나(도 2), 커패시터전극(66)은 데이터배선(42)과는 중첩되지 않는 한도에서 공통배선(50)보다 넓게하여, 이후 공정에서 형성하는 픽셀전극의 면적 중 절반이상과 중첩되게 형성된다. The common wiring 50 is formed to pass a part of the pixel (FIG. 2), but the capacitor electrode 66 is wider than the common wiring 50 so as not to overlap with the data wiring 42. It overlaps with at least half of the area of the pixel electrode formed at.

다음으로, 도 3g에 도시한 바와 같이, 상기 드레인 보조전극(64)과 캐패시터 전극(66)이 구성된 기판(30)의 전면에 전술한 무기절연 물질 그룹 중 선택된 하나를 증착하여 제 3 보호막(68)을 형성한다.Next, as shown in FIG. 3G, one of the above-described inorganic insulating material groups is deposited on the entire surface of the substrate 30 including the drain auxiliary electrode 64 and the capacitor electrode 66 to form a third passivation layer 68. ).

상기 제 3 보호막(68)을 패터닝하여, 상기 드레인 보조전극(64)을 노출하는 제 3 드레인 콘택홀(70)을 형성한다.The third passivation layer 68 is patterned to form a third drain contact hole 70 exposing the drain auxiliary electrode 64.

전술 하였듯이, 제 3 드레인 콘택홀(70)은 이미 형성되어 있는 드레인 보조전극(64)보다 좁은 면적으로 형성한다. 드레인 전극(48)상에 드레인 보조전극(64)이 형성되어 있기 때문에 제 3 드레인 콘택홀(70)형성 시 드레인 전극(48)의 손상을 방지할 수 있다.As described above, the third drain contact hole 70 is formed to have a smaller area than the drain auxiliary electrode 64 already formed. Since the drain auxiliary electrode 64 is formed on the drain electrode 48, damage to the drain electrode 48 can be prevented when the third drain contact hole 70 is formed.

도 3h에 도시한 바와 같이, 상기 제 3 드레인 콘택홀(70)이 형성된 제 3 보호막(68)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명 도전성 금속을 증착하고 패턴하여, 상기 노출된 드레인 보조전극(64)과 접촉하면서 상기 소스 및 드레인전극(46,48)상부와 상기 픽셀영역(P)상에 픽셀전극(72)을 형성한다.As shown in FIG. 3H, a transparent conductive layer including indium tin oxide (ITO) and indium zinc oxide (IZO) on the entire surface of the third passivation layer 68 having the third drain contact hole 70 formed therein. A metal is deposited and patterned to form a pixel electrode 72 on the source and drain electrodes 46 and 48 and on the pixel region P while contacting the exposed drain auxiliary electrode 64.

상기 픽셀전극(72)은 상기 제 3 보호막(68)을 사이에 두고 상기 캐패시터 전극(66)과 평면적으로 겹쳐져 형성된다.The pixel electrode 72 is formed to overlap the capacitor electrode 66 with the third passivation layer 68 interposed therebetween.

상기 픽셀전극(72)과 상기 캐패시터 전극(66)전극 사이에 삽입된 보호막은 스토리지 캐패시터(C)를 이룬다.The passivation layer inserted between the pixel electrode 72 and the capacitor electrode 66 electrode forms a storage capacitor (C).

상기 스토리지 캐패시터전극(66)은 제 1 전극으로 화소전극(72)은 제 2 전극의 기능을 겸하게 된다. The storage capacitor electrode 66 is a first electrode, and the pixel electrode 72 also functions as a second electrode.

다음 공정은 도시하지 않았지만, 감광성 물질을 도포하는 단계로, 감광성 물 질은 외부의 신호를 받아서 전기적인 신호로 변환하는 변환기로 쓰이는데, 비정질 셀레니움(selenium)의 화합물을 진공증착기(evaporator)를 이용하여 100-500㎛ 두께로 증착한다. 또한, HgI2, PbO, CdTe, CdSe, 탈륨브로마이드, 카드뮴설파이드 등과 같은 종류의 암전도도가 작고 외부신호에 민감한, 특히 엑스레이 광전도도가 큰 엑스레이 감광성물질을 사용할 수 있다. 감광물질이 엑스레이 광에 노출되면 광의 세기에 따라 감광물질 내에 전자 및 정공쌍이 발생한다. Although the following process is not shown, the photosensitive material is applied, and the photosensitive material is used as a transducer for receiving an external signal and converting it into an electrical signal. The compound of amorphous selenium is transferred using a vacuum evaporator. Deposit 100-500 μm thick. In addition, an X-ray photosensitive material having a low dark conductivity and sensitive to an external signal, particularly X-ray photoconductivity, may be used, such as HgI 2 , PbO, CdTe, CdSe, thallium bromide, cadmium sulfide, and the like. When the photosensitive material is exposed to X-ray light, electrons and hole pairs are generated in the photosensitive material according to the light intensity.

엑스레이 감광물질 도포 후에 고압전극으로서 투명한 도전전극이나 엑스레이 광이 투과될 수 있을 정도로 금속층을 얇게 형성한다.After application of the X-ray photosensitive material, the metal layer is formed thin enough to transmit transparent conductive electrodes or X-ray light as high voltage electrodes.

도전전극에 전압을 인가하면서 엑스레이 광을 받아들이면 감광물질 내에 형성된 전자 및 정공쌍은 서로 분리되고, 픽셀전극(72)에는 상기 도전전극에 의해 분리된 정공이 모여 스토리지 캐패시터(C)에 저장된다.When the X-ray light is received while applying a voltage to the conductive electrode, electrons and hole pairs formed in the photosensitive material are separated from each other, and holes separated by the conductive electrode are collected in the pixel electrode 72 and stored in the storage capacitor C.

전술한 바와 같은 공정을 포함하여 엑스레이 영상 감지소자를 형성할 수 있다.The X-ray image sensing device may be formed by the process as described above.

전술한 구성에서, 엑스레이 영상감지소자는 상기 스토리지 캐피시터에 정공형태의 신호를 축적하고, 축적된 신호는 상기 박막트랜지스터를 통해 외부로 내보내져 화상을 표시하는 장치이므로, 되도록 이면 상기 스토리지 캐패시터의 용량면적을 많이 확보할 수 록 좋다.

In the above-described configuration, since the X-ray image sensing device accumulates a hole-shaped signal in the storage capacitor, and the accumulated signal is exported to the outside through the thin film transistor to display an image, the area of the storage capacitor is as low as possible. It is good to secure a lot.

본 발명은 엑스레이 영상감지 소자의 용량성을 더욱 확보하기 위한 목적으로 제안된 것으로, 상기 공통배선의 하부에 상기 픽셀 전극과 접촉하는 제 2 스토리지 전극을 더욱 구성하여, 상기 공통배선과 제 2 스토리지 전극 사이에 스토리지 캐패시터를 더욱 구성한다.The present invention has been proposed in order to further secure the capacities of the X-ray image sensing device, and further includes a second storage electrode in contact with the pixel electrode under the common wiring, thereby forming the common wiring and the second storage electrode. Configure storage capacitors in between.

이와 같은 구성은 스토리지 캐패시터의 용량을 더욱 확보할 수 있기 때문에 안정된 이미지를 제공할 수 있는 장점이 있다.
Such a configuration has an advantage of providing a stable image because the capacity of the storage capacitor can be further secured.

상기와 같은 목적을 달성하기 위한 본 발명의 특징에 따른 엑스레이 영상감지소자는, 기판과; 상기 기판 상에 게이트 절연막을 사이에 두고 서로 수직하게 교차하여 픽셀영역을 정의하는 게이트 배선과 데이터 배선과; 상기 두 배선의 교차지점에 위치하고, 게이트 전극과 제 1 반도체층과 소스 전극과 드레인 전극으로 구성된 박막트랜지스터와; 상기 게이트 절연막 위로 상기 데이터 배선과 평행하게 이격하여 일 방향으로 연장된 공통배선과; 상기 공통배선의 하부에, 제 2 반도체층과 상기 게이트 절연막을 사이에 두고 상기 드레인 전극과 일끝이 중첩하며 배선형태로 상기 공통배선과 중첩하도록 구성된 제 1 캐패시터 전극과; 상기 픽셀영역의 상부에 위치하고, 상기 공통배선과 접촉하며 상기 제 1 캐패시터 전극과 중첩하며 형성된 투명한 제 2 캐패시터 전극과; 상기 제 2 캐패시터 전극의 상부에 제 1 보호막을 사이에 두고 위치하고, 상기 드레인 전극 및 제 1 캐패시터 전극과 접촉하는 투명한 화소전극을 포함하며, 상기 제 1 스토리지 캐패시터 전극과 게이트 절연막과 공통배선이 제 1 캐패시터를 이루며, 상기 화소전극과 제 1 보호막과 상기 제 2 캐패시터 전극이 제 2 캐패시터를 이루며, 상기 제 1 및 제 2 캐패시터는 중첩하며 형성된 것이 특징한다.An x-ray image sensing device according to a feature of the present invention for achieving the above object, the substrate; Gate wirings and data wirings intersecting each other vertically with a gate insulating film interposed therebetween to define pixel regions; A thin film transistor positioned at the intersection of the two wires, the thin film transistor comprising a gate electrode, a first semiconductor layer, a source electrode, and a drain electrode; A common wiring spaced apart from the data wiring in parallel with the data line and extending in one direction; A first capacitor electrode below the common wiring, having a second semiconductor layer and the gate insulating layer interposed therebetween, at least one end of which overlaps the common wiring in a wiring form; A transparent second capacitor electrode disposed on the pixel area and in contact with the common wiring and overlapping the first capacitor electrode; And a transparent pixel electrode disposed on the second capacitor electrode with the first passivation layer interposed therebetween and in contact with the drain electrode and the first capacitor electrode, wherein the first storage capacitor electrode, the gate insulating layer, and the common wiring are formed on the first capacitor layer. The pixel electrode, the first passivation layer, and the second capacitor electrode form a second capacitor, and the first and second capacitors overlap each other.

상기 박막트랜지스터와 상기 제 1 보호막 사이에 무기절연막과 유기절연막이 적층된 형태를 가지며 상기 드레인 전극을 관통하여 그 측면을 노출시키며 상기 드레인 전극 하부에 위치하는 상기 제 1 캐패시터 전극을 노출시키는 콘택홀을 갖는 제 2 보호막을 더욱 포함하며, 상기 무 절연막은 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)이고, 상기 유기절연막은 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 사용한다.An inorganic insulating layer and an organic insulating layer are stacked between the thin film transistor and the first passivation layer. The contact hole exposes the side surface through the drain electrode and exposes the first capacitor electrode under the drain electrode. It further comprises a second protective film having, wherein the non-insulating film is silicon nitride (SiN x ) or silicon oxide (SiO 2 ), the organic insulating film is used benzocyclobutene (BCB) and acrylic resin (resin) do.

상기 제 2 보호막 위로 상기 콘택홀을 통해 상기 드레인 전극과 제 1 캐패시터 전극과 접촉하며, 동시에 상기 화소전극과도 접촉하는 드레인 보조전극이 더욱 구성한다.The drain auxiliary electrode is further configured to contact the drain electrode and the first capacitor electrode through the contact hole on the second passivation layer, and to also contact the pixel electrode.

상기 공통배선과 소스 및 드레인 전극은 몰리브덴(Mo)으로 구성되기 때문에, 상기 제 1 드레인 콘택홀을 형성할 때, 상기 드레인 전극을 뚫고 하부의 게이트 절연막이 식각되어, 상기 제 1 캐패시터전극이 노출되는 것이다.Since the common wiring and the source and drain electrodes are made of molybdenum (Mo), when the first drain contact hole is formed, a lower gate insulating layer is etched through the drain electrode to expose the first capacitor electrode. will be.

상기 제 2 캐패시터 전극과 화소전극은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속이다.The second capacitor electrode and the pixel electrode are transparent conductive metals including indium tin oxide (ITO) and indium zinc oxide (IZO).

상기 제 1 반체층과 제 2 반도체층은 순수 비정질 실리콘층과 불순물 비정질 실리콘층이 적층되어 구성된다. 이때, 상기 제 1 반도체층은 상기 데이터배선의 하부로 연장형성하여, 상기 데이터 배선의 접촉특성이 향상되도록 한다.The first half body layer and the second semiconductor layer are formed by stacking a pure amorphous silicon layer and an impurity amorphous silicon layer. In this case, the first semiconductor layer extends below the data line, so that the contact characteristic of the data line is improved.

본 발명의 특징에 따른 엑스레이 영상감지 소자 제조방법은, 스위칭 영역과 화소 영역과 공통배선 영역이 정의(定義)된 기판상에 상기 화소영역의 일측을 따라 연장된 게이트 배선과, 게이트 배선에서 스위칭 영역으로 연장된 게이트 전극과, 상기 공통배선 영역에 제 1 캐패시터 전극을 형성하는 단계와; 상기 게이트 전극과 게이트 배선과 제 1 캐패시터 전극 위로 기판의 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 전극의 상부의 게이트 절연막 상에 제 1 반도체층과, 상기 공통배선 영역에 제 2 반도체층을 형성하는 단계와; 상기 제 1 반도체층 위로 소스 전극과 이와 이격하며 상기 제 1 캐패시터 전극과 일끝단이 중첩하는 드레인 전극과, 상기 게이트 절연막 위로 상기 소스 전극과 연결되고 상기 게이트 배선과 수직하게 교차하여 상기 화소영역을 정의하는 데이터 배선과, 상기 제 2 반도체층의 상부에 상기 데이터 배선과 나란하게 이격하는 공통배선을 형성하는 단계와; 상기 소스 및 드레인 전극과 데이터 배선과 공통배선 위로 기판의 전면에 무기 절연막인 제 1 보호막을 형성하고 패턴하여, 상기 드레인 전극과 제 1 캐패시터 전극을 노출하는 제 1 드레인 콘택홀과, 상기 공통배선을 노출하는 제 1 공통배선 콘택홀을 형성하는 단계와; 상기 제 1 보호막의 상부에 유기 절연막인 제 2 보호막을 형성하고 패턴하여, 상기 드레인 전극과 제 1 캐패시터 전극을 노출하는 제 2 드레인 콘택홀과, 상기 공통배선을 노출하는 제 2 공통배선 콘택홀을 형성하는 단계와; 상기 제 2 보호막 위로 노출된 공통배선과 접촉하며 상기 제 1 캐패시터 전극과 중첩하는 투명한 제 2 캐패시터 전극을 형성하는 단계와; 상기 제 2 캐패시터 전극 위로 기판의 전면에 제 3 보호막을 형성하고 패턴하여, 상기 드레인 전극과 제 1 캐패시터 전극을 노출하는 제 3 드레인 콘택홀을 형성하는 단계와; 상기 제 3 보호막 위로 노출된 드레인 전극과 제 1 캐패시터 전극과 접촉하면서, 상기 화소영역에 위치하는 화소전극을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing an X-ray image sensing device, comprising: a gate wiring extending along one side of the pixel region on a substrate on which a switching region, a pixel region, and a common wiring region are defined, and a switching region in the gate wiring; Forming a gate electrode extending to the first capacitor electrode in the common wiring region; Forming a gate insulating film on an entire surface of the substrate over the gate electrode, the gate wiring, and the first capacitor electrode; Forming a first semiconductor layer on the gate insulating film on the gate electrode and a second semiconductor layer on the common wiring region; A source electrode spaced apart from the source electrode on the first semiconductor layer and overlapping the first capacitor electrode and one end thereof; a pixel region connected to the source electrode on the gate insulating layer and perpendicularly crossing the gate line; Forming a data line and a common line spaced apart from the data line in parallel with the data line; Forming a first protective film, which is an inorganic insulating film, on the entire surface of the substrate over the source and drain electrodes, the data lines, and the common wiring, and patterning the first drain contact hole to expose the drain electrode and the first capacitor electrode; Forming a first common wiring contact hole to expose; Forming and patterning a second passivation layer, which is an organic insulating layer, on the first passivation layer to expose the drain electrode and the first capacitor electrode, and a second common wiring contact hole exposing the common wiring; Forming; Forming a transparent second capacitor electrode in contact with the common wiring exposed over the second passivation layer and overlapping the first capacitor electrode; Forming and patterning a third passivation layer over the second capacitor electrode on the entire surface of the substrate to form a third drain contact hole exposing the drain electrode and the first capacitor electrode; And forming a pixel electrode positioned in the pixel region while contacting the drain electrode and the first capacitor electrode exposed over the third passivation layer.

이하, 본 발명의 실시예에 따른 구성과 작용을 첨부된 도면을 참조하여 설명한다.
Hereinafter, the configuration and operation according to the embodiment of the present invention will be described with reference to the accompanying drawings.

-- 실시예 --Example

본 발명은 공통배선의 하부에 픽셀전극과 접촉하는 별도의 전극을 더욱 구성 하여 이를 제 1 전극으로 하고 상기 공통배선을 제 2 전극으로 하는 스토리지 캐패시터를 더욱 구성하는 것을 특징으로 한다.The present invention is characterized by further configuring a separate electrode in contact with the pixel electrode under the common wiring, which is a first electrode, and further comprises a storage capacitor having the common wiring as a second electrode.

도 4는 본 발명에 따른 엑스레이 영상 감지소자의 한 픽셀영역을 나타낸 평면도이다.4 is a plan view illustrating one pixel area of the X-ray image sensing device according to the present invention.

도시한 바와 같이, 행 방향으로 게이트 배선(102)을 형성하고 게이트 배선(102)과 교차하도록 열 방향으로 데이터 배선(112)을 형성한다.As shown in the drawing, the gate wiring 102 is formed in the row direction and the data wiring 112 is formed in the column direction so as to intersect the gate wiring 102.

상기 두 배선(102,112)이 교차하여 정의되는 영역을 픽셀영역이라 하며, 상기 픽셀 영역에는 상기 데이터 배선(112)과 평행하게 이격된 접지배선(이하, "공통배선"이라 칭함)(120)을 형성한다.An area defined by the intersection of the two wires 102 and 112 is called a pixel area, and a ground wire 120 (hereinafter referred to as a "common wire") 120 is formed in the pixel area to be spaced apart in parallel with the data wire 112. do.

상기 두 배선(102, 112)의 교차하는 지점에는 게이트 전극(104)과 제 1 반도체층(108)과 소스 전극(116)과 드레인 전극(118)으로 구성된 박막트랜지스터(T)가 위치한다.The thin film transistor T including the gate electrode 104, the first semiconductor layer 108, the source electrode 116, and the drain electrode 118 is positioned at the intersection of the two wires 102 and 112.

상기 공통배선(120)의 하부에는 상기 제 1 반도체층(108)과 동일층 동일물질로 형성된 제 2 반도체층(110)이 더욱 형성되며, 이는 공통배선 콘택홀을 형성할 때 에치 스토퍼의 역할을 하게 된다.A second semiconductor layer 110 formed of the same material as the first semiconductor layer 108 is further formed below the common wiring 120, which serves as an etch stopper when forming the common wiring contact hole. Done.

또한, 상기 제 1 반도체층(108)은 상기 데이터 배선(112)의 하부로 연장되어 데이터 배선(112)의 접촉특성이 개선되도록 한다.In addition, the first semiconductor layer 108 extends below the data line 112 to improve contact characteristics of the data line 112.

상기 픽셀영역에는 제 2 캐패시터전극(134)과 픽셀전극(140)을 구성하며, 상기 제 2 캐패시터전극(134)은 공통배선 콘택홀(130)을 통해 상기 공통배선(120)과 접촉하고 상기 픽셀전극(140)은 드레인 보조전극(132)을 통해 간접적으로 상기 드 레인 전극(118)과 접촉하도록 구성한다.A second capacitor electrode 134 and a pixel electrode 140 are formed in the pixel region, and the second capacitor electrode 134 contacts the common wiring 120 through the common wiring contact hole 130 and the pixel. The electrode 140 is configured to contact the drain electrode 118 indirectly through the drain auxiliary electrode 132.

이때, 상기 공통배선(120)의 하부에는 게이트 절연막을 사이에 두고, 공통배선과 평면적으로 겹쳐지면서 상기 픽셀전극(140)과 접촉하는 제 1 캐패시터전극(105)을 더욱 구성한다.In this case, the first capacitor electrode 105 further contacting the pixel electrode 140 while overlapping the common wiring planarly with a gate insulating layer interposed therebetween.

따라서, 본 발명에 따른 엑스레이 영상감지소자는 제 1, 및 제 2 스토리지 캐패시터(C1,C2)가 구성되며, 상기 제 1 스토리지 캐패시터(C1)의 제 1 전극은 상기 제 1 스토리지 전극(105)이고, 제 2 전극은 상기 공통배선(120)이며, 상기 제 2 스토리지 캐패시터(C2)의 제 1 전극은 상기 제 2 캐패시터 전극(134)이고 제 2 전극은 픽셀전극(140)이다.Therefore, the X-ray image sensing device according to the present invention includes first and second storage capacitors C 1 and C 2 , and the first electrode of the first storage capacitor C 1 is the first storage electrode ( 105, the second electrode is the common wiring 120, the first electrode of the second storage capacitor C 2 is the second capacitor electrode 134, and the second electrode is the pixel electrode 140.

상기 픽셀전극(140)은 도시하지는 않았지만 광도전막(도 1의 2)에서 발생한 정공(hole)이 스토리지 캐패시터(C1,C2)내에 축적될 수 있도록 전하를 모으는 집전전극의 역할을 한다.Although not shown, the pixel electrode 140 serves as a current collecting electrode that collects charges so that holes generated in the photoconductive film (2 of FIG. 1) can accumulate in the storage capacitors C 1 and C 2 .

이하, 도면을 참조하여 본 발명에 따른 엑스레이 영상 감지소자의 제조공정을 설명한다.Hereinafter, a manufacturing process of an X-ray image sensing device according to the present invention will be described with reference to the drawings.

도 5a 내지 도 5h는 도 3의 절단선 Ⅴ-Ⅴ`를 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.5A through 5H are cross-sectional views taken along the cutting line VV ′ of FIG. 3, and according to the process sequence of the present invention.

먼저, 도 5a를 참조하여 설명하면, 도시한 바와 같이 기판(100)상에 데이터 영역(D)과 스위칭영역(T)과 화소영역(P)과 공통배선 영역(G)을 정의한다.First, referring to FIG. 5A, as illustrated, a data region D, a switching region T, a pixel region P, and a common wiring region G are defined on a substrate 100.

저 저항의 알루미늄(Al), 알루미늄 합금(주로, AlNd)등을 증착하고 패턴하 여, 게이트 배선(도 4의 102)과 게이트 배선에서 상기 스위치 영역(T)으로 연장된 게이트 전극(104)을 형성한다. 동시에, 상기 게이트 전극(104)과 근접한 부분에서 상기 화소영역(P)으로 연장된 제 1 캐패시터전극(105)을 형성한다. Low-resistance aluminum (Al), aluminum alloy (mainly AlNd), and the like are deposited and patterned to form a gate electrode 104 extending from the gate wiring (102 in FIG. 4) and the switch region T in the gate wiring. Form. At the same time, the first capacitor electrode 105 extending to the pixel region P in a portion close to the gate electrode 104 is formed.

이때, 상기 게이트 전극(104)은 알루미늄(Al)층을 포함하는 이중층으로 형성할 수 있으며 이와 같이 하는 이유는, 게이트전극(104) 물질로는 RC 딜레이(delay)를 작게 하기 위하여 저항이 작은 알루미늄이 주류를 이루고 있으나, 순수 알루미늄은 화학적으로 내식성이 약하고, 후속의 고온 공정에서 힐락(hillock)형성에 의한 배선 결함문제를 야기하므로, 상기와 같이 적층 구조를 적용하기도 한다.In this case, the gate electrode 104 may be formed as a double layer including an aluminum (Al) layer. The reason for this is as the material of the gate electrode 104, which has a low resistance to reduce the RC delay. Although this is mainstream, pure aluminum is chemically weak in corrosion resistance and causes a wiring defect problem due to hillock formation in a subsequent high temperature process, and thus a laminated structure may be applied as described above.

다음으로, 상기 게이트 배선(도 4의 102)과 게이트 전극(104)이 형성된 기판(100)의 전면에 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연 물질 그룹과, 경우에 따라서는 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)등으로 구성된 유기절연 물질그룹 중 선택된 하나를 증착 또는 도포하여 게이트 절연막(106)을 형성한다. Next, an inorganic insulating material group including silicon nitride (SiN X ) and silicon oxide (SiO 2 ) on the entire surface of the substrate 100 on which the gate wiring (102 of FIG. 4) and the gate electrode 104 are formed. In some embodiments, the gate insulating layer 106 may be formed by depositing or applying one selected from the group of organic insulating materials including benzocyclobutene (BCB), acryl resin, and the like.

도 5b에 도시한 바와 같이, 상기 게이트 절연막(106)상에 연속하여, 절연막이 외부의 공기중에 노출되지 않은 상태에서 순수 비정질 실리콘(A-Si:H), 불순물 비정질 실리콘(n+a-Si:H)을 순서대로 적층한 후 패터닝하여, 상기 스위칭 영역(T)과 데이터 영역(D)에 제 1 반도체층(108)과, 상기 공통배선 영역에 제 2 반도체층(110)을 형성한다.As shown in FIG. 5B, the amorphous silicon (A-Si: H) and the impurity amorphous silicon (n + a-Si) are continuously formed on the gate insulating film 106 while the insulating film is not exposed to the outside air. : H is stacked in order and patterned to form a first semiconductor layer 108 in the switching region T and a data region D, and a second semiconductor layer 110 in the common wiring region.

이때, 상기 제 1 및 제 2 반도체층(108,110)은 각각 비정질 실리콘층(108a,110a)과 오믹 콘택층(108b,110b)이 적층된 형상이며 특히, 상기 스위칭 영역(T)에 대응하여 형성된 비정질 실리콘층(108a)을 액티브층(active layer)이라 하고, 불순물이 포함된 비정질 실리콘층(108b)을 오믹 콘택층(ohmic contact layer)이라 한다.In this case, the first and second semiconductor layers 108 and 110 are formed by stacking amorphous silicon layers 108a and 110a and ohmic contact layers 108b and 110b, respectively. In particular, the amorphous regions formed to correspond to the switching region T are formed. The silicon layer 108a is called an active layer, and the amorphous silicon layer 108b containing impurities is called an ohmic contact layer.

도 5c에 도시한 바와 같이, 상기 제 1 및 제 2 반도체층(108,110)이 형성된 기판(100)의 전면에 몰리브덴(Mo)을 증착하고 패턴하여, 상기 게이트 배선(도 4의 102)과 교차하여 픽셀영역을 정의하는 데이터 배선(112)과, 이에 연결되고 상기 게이트 전극(104)의 일측 상부로 연장된 소스 전극(116)과, 이와는 소정간격 이격된 드레인 전극(118)과, 상기 픽셀영역의 중앙에 위치하고 데이터 배선(112)과는 평행하게 이격된 공통배선(120)을 형성한다.As shown in FIG. 5C, molybdenum (Mo) is deposited and patterned on the entire surface of the substrate 100 on which the first and second semiconductor layers 108 and 110 are formed, and intersect with the gate wiring 102 (FIG. 4). A data line 112 defining a pixel region, a source electrode 116 connected to the source electrode 116 extending to an upper side of the gate electrode 104, a drain electrode 118 spaced apart from the predetermined region, and a pixel region of the pixel region. The common wiring 120 is positioned in the center and spaced apart from the data wiring 112 in parallel.

연속하여, 상기 소스 및 드레인 전극(116,118)의 사이로 노출된 일부 오믹콘택층(108b)을 식각하여 액티브층(108)의 일부를 노출한다.Subsequently, some of the ohmic contact layers 108b exposed between the source and drain electrodes 116 and 118 are etched to expose a portion of the active layer 108.

도 5d에 도시한 바와 같이, 상기 데이터 배선(112)과 소스 및 드레인 전극(116,118)과 공통배선(120)이 형성된 기판(100)의 전면에 실리콘 절연막(질화 실리콘(SiNx) 또는 산화 실리콘(SiO2))을 소정의 방법으로 증착하여 제 1 보호막(121)을 형성한다.As shown in FIG. 5D, a silicon insulating film (SiN x or silicon oxide) is formed on the entire surface of the substrate 100 on which the data lines 112, the source and drain electrodes 116 and 118, and the common wiring 120 are formed. SiO 2 )) is deposited by a predetermined method to form the first passivation layer 121.

연속하여, 상기 제 1 보호막(121)을 건식식각 방식으로 패터닝하여, 상기 드레인 전극(118)의 일부를 노출하는 제 1 드레인 콘택홀(122)과, 상기 공통배선(129)중 일부가 대면적으로 구성된 부분의 상부에 공통배선 콘택홀(124)을 형성한다.Subsequently, the first passivation layer 121 is patterned by dry etching, so that the first drain contact hole 122 exposing a part of the drain electrode 118 and a part of the common wiring 129 have a large area. The common wiring contact hole 124 is formed on an upper portion of the portion.

상기 제 1 드레인 콘택홀(122)은 이에 대응하는 드레인 전극(118)과 그 하부의 게이트 절연막(106)이 식각되어 형성되며, 상기 드레인 전극(118)의 측면과 하부의 제 1 캐패시터 전극(105)을 동시에 노출하게 된다.The first drain contact hole 122 is formed by etching a drain electrode 118 corresponding to the drain electrode 118 and a gate insulating layer 106 below the first drain contact hole 122. The first capacitor electrode 105 on the side and bottom of the drain electrode 118 is etched. ) At the same time.

상기 공통배선 콘택홀(124)은 하부의 공통배선(120)을 측면 노출하게 된다. 이때, 상기 공통배선 콘택홀(124)을 형성하는 공정 중, 상기 공통배선(120)의 하부에 형성된 제 2 반도체층(110)은 에치 스토퍼(etch stopper)의 역할을 하기 때문에 그 이상 식각되지 않게 된다.The common wiring contact hole 124 exposes a lower side of the common wiring 120. In this case, during the process of forming the common wiring contact hole 124, the second semiconductor layer 110 formed below the common wiring 120 serves as an etch stopper so that the second semiconductor layer 110 is not etched any more. do.

다음으로, 도 5e에 도시한 바와 같이, 상기 제 1 보호막(121)의 상부에 투명한 유기절연막을 증착하여 제 2 보호막(126)을 형성하고 패턴하여, 상기 제 1 드레인 콘택홀에 대응하여 제 2 드레인 콘택홀(128)을 형성하고, 상기 제 1 공통배선 콘택홀에 대응하여 제 2 공통배선 콘택홀(130)을 형성한다.Next, as illustrated in FIG. 5E, a transparent organic insulating film is deposited on the first passivation layer 121 to form and pattern a second passivation layer 126 to form a second pattern corresponding to the first drain contact hole. A drain contact hole 128 is formed, and a second common wiring contact hole 130 is formed corresponding to the first common wiring contact hole.

전술한 바와 같이, 상기 유기절연막인 제 2 보호막(126)의 하부에 무기절연막인 제 1 보호막(121)을 형성하는 이유는 아래와 같다.As described above, the reason for forming the first passivation layer 121 as the inorganic insulation layer under the second passivation layer 126 as the organic insulation layer is as follows.

이는 앞서 설명한 바와 같다. 즉, 상기 노출된 액티브층(108b)과 직접 맞닿는 층인 제 1 보호막(121)을 실리콘 절연막으로 구성하면, 상기 노출된 액티브층(108b)과 제 1 보호막(121)과의 계면특성이 뛰어나기 때문에 전자를 트랩하는 영역이 적어지게 되고 따라서, 전자의 이동도(mobility)가 빨라지는 결과를 얻을 수 있다. This is as described above. That is, when the first passivation layer 121, which is a layer in direct contact with the exposed active layer 108b, is formed of a silicon insulating layer, the interface property between the exposed active layer 108b and the first passivation layer 121 is excellent. The area trapping electrons becomes smaller, and therefore, the result is that the mobility of electrons becomes faster.

따라서, 유기 절연막으로 된 제 2 보호막(126)과 채널과의 직접 접촉에 의한 누설전류(leakage current)의 증가현상을 방지 할 수 있다. Therefore, an increase in leakage current due to direct contact between the second protective film 126 made of the organic insulating film and the channel can be prevented.

도 5f에 도시한 바와 같이, 상기 제 2 보호막(126)이 형성된 기판(100)의 전면에 ITO(Indium Tin Oxide)와 같은 투명도전성 물질을 증착하고 패터닝하여, 상기 노출된 드레인 전극(118) 및 제 1 캐패시터 전극(105)과 접촉하는 드레인 보조전극(132)과, 상기 노출된 공통배선(120)과 접촉하는 캐패시터 전극(134)을 형성한다. As shown in FIG. 5F, a transparent conductive material such as indium tin oxide (ITO) is deposited and patterned on the entire surface of the substrate 100 on which the second passivation layer 126 is formed, thereby exposing the exposed drain electrode 118 and A drain auxiliary electrode 132 in contact with the first capacitor electrode 105 and a capacitor electrode 134 in contact with the exposed common wiring 120 are formed.

상기 공통배선(120)은 픽셀의 일부를 지나도록 형성되어 있으나(도 4), 커패시터전극(134)은 데이터배선(112)과는 중첩되지 않는 한도에서 공통배선(120)보다 넓게하여, 이후 공정에서 형성하는 픽셀전극의 면적 중 절반이상과 중첩되게 형성된다. The common wiring 120 is formed to pass a part of the pixel (FIG. 4), but the capacitor electrode 134 is wider than the common wiring 120 so as not to overlap with the data wiring 112, and then the process. It overlaps with at least half of the area of the pixel electrode formed at.

다음으로, 도 5g에 도시한 바와 같이, 상기 드레인 보조전극(132)과 캐패시터전극(134)이 구성된 기판(100)의 전면에 전술한 유기절연 물질 그룹 중 선택된 하나를 증착하여 제 3 보호막(136)을 형성한다.Next, as shown in FIG. 5G, one of the above-described organic insulating material groups is deposited on the entire surface of the substrate 100 including the drain auxiliary electrode 132 and the capacitor electrode 134 to form a third passivation layer 136. ).

상기 제 3 보호막(136)을 패터닝하여, 상기 드레인 보조전극(132)을 노출하는 제 3 드레인 콘택홀(138)을 형성한다.The third passivation layer 136 is patterned to form a third drain contact hole 138 exposing the drain auxiliary electrode 132.

제 3 드레인 콘택홀(138)은 이미 형성되어 있는 드레인 보조전극(132)보다 좁은 면적으로 형성한다. 드레인 전극(118)상에 드레인 보조전극(132)이 형성되어 있기 때문에 제 3 드레인 콘택홀(138)형성 시 드레인 전극(118)의 손상을 방지할 수 있고, 안정된 접촉특성을 얻을 수 있다.The third drain contact hole 138 is formed to have a smaller area than the drain auxiliary electrode 132 already formed. Since the drain auxiliary electrode 132 is formed on the drain electrode 118, damage to the drain electrode 118 can be prevented when the third drain contact hole 138 is formed, and stable contact characteristics can be obtained.

도 5h에 도시한 바와 같이, 상기 제 3 보호막(136)의 전면에 투명 도전성 금 속을 증착하고 패턴하여, 상기 노출된 드레인 보조전극(132)과 접촉하면서 상기 소스 및 드레인전극(116,118)상부와 상기 픽셀영역(P)상에 픽셀전극(140)을 형성한다.As shown in FIG. 5H, a transparent conductive metal is deposited and patterned on the entire surface of the third passivation layer 136 to contact the exposed drain auxiliary electrode 132 and the upper portions of the source and drain electrodes 116 and 118. The pixel electrode 140 is formed on the pixel region P.

상기 픽셀전극(140)은 상기 제 3 보호막(136)을 사이에 두고 상기 제 2 캐패시터 전극(134)과 평면적으로 겹쳐져 형성된다.The pixel electrode 140 is formed to overlap the second capacitor electrode 134 in a planar manner with the third passivation layer 136 interposed therebetween.

전술한 공정에서, 상기 픽셀 전극(140)과 접촉하는 제 1 캐패시터 전극(105)을 제 1 전극으로 하고 그 상부의 공통배선(120)을 제 2 전극으로 하는 제 1 스토리지 캐패시터(C1)가 형성될 수 있고, 상기 공통배선(120)과 접촉하는 제 2 캐패시터 전극(105)을 제 1 전극으로 하고, 그 상부의 픽셀전극(140)을 제 2 전극으로 하는 제 2 스토리지 캐패시터(C2)가 형성될 수 있다.In the above-described process, the first storage capacitor C 1 having the first capacitor electrode 105 in contact with the pixel electrode 140 as the first electrode and the common wiring 120 thereon as the second electrode is And a second storage capacitor C 2 having a second capacitor electrode 105 in contact with the common wiring 120 as a first electrode and a pixel electrode 140 thereon as a second electrode. Can be formed.

다음 공정은 도시하지 않았지만, 감광성 물질을 도포하는 단계로, 감광성 물질은 외부의 신호를 받아서 전기적인 신호로 변환하는 변환기로 쓰이는데, 비정질 셀레니움(selenium)의 화합물을 진공증착기(evaporator)를 이용하여 100-500㎛ 두께로 증착한다. 또한, HgI2, PbO, CdTe, CdSe, 탈륨브로마이드, 카드뮴설파이드 등과 같은 종류의 암전도도가 작고 외부신호에 민감한, 특히 엑스레이 광전도도가 큰 엑스레이 감광성물질을 사용할 수 있다. 감광물질이 엑스레이 광에 노출되면 광의 세기에 따라 감광물질 내에 전자 및 정공쌍이 발생한다. Although the following process is not shown, the photosensitive material is applied, and the photosensitive material is used as a transducer which receives an external signal and converts the signal into an electrical signal. The compound of amorphous selenium is converted to 100 by using an evaporator. Deposit at -500 μm thickness. In addition, an X-ray photosensitive material having a low dark conductivity and sensitive to an external signal, particularly X-ray photoconductivity, may be used, such as HgI 2 , PbO, CdTe, CdSe, thallium bromide, cadmium sulfide, and the like. When the photosensitive material is exposed to X-ray light, electrons and hole pairs are generated in the photosensitive material according to the light intensity.

이상과 같은 공정으로 본 발명의 실시예에 따른 엑스레이 영상감지소자를 제작할 수 있다. The X-ray image sensing device according to the embodiment of the present invention can be manufactured by the above process.

상술한 바와 같이, 본 발명에 따른 제조방법으로 형성된 엑스레이 영상 감지소자는 상기 공통배선의 하부에 픽셀전극과 접촉하는 별도의 제 2 스토리지 캐패시터전극을 구성함으로서, 하나의 화소에 두개의 보조 용량부가 형성될 수 있기 때문에 종래에 비해 안정된 이미지를 구현할 수 있는 효과가 있다.
As described above, the X-ray image sensing device formed by the manufacturing method according to the present invention forms a second storage capacitor electrode in contact with the pixel electrode under the common wiring so that two auxiliary capacitors are formed in one pixel. Since it can be the effect that can implement a stable image compared to the conventional.

Claims (14)

기판과;A substrate; 상기 기판 상에 게이트 절연막을 사이에 두고 서로 수직하게 교차하여 픽셀영역을 정의하는 게이트 배선과 데이터 배선과;Gate wirings and data wirings intersecting each other vertically with a gate insulating film interposed therebetween to define pixel regions; 상기 두 배선의 교차지점에 위치하고, 게이트 전극과 제 1 반도체층과 소스 전극과 드레인 전극으로 구성된 박막트랜지스터와;A thin film transistor positioned at the intersection of the two wires, the thin film transistor comprising a gate electrode, a first semiconductor layer, a source electrode, and a drain electrode; 상기 게이트 절연막 위로 상기 데이터 배선과 평행하게 이격하여 일 방향으로 연장된 공통배선과;A common wiring spaced apart from the data wiring in parallel with the data line and extending in one direction; 상기 공통배선의 하부에, 제 2 반도체층과 상기 게이트 절연막을 사이에 두고 상기 드레인 전극과 일끝이 중첩하며 배선형태로 상기 공통배선과 중첩하도록 구성된 제 1 캐패시터 전극과;A first capacitor electrode below the common wiring, having a second semiconductor layer and the gate insulating layer interposed therebetween, at least one end of which overlaps the common wiring in a wiring form; 상기 픽셀영역의 상부에 위치하고, 상기 공통배선과 접촉하며 상기 제 1 캐패시터 전극과 중첩하며 형성된 투명한 제 2 캐패시터 전극과;A transparent second capacitor electrode disposed on the pixel area and in contact with the common wiring and overlapping the first capacitor electrode; 상기 제 2 캐패시터 전극의 상부에 제 1 보호막을 사이에 두고 위치하고, 상기 드레인 전극 및 제 1 캐패시터 전극과 접촉하는 투명한 화소전극A transparent pixel electrode disposed on the second capacitor electrode with a first passivation layer interposed therebetween and in contact with the drain electrode and the first capacitor electrode; 을 포함하며, 상기 제 1 스토리지 캐패시터 전극과 게이트 절연막과 공통배선이 제 1 캐패시터를 이루며, 상기 화소전극과 제 1 보호막과 상기 제 2 캐패시터 전극이 제 2 캐패시터를 이루며, 상기 제 1 및 제 2 캐패시터는 중첩하며 형성된 것이 특징인 엑스레이 영상감지소자.Wherein the first storage capacitor electrode, the gate insulating layer, and the common wiring form a first capacitor, the pixel electrode, the first passivation layer, and the second capacitor electrode form a second capacitor, and the first and second capacitors. The X-ray image sensing device, characterized in that formed overlapping. 제 1 항에 있어서,The method of claim 1, 상기 박막트랜지스터와 상기 제 1 보호막 사이에 무기절연막과 유기절연막이 적층된 형태를 가지며 상기 드레인 전극을 관통하여 그 측면을 노출시키며 상기 드레인 전극 하부에 위치하는 상기 제 1 캐패시터 전극을 노출시키는 콘택홀을 갖는 제 2 보호막을 더욱 포함하는 엑스레이 영상감지소자.An inorganic insulating layer and an organic insulating layer are stacked between the thin film transistor and the first passivation layer. The contact hole exposes the side surface through the drain electrode and exposes the first capacitor electrode under the drain electrode. The x-ray image sensing device further comprises a second protective film having. 제 2 항에 있어서,The method of claim 2, 상기 무기 절연막은 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)이고, 상기 유기 절연막은 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)인 엑스레이 영상감지소자.And the inorganic insulating layer is silicon nitride (SiN x ) or silicon oxide (SiO 2 ), and the organic insulating layer is benzocyclobutene (BCB) and an acrylic resin. 제 2 항에 있어서, The method of claim 2, 상기 제 2 보호막 위로 상기 콘택홀을 통해 상기 드레인 전극과 제 1 캐패시터 전극과 접촉하며, 동시에 상기 화소전극과도 접촉하는 드레인 보조전극이 더욱 구성된 엑스레이 영상감지소자.And a drain auxiliary electrode in contact with the drain electrode and the first capacitor electrode through the contact hole on the second passivation layer and in contact with the pixel electrode. 제 1 항에 있어서,The method of claim 1, 상기 공통배선과 소스 및 드레인 전극은 몰리브덴(Mo)으로 구성된 엑스레이 영상 감지소자.The common wiring and the source and drain electrodes are molybdenum (Mo) X-ray image sensing device. 제 1 항에 있어서,The method of claim 1, 상기 제 2 캐패시터 전극과 화소전극은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속인 엑스레이 영상감지 소자.And the second capacitor electrode and the pixel electrode are transparent conductive metals including indium tin oxide (ITO) and indium zinc oxide (IZO). 제 1 항에 있어서,The method of claim 1, 상기 제 1 반체층과 제 2 반도체층은 순수 비정질 실리콘층과 불순물 비정질 실리콘층이 적층되어 구성된 엑스레이 영상감지소자.The first half layer and the second semiconductor layer is an X-ray image sensing device configured by stacking a pure amorphous silicon layer and an impurity amorphous silicon layer. 제 1 항에 있어서,The method of claim 1, 상기 제 1 반도체층은 상기 데이터배선의 하부로 연장된 엑스레이 영상감지소자.The first semiconductor layer is an X-ray image sensing device extending below the data line. 스위칭 영역과 화소 영역과 공통배선 영역이 정의(定義)된 기판상에 상기 화소영역의 일측을 따라 연장된 게이트 배선과, 게이트 배선에서 스위칭 영역으로 연장된 게이트 전극과, 상기 공통배선 영역에 제 1 캐패시터 전극을 형성하는 단계와;A gate wiring extending along one side of the pixel region on a substrate on which a switching region, a pixel region and a common wiring region are defined, a gate electrode extending from the gate wiring to a switching region, and a first wiring in the common wiring region; Forming a capacitor electrode; 상기 게이트 전극과 게이트 배선과 제 1 캐패시터 전극 위로 기판의 전면에 게이트 절연막을 형성하는 단계와;Forming a gate insulating film on an entire surface of the substrate over the gate electrode, the gate wiring, and the first capacitor electrode; 상기 게이트 전극의 상부의 게이트 절연막 상에 제 1 반도체층과, 상기 공통배선 영역에 제 2 반도체층을 형성하는 단계와;Forming a first semiconductor layer on the gate insulating film on the gate electrode and a second semiconductor layer on the common wiring region; 상기 제 1 반도체층 위로 소스 전극과 이와 이격하며 상기 제 1 캐패시터 전극과 일끝단이 중첩하는 드레인 전극과, 상기 게이트 절연막 위로 상기 소스 전극과 연결되고 상기 게이트 배선과 수직하게 교차하여 상기 화소영역을 정의하는 데이터 배선과, 상기 제 2 반도체층의 상부에 상기 데이터 배선과 나란하게 이격하는 공통배선을 형성하는 단계와;A source electrode spaced apart from the source electrode on the first semiconductor layer and overlapping the first capacitor electrode and one end thereof; a pixel region connected to the source electrode on the gate insulating layer and perpendicularly crossing the gate line; Forming a data line and a common line spaced apart from the data line in parallel with the data line; 상기 소스 및 드레인 전극과 데이터 배선과 공통배선 위로 기판의 전면에 무기 절연막인 제 1 보호막을 형성하고 패턴하여, 상기 드레인 전극과 제 1 캐패시터 전극을 노출하는 제 1 드레인 콘택홀과, 상기 공통배선을 노출하는 제 1 공통배선 콘택홀을 형성하는 단계와;Forming a first protective film, which is an inorganic insulating film, on the entire surface of the substrate over the source and drain electrodes, the data lines, and the common wiring, and patterning the first drain contact hole to expose the drain electrode and the first capacitor electrode; Forming a first common wiring contact hole to expose; 상기 제 1 보호막의 상부에 유기 절연막인 제 2 보호막을 형성하고 패턴하여, 상기 드레인 전극과 제 1 캐패시터 전극을 노출하는 제 2 드레인 콘택홀과, 상기 공통배선을 노출하는 제 2 공통배선 콘택홀을 형성하는 단계와;Forming and patterning a second passivation layer, which is an organic insulating layer, on the first passivation layer to expose the drain electrode and the first capacitor electrode, and a second common wiring contact hole exposing the common wiring; Forming; 상기 제 2 보호막 위로 노출된 공통배선과 접촉하며 상기 제 1 캐패시터 전극과 중첩하는 투명한 제 2 캐패시터 전극을 형성하는 단계와;Forming a transparent second capacitor electrode in contact with the common wiring exposed over the second passivation layer and overlapping the first capacitor electrode; 상기 제 2 캐패시터 전극 위로 기판의 전면에 제 3 보호막을 형성하고 패턴하여, 상기 드레인 전극과 제 1 캐패시터 전극을 노출하는 제 3 드레인 콘택홀을 형성하는 단계와;Forming and patterning a third passivation layer over the second capacitor electrode on the entire surface of the substrate to form a third drain contact hole exposing the drain electrode and the first capacitor electrode; 상기 제 3 보호막 위로 노출된 드레인 전극과 제 1 캐패시터 전극과 접촉하면서, 상기 화소영역에 위치하는 화소전극을 형성하는 단계Forming a pixel electrode positioned in the pixel region while contacting the drain electrode and the first capacitor electrode exposed on the third passivation layer; 를 포함하는 엑스레이 영상감지소자 제조방법.X-ray image sensing device manufacturing method comprising a. 제 9 항에 있어서,The method of claim 9, 상기 제 1 보호막은 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)으로 형성되고, 상기 제 2 보호막은 벤조사이클로부텐(BCB)또는 아크릴(acryl)계 수지(resin)로 형성된 엑스레이 영상감지소자 제조방법.The first passivation layer is formed of silicon nitride (SiN x ) or silicon oxide (SiO 2 ), and the second passivation layer is made of benzocyclobutene (BCB) or an acrylic resin. Way. 제 9 항에 있어서,The method of claim 9, 상기 제 2 보호막 위로 상기 드레인 전극 및 게이트 전극과 상기 화소전극과 동시에 접촉하는 드레인 보조전극을 형성하는 단계를 더욱 포함하는 엑스레이 영상감지소자 제조방법.And forming a drain auxiliary electrode in contact with the drain electrode, the gate electrode, and the pixel electrode at the same time on the second passivation layer. 제 9 항에 있어서,The method of claim 9, 상기 공통배선과 소스 및 드레인 전극은 몰리브덴(Mo)으로 형성된 엑스레이 영상 감지소자 제조방법.The common wiring and the source and drain electrodes are formed of molybdenum (Mo) X-ray image sensing device manufacturing method. 제 9 항에 있어서,The method of claim 9, 상기 제 2 캐패시터 전극과 화소전극은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속으로 형성된 엑스레이 영상감지 소자 제조방법.And the second capacitor electrode and the pixel electrode are made of a transparent conductive metal including indium tin oxide (ITO) and indium zinc oxide (IZO). 제 9 항에 있어서,The method of claim 9, 상기 제 1 반체층과 제 2 반도체층은 순수 비정질 실리콘층(a-Si:H)과 불순물 비정질 실리콘(n+a-Si:H)층이 적층되어 형성된 엑스레이 영상감지소자 제조방법.The first half layer and the second semiconductor layer is a method of manufacturing an X-ray image sensing device formed by stacking a pure amorphous silicon layer (a-Si: H) and an impurity amorphous silicon (n + a-Si: H) layer.
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