KR100969695B1 - Semiconductor device capable of switching operation modes - Google Patents

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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명에 따르면 반도체장치는 기판의 주변을 따라 배치된 제1 내지 제4내부단자들, 제1내부단자에 연결된 회로, 제2내부단자에 연결된 제1외부단자, 제3내부단자에 연결된 제2외부단자, 및 제4내부단자에 연결된 제3외부단자를 포함한다. 회로는 제1내부단자와 제1외부단자의 접속상태를 나타내는 신호를 출력한다. 제1 및 제2내부단자의 중앙 사이의 거리는 제1외부단자가 나란히 배치된 기판의 일측에 평행한 방향에서 L1이다. 제3 및 제4내부단자의 중앙 사이의 거리는 제2 및 제3외부단자가 나란히 배치된 기판의 일측에 평행한 방향에서 L2이다. 거리 L1은 거리 L2보다 작게 설정된다. 이러한 구조로, 모든 내부단자들이 거리 L1만큼 떨어져 있는 경우에 비해, 내부단자들의 수에 의해 결정된 기판 주변의 길이가 L2 - L1만큼 감소된다. 그 결과, 기판의 영역은 감소될 수 있다. According to the present invention, a semiconductor device includes first to fourth internal terminals disposed along a periphery of a substrate, a circuit connected to a first internal terminal, a first external terminal connected to a second internal terminal, and a second connected to a third internal terminal. An external terminal, and a third external terminal connected to the fourth internal terminal. The circuit outputs a signal indicating a connection state between the first internal terminal and the first external terminal. The distance between the centers of the first and second inner terminals is L1 in a direction parallel to one side of the substrate on which the first outer terminals are arranged side by side. The distance between the centers of the third and fourth internal terminals is L2 in a direction parallel to one side of the substrate on which the second and third external terminals are arranged side by side. The distance L1 is set smaller than the distance L2. With this structure, the length around the substrate determined by the number of internal terminals is reduced by L2-L1, compared with the case where all internal terminals are separated by the distance L1. As a result, the area of the substrate can be reduced.

모드패드, 단자와의 거리, 내부단자, 외부단자, 동작모드선택 Mode pad, distance from terminal, internal terminal, external terminal, operation mode selection

Description

동작모드를 스위칭할 수 있는 반도체장치{Semiconductor device capable of switching operation modes}Semiconductor device capable of switching operation modes

본 발명은 반도체장치에 관한 것이고, 보다 상세하게는 접속의 존재 또는 부존재에 기초해 동작모드를 전환하는 반도체장치에 관한 것이다. The present invention relates to a semiconductor device, and more particularly to a semiconductor device for switching the operation mode based on the presence or absence of a connection.

기판(칩)에 미리 상이한 여러 기능을 실행하기 위한 회로를 형성하고 반도체장치로의 조립시 사용자의 요구를 충족시키는 특정기능을 선택하여, 선택된 기능을 가진 회로를 활성화함으로써 반도체장치를 커스토마이즈하는 것이 관행이다. 이에 의해 일반적인 목적의 칩을 만드는 것에 의해 전체 제조비용을 감소시키면서도 사용자의 개인적인 요구들을 실현시키는 반도체장치가 제조될 수 있다. Customizing a semiconductor device by forming a circuit for executing various different functions in advance on a substrate (chip), selecting a specific function that meets a user's needs when assembling the semiconductor device, and activating a circuit having the selected function. It is a practice. This makes it possible to manufacture a semiconductor device that realizes individual requirements of the user while reducing the overall manufacturing cost by making a general purpose chip.

US 5,754,879는 외부단자(전원공급외부단자, 접지회부단자 또는 리셋외부단자)가 동작모드선택을 위한 칩 상에 제공된 내부단자(모드패드)에 접속되는지 여부에 기초하여 여러 동작모드 중 어느 하나를 선택하는 기술을 개시한다. 이 기술은 동작모드선택을 위한 특정신호들이 공급되는 외부단자를 새로 장착하지 않고 접속의 존재 또는 부존재에 기초해서만 반도체장치가 동작모드를 선택할 수 있게 한다. US 5,754,879 selects one of several operating modes based on whether an external terminal (power supply external terminal, earth ground terminal or reset external terminal) is connected to an internal terminal (mode pad) provided on the chip for operation mode selection. Disclosed is a technique. This technique allows the semiconductor device to select an operation mode only on the basis of the presence or absence of a connection without newly installing an external terminal to which specific signals for operation mode selection are supplied.

신호들이 칩의 외측으로부터 입력되고 출력되는 내부단자들은 칩의 주변을 따라 배치된다. 패드에 의해 둘러싸이는 칩의 중앙영역에서 다양한 회로들이 형성된다. 최근 소형화 및 다층배선에서의 진보는 칩에 많은 회로를 실장할 수 있게 한다. 그러나, 칩은 칩의 주변을 따라 배치되도록 요구된 패드들의 수가 함께 증가하지 않고는 많은 회로를 가질 수 없고, 어떤 제품은 칩의 주변을 따라 배치되도록 요구된 패드들의 수가 칩의 크기를 결정한다. The internal terminals through which signals are input and output from the outside of the chip are arranged along the periphery of the chip. Various circuits are formed in the central region of the chip surrounded by the pads. Recent miniaturization and advances in multilayer wiring have made it possible to mount many circuits on a chip. However, a chip cannot have many circuits without increasing the number of pads required to be placed along the perimeter of the chip, and some products determine the size of the chip as the number of pads required to be placed along the perimeter of the chip.

본 발명자는 개개의 사용자의 요구를 충족시키기 위한 다양한 회로와 동작모드선택을 위한 모드패드들이 실장되는 칩에 있어서, 모드패드를 추가하는 것은 칩크기를 증가시킨다는 것을 인식했다. 특히, 중요한 것은 칩에 상이한 여러기능을 실행시키는 회로들을 실장함으로써 가능한 많이 사용자의 요구를 충족시키려고 하는 경우 칩크기는 계속해서 증가한다는 것이다.The inventors have recognized that in a chip on which various pads and mode pads for selecting an operation mode are mounted to meet the needs of individual users, adding a mode pad increases the chip size. In particular, the chip size continues to increase when trying to meet the user's needs as much as possible by mounting circuits that perform different functions on the chip.

본 발명은 상술한 문제 중 하나 이상을 해결하고 또는 적어도 일부분에 있어서 상기한 문제들을 개선하고자 하는 것이다. The present invention seeks to solve one or more of the problems described above or to improve the problems described above, at least in part.

일 실시예에 있어서, 본 발명에 따른 반도체장치는, 기판; 기판의 주변을 따라 배치된, 제1내부단자, 제2내부단자, 제3내부단자 및 제4내부단자; 기판에 형성되고 제1내부단자에 접속된 회로; 제2내부단자에 접속된 제1외부단자; 제3내부단자에 접속된 제2외부단자; 및 제4내부단자에 접속되고 제2외부단자가 위치된 기판의 일측에 나란히 배치된 제3외부단자를 구비한다. 회로는 제1내부단자와 제1외부단자 사이의 접속상태를 나타내는 신호를 출력한다. 제1내부단자와 제2내부단자의 중앙 사이의 거리는 제1외부단자가 나란히 배치되는 기판의 일측에 평행한 방향에서 L1이다. 제3내부단자와 제4내부단자의 중앙 사이의 거리는 제2외부단자와 제3외부단자가 나란히 배치되는 기판의 일측과 평행한 방향에서 L2이다. 이러한 경우에 있어서, 거리 L1은 거리 L2보다 작게 설정된다. In one embodiment, a semiconductor device according to the present invention, a substrate; A first internal terminal, a second internal terminal, a third internal terminal and a fourth internal terminal disposed along the periphery of the substrate; A circuit formed in the substrate and connected to the first internal terminal; A first external terminal connected to the second internal terminal; A second external terminal connected to the third internal terminal; And a third external terminal connected to the fourth internal terminal and arranged side by side on one side of the substrate on which the second external terminal is located. The circuit outputs a signal indicating a connection state between the first internal terminal and the first external terminal. The distance between the center of the first inner terminal and the second inner terminal is L1 in a direction parallel to one side of the substrate on which the first outer terminal is disposed side by side. The distance between the center of the third inner terminal and the fourth inner terminal is L2 in a direction parallel to one side of the substrate on which the second outer terminal and the third outer terminal are disposed side by side. In this case, the distance L1 is set smaller than the distance L2.

이러한 구조로, 모든 내부단자들이 거리 L1만큼 떨어져 있는 경우에 비해 내부단자들의 수에 의해 결정되는 기판의 주변의 길이가 L2 - L1만큼 감소된다. With this structure, the length of the periphery of the substrate determined by the number of internal terminals is reduced by L2-L1 as compared with the case where all internal terminals are separated by the distance L1.

따라서, 기판크기가 기판의 주변을 따라 배치되도록 요구되는 내부단자들의 수에 의해 결정되는 제품이 동작모드선택내부단자를 추가함으로써 사용자 개개의 요구를 만족시키는 경우, 내부단자들이 거리 L1만큼 떨어져 있는 경우에서 보다 동 작모드선택내부단자 및 어떤 경우에는 동작모드선택내부단자에 접속되는 외부단자에 접속된 내부단자가 서로 거리 L2만큼 떨어져 있는 본 발명에 따른 영역에서, 기판이 더 작아질 수 있다. Therefore, when a product whose size is determined by the number of internal terminals required to be disposed along the periphery of the substrate satisfies individual user needs by adding an operation mode selection internal terminal, the internal terminals are separated by a distance L1. In the area according to the invention in which the internal mode connected to the operation mode selection internal terminal and in some cases the external terminal connected to the operation mode selection internal terminal are separated from each other by a distance L2, the substrate can be made smaller.

다른 실시예에서, 본 발명에 따른 반도체장치는 기판; 기판의 주변을 따라 배치된 제1내부단자, 제2내부단자, 제3내부단자, 및 제4내부단자; 및 기판에 형성되고 제1내부단자에 접속된 회로를 구비하는 반도체장치이다. 제1내부단자와 제2내부단자는 제1외부단자에 접속될 수 있다. 제3내부단자는 제2외부단자에 접속될 수 있다. 제4내부단자는 제3외부단자에 접속될 수 있다. 회로는 제1내부단자와 제1외부단자 사이의 접속상태를 나타내는 신호를 출력한다. 제1내부단자와 제2내부단자의 중앙 사이의 거리는 제1내부단자와 제2내부단자 중 하나가 배치되는 기판의 주변의 일측에 평행한 방향에서 L1이다. 제3내부단자와 제4내부단자의 중앙 사이의 거리는 제3내부단자와 제4내부단자가 배치되는 기판의 주변의 일측에 평행한 방향에서 L2이다. 이러한 경우에 있어서, 거리 L1은 거리 L2보다 작게 설정된다. In another embodiment, a semiconductor device according to the present invention comprises a substrate; A first internal terminal, a second internal terminal, a third internal terminal, and a fourth internal terminal disposed along the periphery of the substrate; And a circuit formed in the substrate and connected to the first internal terminal. The first internal terminal and the second internal terminal may be connected to the first external terminal. The third internal terminal may be connected to the second external terminal. The fourth internal terminal can be connected to the third external terminal. The circuit outputs a signal indicating a connection state between the first internal terminal and the first external terminal. The distance between the center of the first inner terminal and the second inner terminal is L1 in a direction parallel to one side of the periphery of the substrate on which one of the first inner terminal and the second inner terminal is disposed. The distance between the center of the third internal terminal and the fourth internal terminal is L2 in a direction parallel to one side of the periphery of the substrate on which the third internal terminal and the fourth internal terminal are disposed. In this case, the distance L1 is set smaller than the distance L2.

일부 내부단자들 사이의 간격이 L1이고 L1이 L2보다 짧은 거리인 이러한 구조로, 내부단자들의 수에 의해 결정되는 기판의 주변의 길이는 그 만큼 감소될 수 있다.With this structure in which the distance between some internal terminals is L1 and L1 is shorter than L2, the length of the periphery of the substrate determined by the number of internal terminals can be reduced by that amount.

본 발명의 상술한 및 다른 목적, 이점 및 특징들이 첨부도면과 함께 이하의 바람직한 실시예의 설명으로부터 명백하게 될 것이다. The above and other objects, advantages and features of the present invention will become apparent from the following description of the preferred embodiments in conjunction with the accompanying drawings.

이제 본 발명은 실시예를 참조로 하여 이하에서 설명될 것이다. 본 기술분야 의 숙련자들은 본 발명의 시사를 이용하여 많은 변형 실시예들이 실행될 수 있고, 본 발명이 설명의 목적을 위해 개시된 실시예들에 제한되지 않는 다는 것을 인식할 것이다. 동일한 구성요소는 반복설명을 피하기 위해 동일한 참조부호로 표시된다. The invention will now be described below with reference to examples. Those skilled in the art will appreciate that many variations of the invention may be practiced using the teachings of the present invention, and that the present invention is not limited to the disclosed embodiments for purposes of explanation. Like elements are denoted by like reference numerals to avoid repeated description.

(제1실시예)(Embodiment 1)

도 1은 본 발명의 제1실시예에 따른 반도체장치(1)의 구조도이다. 도 1에서 보이는 바와 같이, 반도체장치(1)는 기판(2, 칩), 멀티플본딩와이어들(6), 멀티플본딩와이어들(6)에 의해 칩(2)에 각각 접속된 멀티플외부단자들(5, 리드들), 및 몰딩수지(3)를 가진다. 1 is a structural diagram of a semiconductor device 1 according to a first embodiment of the present invention. As shown in FIG. 1, the semiconductor device 1 includes multiple external terminals connected to the chip 2 by a substrate 2, a chip, multiple bonding wires 6, and multiple bonding wires 6, respectively. 5, leads), and molding resin 3.

멀티플내부단자들(4, 패드들)은 칩(2)의 주변을 따라 배치된다. 내부회로(7)는 패드들(4)로 이루어진 사각형 내에 있는 칩(2) 상의 영역에 형성된다. 내부회로(7)는 동작모드선택회로, 기능블록들(예를 들어, 중앙처리회로(CPU), 메모리 및 주변회로들(입력/출력회로, 보호회로 등)도 포함한다. Multiple internal terminals 4, pads are arranged along the periphery of the chip 2. The internal circuit 7 is formed in the area on the chip 2 in a quadrangle of pads 4. The internal circuit 7 also includes an operation mode selection circuit, function blocks (e.g., central processing circuit (CPU), memory and peripheral circuits (input / output circuit, protection circuit, etc.).

패드들(4)은 전원전위가 공급되는 패드, 접지전위에 접속된 패드, 리셋신호가 입력되는 패드, 및 입력/출력신호들을 전달하는 패드와 같은 일반적인 패드 외에 동작모드선택(모드패드)을 위한 패드를 구비한다. 모드패드는 내부회로(7) 내에 동작모드선택회로에 접속되고 동작모드선택회로는 모드패드에 접속이 탐지되는지 여부를 기초로 멀티플동작모드들로부터 특정동작모드를 선택한다. 외부단자(리드)가 모드패드에 접속되는 경우 2개의 본딩와이어들(6)은 도 1에 보이는 바와 같이 하나의 리드(5)에 접속된다는 것에 유의하자. The pads 4 are used for operation mode selection (mode pad) in addition to general pads such as a pad to which a power potential is supplied, a pad connected to a ground potential, a pad to which a reset signal is input, and a pad to transmit input / output signals. A pad is provided. The mode pad is connected to an operation mode selection circuit in the internal circuit 7 and the operation mode selection circuit selects a specific operation mode from the multiple operation modes based on whether a connection to the mode pad is detected. Note that when the external terminal (lead) is connected to the mode pad, the two bonding wires 6 are connected to one lead 5 as shown in FIG.

동작모드를 선택함으로써, 버스프로토콜세팅들(예를 들어, 데이터가 1비트에 서 출력되는 동작모드인지 4비트에서 출력되는 동작모드인지를 세팅), 신뢰도레벨세팅들(예를 들어, 에러정정기능을 인에이블하는 동작모드 또는 에러정정기능을 디스에이블하는 동작모드인지를 세팅) 등이 인에이블 될 수 있다. 따라서, 초기세트동작모드는 사용자의 요구를 충족시키는 방법으로 반도체장치(1)가 동작하게 한다. By selecting the operation mode, bus protocol settings (e.g., whether the operation mode outputs data in one bit or four-bit operation mode), reliability level settings (e.g., error correction function) May be enabled) or the operation mode for disabling the error correction function or the operation mode for disabling the error correction function. Thus, the initial set operation mode causes the semiconductor device 1 to operate in a manner that meets the needs of the user.

도 2는 도 1에 보이는 점선에 의해 원형으로 둘러싸인 부분 A를 상세히 보여준다. 리드(5)는 다음의 4가지 유형의 리드들(5a 내지 5d)을 포함한다. 리드(5a)는 외측으로부터 칩(2)으로 리셋신호를 입력하기 위한 리셋외부단자이다. 리드(5b)는 칩(2)과 외측 사이에서 입력/출력신호들을 전달하기 위한 신호외부단자이다. 리드(5c)는 전원전위를 칩(2)에 공급하기 위한 전원외부단자이다. 리드(5d)는 외부접지전위에 접속된 접지전위단자이다. FIG. 2 shows in detail the portion A which is enclosed in a circle by the dotted line shown in FIG. 1. The lead 5 comprises the following four types of leads 5a to 5d. The lead 5a is a reset external terminal for inputting a reset signal from the outside to the chip 2. The lead 5b is a signal external terminal for transferring input / output signals between the chip 2 and the outside. The lead 5c is an external power supply terminal for supplying a power potential to the chip 2. The lead 5d is a ground potential terminal connected to the external ground potential.

패드(4)는 다음의 5가지 유형의 패드들(4a 내지 4e)을 포함한다. 패드(4a)는 리셋신호를 수신하는 본딩와이어들(6a)에 의해 리드(5a)에 접속되는 리셋내부단자(리셋패드)이다. (로우 액티브(low-active)이기 때문에) 패드(4a)는 동작모드선택회로(8) 및 기능블록(9)에 리셋신호를 출력하는 풀업레지스터(10)에 의해 풀업된다.The pad 4 comprises the following five types of pads 4a to 4e. The pad 4a is a reset internal terminal (reset pad) connected to the lead 5a by bonding wires 6a for receiving a reset signal. The pad 4a is pulled up by the pull-up register 10 which outputs a reset signal to the operation mode selection circuit 8 and the function block 9 (because it is low-active).

패드(4b)는 입력/출력신호들을 전달하는 본딩와이어들(6b) 중 하나에 의해 리드(5b)에 접속되는 신호내부단자(신호패드)이다. 패드(4b)는 풀다운레지스터(11)에 의해 (또는 풀업레지스터에 의해) 풀다운되고 기능블럭(9)에 접속된다. The pad 4b is a signal internal terminal (signal pad) connected to the lead 5b by one of the bonding wires 6b carrying the input / output signals. The pad 4b is pulled down by the pull-down register 11 (or by the pull-up register) and connected to the function block 9.

패드(4c)는 전원전위를 공급받는 접속와이어들(6c) 중 하나에 의해 리드(5c)에 접속되는 전원내부단자(전원패드)이다. 패드(4c)는 외측으로부터 공급된 전원전 위를 동작모드선택회로(8) 및 기능블록(9)으로 출력한다. The pad 4c is a power supply internal terminal (power pad) connected to the lead 5c by one of the connection wires 6c supplied with the power potential. The pad 4c outputs the power supply potential supplied from the outside to the operation mode selection circuit 8 and the function block 9.

패드(4d)는 동작모드선택(모드패드)를 위한 내부단자이고 동작모드선택회로(8)에 접속된다. 패드(4d) 및 리드(5c)는 어떤 경우에는 서로 접속되고 어떤 경우에는 접속되지 않는다. 리드(5c) 및 패드(4d)가 접속되는지 여부는 동작모드 선택시에 사용된다. 도면에 있어서, 패드(4d)와 리드(5c)를 접속하는 본딩와이어(6)는 리드(5c)와 패드(4d)가 항상 접속되지는 않기 때문에 점선으로 표시된다. The pad 4d is an internal terminal for the operation mode selection (mode pad) and is connected to the operation mode selection circuit 8. The pad 4d and the lead 5c are connected to each other in some cases and not connected in some cases. Whether the lead 5c and the pad 4d are connected is used at operation mode selection. In the figure, the bonding wires 6 connecting the pads 4d and the leads 5c are indicated by dotted lines because the leads 5c and the pads 4d are not always connected.

패드(4e)는 접지전위에 접속될 본딩와이어들(6) 중 어느 하나에 의해 리드(5d)에 접속되는 그라운드내부단자(그라운드패드)이다. 패드(4e)는 동작모드선택회로(8) 및 기능블록(9)에 접속된다. The pad 4e is a ground internal terminal (ground pad) connected to the lead 5d by any one of the bonding wires 6 to be connected to the ground potential. The pad 4e is connected to the operation mode selection circuit 8 and the function block 9.

기능블록(9)은 패드(4)(패드들 4a, 4b, 4c, 4e)에 접속되고 동작모드선택회로(8)로부터의 출력(동작모드스위칭신호)은 기능블록(9)에 입력된다. 기능블록(9)은 입력동작모드스위칭신호에 따라 선택된 동작모드에서 회로가 동작하게 한다. The function block 9 is connected to the pad 4 (pads 4a, 4b, 4c, 4e) and the output from the operation mode selection circuit 8 (operation mode switching signal) is input to the function block 9. The function block 9 causes the circuit to operate in the selected operation mode in accordance with the input operation mode switching signal.

도 2에 보이는 바와 같이, 일반 패드들 사이의 간격, 특히, 패드(4a)의 중앙에서 패드(4a) 바로 다음에 있는 패드(4b)의 중앙까지의 거리 또는 인접한 패드들(4b)의 중앙 사이의 거리가 L1으로 주어진다. 모드패드와 이 모드패드와 동일한 리드에 접속될 수 있는 일반패드의 간격, 특히, 패드(4c)의 중앙으로부터 패드(4d)의 중앙까지의 거리는 L2로 주어진다. 거리 L1, L2 중에서 고려되는 구성요소들은 패드(4)에 접속되는(어떤 경우에는 접속되고 어떤 경우에는 접속되지 않는) 리드가 나란히 배치되는 칩(2)의 일측(도 2의 H1)과 평행한 방향에 위치된 것들임에 유의하자. 본 발명에 있어서, 거리 L1과 L2는 L1 〉L2를 충족한다. 패드들(4)이 칩(2) 의 주변을 따라 배치되기 때문에 도 2의 H1과 평행한 방향은 패드들(4)이 배치된 칩(2) 주변의 일측과 평행한 방향으로 표현될 수 있다. As shown in FIG. 2, the spacing between normal pads, in particular, the distance from the center of the pad 4a to the center of the pad 4b immediately after the pad 4a or between the centers of adjacent pads 4b. Is given by L1. The spacing between the mode pad and a normal pad that can be connected to the same lead as the mode pad, in particular, the distance from the center of the pad 4c to the center of the pad 4d is given by L2. The components considered out of the distances L1, L2 are parallel to one side of the chip 2 (H1 in FIG. 2) on which the leads connected (in some cases connected and not connected in some cases) to the pad 4 are arranged side by side. Note that they are located in the direction. In the present invention, the distances L1 and L2 satisfy L1 > L2. Since the pads 4 are disposed along the periphery of the chip 2, the direction parallel to H1 of FIG. 2 may be expressed in a direction parallel to one side around the chip 2 on which the pads 4 are disposed. .

거리 L1과 거리 L2는 도 3 내지 10을 참조하여 상세히 설명될 것이다. 패드(4a) 및 패드(4b)는 거리 L을 설명하기 위해 예로 들어진다. Distance L1 and distance L2 will be described in detail with reference to FIGS. 3 to 10. The pad 4a and the pad 4b are taken as examples to explain the distance L.

거리 L1은 인접한 본딩와이어들(6)이 서로 접속을 유지하도록 하기에 충분한 길이이거나, 인접한 본딩와이어들(6)이 서로 접촉할 가능성이 적은 거리일 수 있다. 본딩와이어들(6)은 다음의 2경우에 있어서 서로 접촉할 수 있다. The distance L1 may be of sufficient length to allow the adjacent bonding wires 6 to stay connected to each other, or may be a distance less likely that the adjacent bonding wires 6 contact each other. The bonding wires 6 may contact each other in the following two cases.

첫 번째 경우는 칩(2)이 몰딩수지(3)로 밀봉되는 경우, 수지가 원위치로부터 본딩와이어들(6)을 이동시켜 이웃하는 본딩와이어들(6)과 접촉하게 하는 것이다. 인접한 패드들(4) 사이의 간격이 너무 좁은 경우, 그에 따라 패드들(4)과 접속된 본딩와이어들(6) 사이의 간격은 가까워지고 수지밀봉동안 본딩와이어들(6)의 미세한 위치이동이 본딩와이어들(6) 사이에서 쉽게 접속을 느슨하게 한다. In the first case, when the chip 2 is sealed with the molding resin 3, the resin moves the bonding wires 6 from their original positions so as to contact the neighboring bonding wires 6. If the spacing between adjacent pads 4 is too narrow, the spacing between the pads 4 and the connected bonding wires 6 is thus close, and the fine movement of the bonding wires 6 during resin sealing is caused. Easily loosen the connection between the bonding wires 6.

도 3은 본딩와이어들(6) 사이의 접속이 느슨하게 될 가능성이 충분히 적은 거리 L1으로 패드간격이 설정된 경우를 보여준다. 도 3에서 보이는 바와 같이, 패드간격은 적절한 거리 L1으로 설정되고, 칩(2)이 몰딩수지(3)로 밀봉되는 경우 본딩와이어(6a)와 본딩와이어(6b) 사이의 접속이 느슨해지지 않는다. 이러한 경우에 있어서, 거리 L1은 본딩와이어들(6)의 길이와 리드들(5)로부터 패드들(4)까지의 거리 사이의 관계(본딩와이어들(6)이 얼마나 느슨한가), 밀봉시 몰딩수지(3)의 흐름율 등 포괄적인 방법으로 결정된다는 점에 유의하자. 3 shows a case where the pad interval is set to a distance L1 where the connection between the bonding wires 6 is less likely to be loose. As shown in FIG. 3, the pad spacing is set to an appropriate distance L1, and the connection between the bonding wire 6a and the bonding wire 6b is not loosened when the chip 2 is sealed with the molding resin 3. In this case, the distance L1 is the relationship between the length of the bonding wires 6 and the distance from the leads 5 to the pads 4 (how loose the bonding wires 6 are), the molding resin in sealing. Note that it is determined by a comprehensive method such as the flow rate in (3).

한편, 도 4는 본딩와이어들(6) 사이의 접속이 느슨하게 될 가능성이 적은 거 리 L1으로 패드간격이 설정되지 않은 경우를 보여준다. 도 4에 있어서, 패드(4a)의 중앙으로부터 패드(4b)의 중앙까지의 거리는 L1a이고, 이는 L1보다 작다(L1a〈 L1). 따라서, 본딩와이어(6a)와 본딩와이어(6b) 사이의 느슨한 접속은 밀봉수지(3)로 밀봉하는 동안 발생한다. 도 4의 예에 있어서, 본딩와이어(6a)는 이동되어 본딩와이어(6b)와 접촉하게 된다. On the other hand, Figure 4 shows a case where the pad interval is not set to the distance L1 is less likely to loosen the connection between the bonding wires (6). In Fig. 4, the distance from the center of the pad 4a to the center of the pad 4b is L1a, which is smaller than L1 (L1a < L1). Thus, loose connection between the bonding wire 6a and the bonding wire 6b occurs during sealing with the sealing resin 3. In the example of FIG. 4, the bonding wire 6a is moved to contact the bonding wire 6b.

두 번째 경우는 본딩위치에서 기계적으로 발생하는 이동으로 인한 본딩와이어들(6) 사이에 접촉이 있다. 본딩와이어들(6)이 패드들(4)에 부착되는 경우 일정 범위로의 오정렬은 일반적이다. 도 5는 본딩와이어들(6)이 패드들(4)에 접속시 위치이동의 범위를 포함하는 영역으로서의 접속범위(12)를 보여준다. 여기서, 본딩와이어(6a)가 패드(4a)에 접속하기 위한 접속범위는 12a에 의해 표시되고, 본딩와이어(6b)가 패드(4b)에 접속하기 위한 접속범위는 12b로 표시된다. 도 5에 있어서, 패드(4a)와 패드(4b)는 접속범위 12a와 접속범위 12b가 서로 중첩되지 않도록 배치된다. 따라서, 패드(4a)의 중앙으로부터 패드(4b)의 중앙까지의 거리는 적절한 거리 L1으로 설정되고 이에 따라 본딩와이어들(6a, 6b)은 본딩와이어들(6a, 6b) 사이의 접촉을 피하면서 칩(2)에 부착될 수 있다. 바람직하게는 본딩와이어들(6)은 도 3에 보이는 바와 같이 패드들(4) 내에 완전히 포함된 팁들(볼들)로 부착된다. 그러나, 본딩와이어들(6)은 전기접속이 확보되는 한 도 5에 보이는 바와 같이 패드들(4)의 외측에 부분적으로 놓여 있는 볼들로 부착될 수 있다. In the second case there is contact between the bonding wires 6 due to the mechanically occurring movement in the bonding position. If the bonding wires 6 are attached to the pads 4, misalignment to a certain range is common. FIG. 5 shows a connection range 12 as an area that includes a range of position shift when the bonding wires 6 are connected to the pads 4. Here, the connection range for connecting the bonding wire 6a to the pad 4a is indicated by 12a, and the connection range for connecting the bonding wire 6b to the pad 4b is indicated as 12b. In Fig. 5, the pad 4a and the pad 4b are arranged so that the connection range 12a and the connection range 12b do not overlap each other. Therefore, the distance from the center of the pad 4a to the center of the pad 4b is set to an appropriate distance L1 so that the bonding wires 6a, 6b are chipped while avoiding contact between the bonding wires 6a, 6b. (2) can be attached. Preferably, the bonding wires 6 are attached with tips (balls) completely contained within the pads 4 as shown in FIG. 3. However, the bonding wires 6 can be attached with balls partially lying on the outside of the pads 4 as shown in FIG. 5 as long as an electrical connection is secured.

도 6은 접속범위(12a) 및 접속범위(12b)가 서로 중첩되는 경우를 보여준다. 이 경우에 있어서 패드(4a)의 중앙으로부터 패드(4b)의 중앙까지의 거리는 L1b이 고, 이는 L1보다 작다(L1b〈 L1). 따라서, 본딩와이어들(6a, 6b)은 칩(2)에 부착되는 경우 서로 접촉될 수 있다. 도 6의 예에 있어서, 본딩와이어들(6a, 6b)의 볼들은 접속범위(12a) 및 접속범위(12b)가 서로 중첩되는 영역에 부착되고 그 결과 본딩와이어(6a)와 본딩와이어(6b) 사이의 접속이 느슨하게 된다. 6 shows a case where the connection range 12a and the connection range 12b overlap each other. In this case, the distance from the center of the pad 4a to the center of the pad 4b is L1b, which is smaller than L1 (L1b < L1). Thus, the bonding wires 6a, 6b may be in contact with each other when attached to ¹¹ © (2). In the example of FIG. 6, the balls of the bonding wires 6a and 6b are attached to an area where the connection range 12a and the connection range 12b overlap each other, resulting in the bonding wire 6a and the bonding wire 6b. The connection between them is loose.

본딩와이어가 패드 내에 완전히 포함된 본딩와이어의 볼로 패드에 부착되는 경우, 패드크기는 최소 본딩와이어의 볼의 직경까지로 작아질 수 있다. 이러한 경우에 있어서, 수지밀봉동안 본딩와이어들 사이의 접촉이 느슨하게 될 가능성을 고려하고, 본딩와이어들이 패드들에 접속되는 경우 위치이동이 발생되지 않을 것을 가정하면, 패드간격은 패드들의 재료(예컨대, 금속)의 최소형성크기와 동일하다. 도 7은 패드(4a)와 패드(4b)를 내부회로(7)에 각각 접속하는 금속와이어라인들(13)과 금속와이어라인들(13)의 폭 Z1을 보여준다. 도 7에서 보이는 바와 같이, 패드(4a)와 패드(4b) 사이의 간격은 최소 Z1까지 좁아질 수 있다. When the bonding wires are attached to the pads with balls of bonding wires completely contained within the pads, the pad size may be reduced to the diameter of the balls of the minimum bonding wires. In this case, taking into account the possibility of loosening of the contact between the bonding wires during resin sealing, and assuming that no displacement will occur when the bonding wires are connected to the pads, the pad spacing is the material of the pads (e.g., The minimum formation size of the metal). 7 shows the width Z1 of the metal wire lines 13 and the metal wire lines 13 connecting the pad 4a and the pad 4b to the internal circuit 7, respectively. As shown in FIG. 7, the spacing between pad 4a and pad 4b can be narrowed to at least Z1.

다음으로 거리 L2가 설명된다. 거리 L1으로부터 가장 중요한 차이는 거리 L2는 본딩와이어들(6) 사이의 느슨한 접촉을 고려하지 않고 결정될 수 있다는 것이다. 도 8에서 보이는 바와 같이, 본딩와이어(6c)와 본딩와이어(6d)는 동일한 리드(5c)에 접속되고 수지밀봉시 발생할 수 있는 본딩와이어(6c)와 본딩와이어(6d) 사이의 접속은 문제를 일으키지 않는다. 즉, 수지밀봉시 본딩와이어들(6) 사이에서 느슨한 접속을 고려할 필요가 있는 거리 L1과 달리, 패드(4c)의 중앙으로부터 패드(4d)의 중앙까지의 거리 L2는 짧게 설정될 수 있다. Next, the distance L2 is described. The most important difference from the distance L1 is that the distance L2 can be determined without considering loose contact between the bonding wires 6. As shown in FIG. 8, the bonding wire 6c and the bonding wire 6d are connected to the same lead 5c, and the connection between the bonding wire 6c and the bonding wire 6d, which may occur during resin sealing, is problematic. Does not cause That is, the distance L2 from the center of the pad 4c to the center of the pad 4d can be set short, unlike the distance L1 in which the loose connection between the bonding wires 6 needs to be taken into account during the resin sealing.

거리 L2의 경우에 있어서 접속범위(12)는 거리 L1의 설명과 같이 다음에 설 명된다. 접속범위(12c)는 본딩와이어(6c)를 패드(4c)에 접속하기 위한 것이고, 접속범위(12d)는 본딩와이어(6d)를 패드(4d)에 접속하기 위한 것이다. 도 9에 보이는 바와 같이, 패드(4c)의 접속범위(12c)와 패드(4d)의 접속범위(12d)가 접속범위(12c)가 패드(4d)를 만나지 않도록 하거나 접속범위(12d)가 패드(4c)를 만나지 않도록 하는 범위까지 서로 중첩되도록 한다. 본딩와이어(6c)와 본딩와이어(6d)가 동일한 리드(5c)에 접속되어 있기 때문에 본딩와이어(6c)의 볼 및 본딩와이어(6d)의 볼은 패드(4c)와 패드(4d)에 부착되는 경우 문제를 야기하지 않고 서로 접속될 수 있다. 따라서, 도 9에서 보이는 바와 같이 본딩와이어(6d)의 볼의 일부에 본딩와이어(6c)의 볼의 일부가 접속되고 접속범위(12c)와 접속범위(12d)가 서로 중첩되는 상태에서 어떠한 문제도 발생하지 않는다. In the case of the distance L2, the connection range 12 is described next as described in the distance L1. The connection range 12c is for connecting the bonding wire 6c to the pad 4c, and the connection range 12d is for connecting the bonding wire 6d to the pad 4d. As shown in Fig. 9, the connection range 12c of the pad 4c and the connection range 12d of the pad 4d are such that the connection range 12c does not meet the pad 4d or the connection range 12d is the pad. They overlap each other to the extent that they do not meet (4c). Since the bonding wire 6c and the bonding wire 6d are connected to the same lead 5c, the balls of the bonding wire 6c and the balls of the bonding wire 6d are attached to the pad 4c and the pad 4d. In this case, they can be connected to each other without causing problems. Therefore, as shown in Fig. 9, a part of the balls of the bonding wires 6c is connected to a part of the balls of the bonding wires 6d, and any problem is caused when the connection range 12c and the connection ranges 12d overlap each other. Does not occur.

상술한 바와 같이, 접속범위(12c)가 패드(4d)와 만나지 않도록 하거나 접속범위(12d)가 패드(4c)와 만나지 않도록 하는 범위까지 중첩이 제한되어야 한다. 이것은 접속범위(12c)가 패드(4d)를 만나는 경우, 본딩와이어(6d)를 통하는 대신 본딩와이어(6c)가 패드(4d)에 직접 결합될 수 있기 때문이다. 접속범위(12d)와 패드(4c) 사이의 위치관계에도 동일하게 적용된다. As described above, the overlap should be limited to a range such that the connection range 12c does not meet the pad 4d or the connection range 12d does not meet the pad 4c. This is because when the connection range 12c meets the pad 4d, the bonding wire 6c can be directly coupled to the pad 4d instead of through the bonding wire 6d. The same applies to the positional relationship between the connection range 12d and the pad 4c.

도 5에 있어서, 패드(4a, 4b)가 일렬로 되는 방향(수직방향)에서 패드(4a)와 패드(4b) 각각의 크기는 Y1으로 주어지고, 패드(4a)의 끝에서 패드(4b)의 인접한 끝까지의 거리는 X1으로 주어진다. 도 9에 보이는 패드(4c)와 패드(4d)의 크기는 도 5에서와 같이 Y1으로 설정된다. 패드(4c)와 패드(4d)가 패드들(4a, 4b)보다 중첩에 의해 서로 가까워질 수 있는 도 9에 있어서, 패드(4c)의 끝과 패드(4d)의 인 접한 끝 사이의 거리 X2는 관계 X2〈 X1을 만족한다. 요약하면, 도 9에서 L2 = Y1/2 + X2 + Y1/2 = Y1 + X2인 반면, 도 5에서 L1 = Y1/2 + X1 + Y1/2 = Y1 + X1이고, 따라서, 거리 L2는 X1 - X2 만큼(이는 접속범위 12c 및 접속범위 12d 사이의 중첩에 대응) 거리 L1보다 짧아질 수 있다.In Fig. 5, the size of each of the pad 4a and the pad 4b in the direction in which the pads 4a and 4b are aligned (vertical direction) is given by Y1, and the pad 4b at the end of the pad 4a. The distance to the adjacent end of is given by X1. The sizes of the pads 4c and 4d shown in FIG. 9 are set to Y1 as in FIG. In FIG. 9 where pad 4c and pad 4d may be closer to each other by overlapping than pads 4a and 4b, the distance X2 between the end of pad 4c and the adjacent end of pad 4d Satisfies the relationship X2 < X1. In summary, in FIG. 9, L2 = Y1 / 2 + X2 + Y1 / 2 = Y1 + X2, whereas in FIG. 5, L1 = Y1 / 2 + X1 + Y1 / 2 = Y1 + X1, and thus the distance L2 is X1. Can be shorter than the distance L1 by X2 (which corresponds to the overlap between the connection range 12c and the connection range 12d).

도 10은 도 5의 패드들 보다 크기가 작은 패드들을 사용한 경우를 보여준다. 도 10에 있어서, 패드들(4c, 4d)이 일렬로 되는 방향(수직방향)에서 패드(4c)와 패드(4d) 각각의 크기는 Y2로 주어지고, 패드(4c)의 끝으로부터 패드(4d)의 인접한 끝까지의 거리는 X1으로 주어진다. Y2는 Y1보다 작다(Y2〈 Y1). 도 10에서 패드(4c)의 끝으로부터 패드(4d)의 인접한 끝까지의 거리는 도 5와 같이 X1이고, 도 10에서의 패드들(4c, 4d)의 감소된 크기는 접속범위(12c)와 접속범위(12d) 사이의 중첩영역을 생성하여 패드(4c)와 패드(4d)가 중첩에 의해 서로 가까워지게 한다. 요약하면, 도 10에서 L2 =Y2/2 + X2 + Y2/2 = Y2 + X1인 반면, 도 5에서 L1 = Y1 + X1이고, 따라서, 거리 L2는 Y1 - Y2만큼(이는 접속범위(12c)와 접속범위(12d) 사이의 중첩에 대응됨) 거리 L1보다 짧아질 수 있다.FIG. 10 shows a case where pads smaller in size than the pads of FIG. 5 are used. In Fig. 10, the size of each of the pad 4c and the pad 4d in the direction in which the pads 4c and 4d are aligned (vertical direction) is given by Y2, and the pad 4d from the end of the pad 4c. The distance to the adjacent end of) is given by X1. Y2 is smaller than Y1 (Y2 < Y1). In FIG. 10, the distance from the end of the pad 4c to the adjacent end of the pad 4d is X1 as shown in FIG. 5, and the reduced size of the pads 4c and 4d in FIG. 10 is the connection range 12c and the connection range. An overlap region between 12d is generated to bring the pad 4c and the pad 4d closer to each other by overlapping. In summary, while L2 = Y2 / 2 + X2 + Y2 / 2 = Y2 + X1 in FIG. 10, L1 = Y1 + X1 in FIG. 5, and thus, the distance L2 is Y1-Y2 (which is a connection range 12c). Corresponding to the overlap between the connection range 12d) and the distance L1.

동일한 리드(5c)에 접속된(어떤 경우에는 접속되고 어떤 경우에는 접속되지 않는) 본딩와이어(6c)와 본딩와이어(6d)는 도 10에 보이는 바와 같이 중첩영역에서 서로 접촉하는 볼들로 패드(4c)와 패드(4d)에 각각 부착되는 경우에 문제를 일으키지 않는다. 그러나, 본딩와이어(6c)와 패드(4c)는 서로 전기적으로 접속될 필요가 있고, 이는 본딩와이어(6c)의 볼이 패드(4c)에서 완전히 떨어지는 범위까지 패드(4c)의 크기를 감소시키지 않는다. 패드(4d)에도 동일하게 적용된다.The bonding wire 6c and the bonding wire 6d connected to the same lead 5c (which in some cases are connected but not connected in some cases) are pads 4c with balls contacting each other in the overlapping region as shown in FIG. ) And the pad 4d do not cause a problem. However, the bonding wires 6c and the pads 4c need to be electrically connected to each other, which does not reduce the size of the pads 4c to the extent that the balls of the bonding wires 6c are completely dropped from the pads 4c. . The same applies to the pad 4d.

따라서, 패드(4c)의 중앙으로부터 패드(4d)의 중앙까지의 거리 L2는 접속범위(12c)와 접속범위(12d) 사이의 중첩에 의해 패드(4a)의 중앙으로부터 패드(4b)의 중앙까지의 거리보다 짧아질 수 있다. 요약하면, 패드(4c)와 패드(4d)는 패드(4c)의 중앙으로부터 패드(4d)의 중앙까지의 거리 L2와 패드(4a)의 중앙으로부터 패드(4b)의 중앙까지의 거리 L1이 적어도 관계 L2〈 L1을 만족하도록 서로 관련되어 위치된다.Therefore, the distance L2 from the center of the pad 4c to the center of the pad 4d is from the center of the pad 4a to the center of the pad 4b by the overlap between the connection range 12c and the connection range 12d. It may be shorter than the distance of. In summary, the pads 4c and 4d have a distance L2 from the center of the pad 4c to the center of the pad 4d and a distance L1 from the center of the pad 4a to the center of the pad 4b at least. Relative to each other so as to satisfy the relationship L2 < L1.

다음으로 주어진 설명은 동작모드선택회로(8)에 관한 것이다. 2개의 상이한 회로구조가 도 11 내지 14를 참조로 설명된다. The description given next relates to the operation mode selection circuit 8. Two different circuit structures are described with reference to FIGS.

도 11은 동작모드선택회로(8a)의 회로도이다. 전원관계(패드(4c)와 패드(4e)의 접속)는 회로도로부터 생략된다. 동작모드선택회로(8a)는 항상 리셋신호들을 필요로 하는 것은 아니다. 따라서, 리셋신호를 위한 와이어는 도 11에서 생략된다. 11 is a circuit diagram of the operation mode selection circuit 8a. The power supply relationship (connection of the pad 4c and the pad 4e) is omitted from the circuit diagram. The operation mode selection circuit 8a does not always require reset signals. Therefore, the wire for the reset signal is omitted in FIG.

동작모드선택회로(8a)는 풀다운레지스터(14)로 구성된다. 풀다운레지스터(14)는 패드(4d)에 접속된다. 동작모드선택회로(8a)는 패드(4d)로부터 전위의 입력을 받고 동작모드스위칭신호를 기능블록(9)에 출력한다. The operation mode selection circuit 8a is composed of a pull-down register 14. The pull-down register 14 is connected to the pad 4d. The operation mode selection circuit 8a receives an input of a potential from the pad 4d and outputs an operation mode switching signal to the function block 9.

동작모드선택회로(8a)는 패드(4d)와 리드(5c)가 서로 접속된 본딩와이어(6d)의 존재 또는 부존재를 기초로 동작모드스위칭신호들을 생성한다. 특히, 패드(4d)와 리드(5c)가 본딩와이어(6d)에 의해 연결되는 경우, 패드(4d)는 리드(5c)로부터 전원전위를 공급하고 논리레벨 H를 지시하는 전압으로 이동한다. 논리레벨 H를 지시하는 신호를 기초로, 동작모드선택회로(8a)는 H레벨동작모드스위칭신호를 출력한다. The operation mode selection circuit 8a generates the operation mode switching signals based on the presence or absence of the bonding wire 6d to which the pad 4d and the lead 5c are connected to each other. In particular, when the pad 4d and the lead 5c are connected by the bonding wire 6d, the pad 4d supplies the power potential from the lead 5c and moves to a voltage indicating the logic level H. On the basis of the signal indicative of the logic level H, the operation mode selection circuit 8a outputs an H level operation mode switching signal.

한편, 패드(4d)와 리드(5c)가 본딩와이어(6d)에 의해 연결되지 않는 경우, 풀다운레지스터(14)는 논리레벨 L을 지시하는 전위로 패드(4d)를 바꾼다. 논리레벨 L을 지시하는 신호를 기초로 동작모드선택회로(8a)는 L레벨동작모드스위칭신호를 출력한다. On the other hand, when the pad 4d and the lead 5c are not connected by the bonding wire 6d, the pull-down register 14 changes the pad 4d to a potential indicating the logic level L. Based on the signal indicative of the logic level L, the operation mode selection circuit 8a outputs an L level operation mode switching signal.

이러한 방법으로, 기능블록(9)은 본딩와이어(6d)의 존재 및 부존재를 각각 반영하는 H레벨동작모드스위칭신호 및 L레벨동작모드스위칭신호 중 하나를 동작모드선택회로(8a)로부터 수신하고, 선택된 동작모드와 관련된 특정기능을 실행하는 회로를 활성화한다. In this way, the function block 9 receives from the operation mode selection circuit 8a one of the H level operation mode switching signal and the L level operation mode switching signal reflecting the presence and absence of the bonding wire 6d, respectively, Activates a circuit that performs a specific function associated with the selected mode of operation.

도 12 내지 14를 참조로 도 11에 보이는 것(8b로 표기)과는 다른 동작모드선택회로(8)와 이 회로의 동작을 설명한다. 도 12는 동작모드선택회로(8b)의 회로도이다. 전원공급관계(패드(4c)와 패드(4e)의 관계)는 회로도에서 생략된다.12 to 14, an operation mode selection circuit 8 different from that shown in Fig. 11 (denoted by 8b) and the operation of this circuit will be described. 12 is a circuit diagram of the operation mode selection circuit 8b. The power supply relationship (the relationship between the pad 4c and the pad 4e) is omitted in the circuit diagram.

동작모드선택회로(8b)는 풀다운레지스터(14), 인버터(15), 스위칭회로(N채널트랜지스터, 16), 논리회로(OR게이트, 17), 및 홀딩회로(18)로 구성된다. 풀다운레지스터(14)는 N채널트랜지스터(16)를 통해 패드(4d)에 접속된다. 인버터(15)는 패드(4a), OR게이트(17), 및 홀딩회로(18)에 접속되어 패드(4a)로부터 리셋신호를 수신하고 리셋신호의 논리반전에 의해 얻은 신호를 OR게이트(17) 및 홀딩회로(18)로 출력한다. 인버터(15)의 출력 및 홀딩회로(18)의 출력의 논리반전에 의해 얻은 신호는 OR게이트(17)에 입력된다. OR게이트(17)의 출력은 N채널트랜지스터(16)의 게이트에 접속된다. 홀딩회로(18)의 입력은 패드(4d)에 접속되고 홀딩회로(18)의 출력은 기능블록(9)에 접속된다. 홀딩회로(18)는 인버터(15)의 L레벨출력을 수신하고 출력을 유지(래치)한다. 인버터(15)로부터 수신된 H레벨출력이 있는 경우, 홀딩회로는 입력값을 그대로 출력한다(신호가 통과하도록 한다). 기능블록(9)은 홀딩회로(18)로부터의 출력을 동작모드스위칭신호로 수신한다.The operation mode selection circuit 8b is composed of a pull-down register 14, an inverter 15, a switching circuit (N-channel transistor 16), a logic circuit (OR gate 17), and a holding circuit 18. The pull-down register 14 is connected to the pad 4d via the N-channel transistor 16. The inverter 15 is connected to the pad 4a, the OR gate 17, and the holding circuit 18 to receive the reset signal from the pad 4a and to return the signal obtained by the logic inversion of the reset signal to the OR gate 17. And output to the holding circuit 18. The signal obtained by the logic inversion of the output of the inverter 15 and the output of the holding circuit 18 is input to the OR gate 17. The output of the OR gate 17 is connected to the gate of the N channel transistor 16. The input of the holding circuit 18 is connected to the pad 4d and the output of the holding circuit 18 is connected to the function block 9. The holding circuit 18 receives the L level output of the inverter 15 and maintains (latch) the force. If there is an H level output received from the inverter 15, the holding circuit outputs the input value as it is (allows a signal to pass). The function block 9 receives the output from the holding circuit 18 as an operation mode switching signal.

동작모드선택회로(8b)의 동작이 이하에서 설명된다. 도 13 및 도 14는 도 12에 보이는 동작모드선택회로(8b)의 동작을 나타내는 타이밍도이다. The operation of the operation mode selection circuit 8b is described below. 13 and 14 are timing diagrams showing the operation of the operation mode selection circuit 8b shown in FIG.

도 13은 리드(5c) 및 패드(4d)가 본딩와이어(6d)에 의해 서로 연결되는 경우의 동작타이밍을 보여준다. 본딩와이어(6d)에 의해 리드(5c)에 접속되는 패드(4d)(N1)의 전위는 전체 주기를 통해 H레벨을 나타내는 것이다(t0 내지 t3).FIG. 13 shows the operation timing when the leads 5c and the pads 4d are connected to each other by the bonding wires 6d. The potentials of the pads 4d (N1) connected to the leads 5c by the bonding wires 6d represent the H level through the entire period (t0 to t3).

리셋신호(N2)가 H레벨에 있는 주기 t0 내지 t1에서, 인버터(15)의 출력(N3)은 L레벨에 있고, 홀딩회로(18)의 출력(N4)은 (불확정값에서) 유지된다. 따라서, 홀딩회로(18)의 출력에 논리반전에 의해 얻은 신호(N5) 및 OR게이트(17)의 출력(N6)은 불확정값이다. In the periods t0 to t1 where the reset signal N2 is at the H level, the output N3 of the inverter 15 is at the L level, and the output N4 of the holding circuit 18 is held (at indeterminate value). Therefore, the signal N5 obtained by the logic inversion at the output of the holding circuit 18 and the output N6 of the OR gate 17 are indeterminate values.

t1에서, 리셋신호(N2)는 H레벨로부터 L레벨까지 변화한다. 따라서, 홀딩회로(18)는 인버터(15)의 H레벨출력(N3)을 수신하고 홀딩회로(18)의 출력(N4)은 H레벨에 있고, 홀딩회로(18)의 출력의 논리반전에 의해 얻은 신호(N5)는 L레벨에 있다. OR게이트(17)는 OR게이트(17)의 출력(N6)을 H레벨로 바꾸는 인버터(15)의 H레벨출력(N3)을 수신한다. 이는 N채널트랜지스터(16)를 턴온시키지만 본딩와이어(6d)에 의해 연결된 패드(4d)는 H레벨을 나타내는 전위에 유지된다. At t1, the reset signal N2 changes from the H level to the L level. Therefore, the holding circuit 18 receives the H level output N3 of the inverter 15 and the output N4 of the holding circuit 18 is at the H level, and by the logic inversion of the output of the holding circuit 18. The obtained signal N5 is at the L level. The OR gate 17 receives the H level output N3 of the inverter 15 which changes the output N6 of the OR gate 17 to the H level. This turns on the N-channel transistor 16 but the pad 4d connected by the bonding wire 6d is held at the potential indicating the H level.

t2에서, 리셋신호(N2)는 L레벨에서 H레벨로 변화하고, 인버터(15)의 출력(N3)을 H레벨로부터 L레벨로 바꾼다. 그 결과 홀딩회로(18)의 출력(N4)은 유지된 다. 요약하면, t1 및 t2 사이의 주기는 풀다운레지스터(14)가 패드(4d)에 접속되고 동작모드가 t2의 타이밍에서 이루어지는 동작모드선택주기이다. 예를 들어, H레벨동작모드스위칭신호가 스위치를 동작모드Ⅰ로 하고 L레벨동작모드스위칭신호가 스위치를 동작모드Ⅱ로 하는 경우, 동작모드는 t2에서 동작모드Ⅰ로 되고 그 때부터 반도체장치(1)는 이 모드에서 동작한다. At t2, the reset signal N2 changes from L level to H level, and changes the output N3 of the inverter 15 from H level to L level. As a result, the output N4 of the holding circuit 18 is maintained. In summary, the period between t1 and t2 is an operation mode selection period in which the pull-down register 14 is connected to the pad 4d and the operation mode is performed at the timing t2. For example, when the H level operation mode switching signal sets the switch to operation mode I and the L level operation mode switching signal sets the switch to operation mode II, the operation mode is changed to operation mode I at t2, and from that time on, the semiconductor device ( 1) operates in this mode.

또한, t2에서, 인버터(15)의 출력(N3)과 홀딩회로(18)의 출력의 논리반전에 의해 얻은 신호(N5)는 모두 L레벨로 변화된다. 그 결과, OR게이트(17)의 출력(N6)은 L레벨로 변화하고 N채널트랜지스터(16)는 턴오프된다. 즉, 패드(4d)가 본딩와이어(6d)에 의해 리드(5c)에 연결되는 경우, 풀다운레지스터(14)는 t2에서 패드(4d)로부터 접속이 끊어지고, 여기서 동작모드가 이루어지고 연속주기이다. Further, at t2, the signal N5 obtained by the logic inversion of the output N3 of the inverter 15 and the output of the holding circuit 18 is changed to L level. As a result, the output N6 of the OR gate 17 changes to the L level and the N-channel transistor 16 is turned off. That is, when the pad 4d is connected to the lead 5c by the bonding wire 6d, the pull-down register 14 is disconnected from the pad 4d at t2, where the operation mode is established and is a continuous period. .

패드(4d)가 본딩와이어(6d)에 의해 연결되는 경우에 있어서, 전원전위가 리드(5c)로부터 패드(4d)에 공급된다. 이 경우에서 패드(4d)에 풀다운레지스터(14)가 접속을 유지하도록 하는 것은 소비전류가 계속해서 패드(4d)로부터 풀다운레지스터(14)로 흘러가게 하는 것을 의미한다. 풀다운레지스터(14)는 잡음저항을 고려하여 일정레벨 이상의 큰 고유저항으로 설정될 수 없다. 요약하면, 동작모드선택회로(8b)는 패드(4d)가 본딩와이어(6d)에 의해 연결되는 동안 관측되는 유휴전력소비를 계속해서 작게 할 수 있다. In the case where the pad 4d is connected by the bonding wire 6d, a power supply potential is supplied from the lead 5c to the pad 4d. In this case, keeping the pull-down register 14 connected to the pad 4d means that the current consumption continues to flow from the pad 4d to the pull-down register 14. The pull-down register 14 cannot be set to a large resistivity greater than a certain level in consideration of noise resistance. In summary, the operation mode selection circuit 8b can continuously reduce the idle power consumption observed while the pad 4d is connected by the bonding wire 6d.

도 14는 리드(5c)와 패드(4d)가 본딩와이어(6d)에 의해 서로 연결되지 않는 경우의 동작타이밍을 보여준다. 도 13과 달리, 도 14에서 패드(4d)의 전위(N1)는 계속해서 전체 주기(t0 내지 t3)를 통해 동일한 논리레벨을 나타내지 않는다. Fig. 14 shows the operation timing when the leads 5c and the pads 4d are not connected to each other by the bonding wires 6d. Unlike FIG. 13, the potential N1 of the pad 4d in FIG. 14 does not continue to exhibit the same logic level throughout the entire period t0 to t3.

리셋신호(N2)가 H레벨에 있는 주기 t0 내지 t1에서, 인버터(15)의 출력(N3)은 L레벨에 있고, 홀딩회로(18)의 출력(N4)은 (불확정값에) 유지된다. 따라서, 홀딩회로(18)의 출력의 논리반전에 의해 얻은 신호(N5) 및 OR게이트(17)의 출력(N6)은 불확정값이다. In the periods t0 to t1 where the reset signal N2 is at the H level, the output N3 of the inverter 15 is at the L level, and the output N4 of the holding circuit 18 is held (at an indeterminate value). Therefore, the signal N5 obtained by the logic inversion of the output of the holding circuit 18 and the output N6 of the OR gate 17 are indeterminate values.

t1에서, 리셋신호(N2)는 H레벨로부터 L레벨까지 변화한다. 따라서, 홀딩회로(18)는 인버터(15)의 H레벨출력(N3)을 수신하고, 홀딩회로(18)의 출력(N4)이 H레벨에 있고, 홀딩회로(18)의 출력의 논리반전에 의해 얻은 신호(N5)는 L레벨에 있다. OR게이트(17)는 OR게이트(17)의 출력(N6)을 H레벨로 변화하는 인버터(15)의 H레벨출력(N3)을 수신한다. 이는 N채널트랜지스터(16)를 턴온시키고 본딩와이어(6d)에 의해 연결된 패드(4d)(N1)는 H레벨을 나타내는 전위에 유지된다. At t1, the reset signal N2 changes from the H level to the L level. Therefore, the holding circuit 18 receives the H level output N3 of the inverter 15, the output N4 of the holding circuit 18 is at the H level, and the logic inversion of the output of the holding circuit 18 is reversed. The signal N5 obtained is at the L level. The OR gate 17 receives the H level output N3 of the inverter 15 that changes the output N6 of the OR gate 17 to the H level. This turns on the N-channel transistor 16 and the pads 4d (N1) connected by the bonding wires 6d are held at a potential indicating the H level.

t2에서, 리셋신호(N2)는 L레벨로부터 H레벨로 변화하고 인버터(15)의 출력(N3)을 H레벨로부터 L레벨로 변화한다. 그 결과 홀딩회로(18)의 출력(N4)은 유지된다. 요약하면, t1과 t2 사이의 주기는 폴다운레지스터(14)가 패드(4d)에 접속되고 동작모드가 t2에서 이루어지는 동작모드선택주기이다. 예를 들어, H레벨동작모드스위칭신호가 스위치를 동작모드Ⅰ로 하고, L레벨동작모드스위칭신호가 스위치를 동작모드Ⅱ로 하는 경우, 동작모드는 t2에서 동작모드Ⅰ로 되고 반도체장치(1)는 그 때부터 이 모드에서 동작한다. At t2, the reset signal N2 changes from L level to H level and changes the output N3 of the inverter 15 from H level to L level. As a result, the output N4 of the holding circuit 18 is maintained. In summary, the period between t1 and t2 is an operation mode selection period in which the fall-down register 14 is connected to the pad 4d and the operation mode is at t2. For example, when the H level operation mode switching signal sets the switch to operation mode I and the L level operation mode switching signal sets the switch to operation mode II, the operation mode becomes operation mode I at t2 and the semiconductor device 1 From then on in this mode.

인버터(15)의 출력(N3)이 t2에서 H레벨로부터 L레벨로 변화하는 동안, 홀딩회로(18)의 출력의 논리반전에 의해 얻은 신호(N5)가 H레벨에서 유지된다. 따라서, OR게이트(17)의 출력(N6)은 H레벨에서 유지되고 N채널트랜지스터(16)는 턴온을 유 지한다. 즉, 패드(4d)가 본딩와이어(6d)에 의해 리드(5c)에 연결되지 않은 경우, 풀다운레지스터(14)가 동작모드가 이루어지는 t2에 연속하는 주기에서 패드(4d)에 접속을 유지한다. While the output N3 of the inverter 15 changes from the H level to the L level at t2, the signal N5 obtained by the logic inversion of the output of the holding circuit 18 is held at the H level. Therefore, the output N6 of the OR gate 17 is maintained at the H level and the N-channel transistor 16 keeps turned on. That is, when the pad 4d is not connected to the lead 5c by the bonding wire 6d, the pull-down register 14 maintains the connection to the pad 4d in a period continuous to t2 in which the operation mode is established.

패드(4d)가 본딩와이어(6d)에 의해 연결되는 경우에 있어서, 패드(4d)는 오픈상태에 있고 기능불량을 야기한다. 동작모드선택회로(8b)는 패드(4d)가 풀다운레지스터(14)의 사용으로 본딩와이어(6d)에 의해 연결되지 않은 경우 패드(4d)가 오픈되는 것을 방지할 수 있다. 그러나, 패드(4d)로부터 홀딩회로(18)의 입력까지 전위가 불안정하게 되면, 홀딩회로(18)의 출력의 논리반전에 의해 얻은 신호는 OR게이트(17)로의 피드백경로를 필요로 하지 않는다. In the case where the pad 4d is connected by the bonding wire 6d, the pad 4d is in an open state and causes malfunction. The operation mode selection circuit 8b can prevent the pad 4d from opening when the pad 4d is not connected by the bonding wire 6d by the use of the pull-down register 14. However, if the potential from the pad 4d to the input of the holding circuit 18 becomes unstable, the signal obtained by the logic inversion of the output of the holding circuit 18 does not require a feedback path to the OR gate 17.

이러한 방식에 있어서, 기능블록(9)은 본딩와이어(6d)의 존재 및 부존재를 각각 반영하고 선택동작모드와 관련한 특정기능을 실행하는 회로를 활성화하는 H레벨동작모드스위칭신호 및 L레벨동작모드스위칭신호 중 하나를 동작모드선택회로(8b)로부터 수신한다. In this manner, the function block 9 reflects the presence and absence of the bonding wire 6d, respectively, and activates the H level operation mode switching signal and the L level operation mode switching to activate a circuit that executes a specific function related to the selection operation mode. One of the signals is received from the operation mode selection circuit 8b.

상술한 바와 같이, 본 발명의 제1실시예에 따르면, 패드(4c)와 동작모드선택패드(4d)는, 패드(4d)의 중앙으로부터 어떤 경우에 패드(4d)와 접속되는 리드(5c)에 접속된 패드(4c)의 중앙까지의 거리 L2가 일반패드들(패드 4c와 4d 이외의 패드들) 사이의 거리 L1, 예를 들어, 패드(4a)의 중앙으로부터 패드(4b)의 중앙까지의 거리 보다 작도록 서로 관련되게 위치된다. 이러한 방식으로 칩의 주변을 따라 배치된 패드들로, 패드들에 의해 결정된 칩의 주변의 길이가 L1 - L2 만큼 짧게 잘라질 수 있다. 특히, 칩의 주변을 따라 배치되도록 요구되는 패드들의 수에 의해 칩 사이즈가 결정되는 제품이 모드패드를 추가함으로써 사용자 개개의 요구를 충족시킬 수 있는 경우, 칩은 패드들이 거리 L1만큼 떨어진 경우에서 보다 모드패드(패드 4d) 및 어떤 경우에 모드패드에 접속되는 리드에 접속된 인접패드(패드 4c)가 서로 거리 L2로 위치해 있는 본 발명에 따른 영역에서 더 작아질 수 있다. As described above, according to the first embodiment of the present invention, the pad 4c and the operation mode selection pad 4d are connected to the pad 4d in some cases from the center of the pad 4d. The distance L2 to the center of the pad 4c connected to the distance L1 between ordinary pads (pads other than pads 4c and 4d), for example, from the center of the pad 4a to the center of the pad 4b. Are located relative to each other so as to be less than a distance of. With pads disposed along the periphery of the chip in this manner, the length of the periphery of the chip determined by the pads can be cut short as L1-L2. In particular, if a product whose chip size is determined by the number of pads required to be placed along the periphery of the chip can meet the user's individual needs by adding a mod pad, the chip will be better than if the pads are separated by a distance L1. The mode pad (pad 4d) and in some cases the adjacent pads (pad 4c) connected to the leads connected to the mode pad can be made smaller in the area according to the invention located at a distance L2 from each other.

일방의 일반패드의 중앙으로부터 타방의 일반패드의 중앙까지의 거리는 본 발명의 제1실시예에 있어서 모든 일반패드들에 대해 L1이지만 반드시 일정한 것은 아니다. 일반패드들의 중앙 사이의 거리가 적어도 거리 L2보다 길다면 이는 변경될 수 있고 접속이 느슨해지는 것은 아니다. The distance from the center of one general pad to the center of the other general pad is L1 for all general pads in the first embodiment of the present invention, but is not necessarily constant. If the distance between the centers of the pads is at least longer than the distance L2, this can be changed and the connection is not loosened.

패드(4b)의 중앙으로부터 패드(4c)의 중앙까지의 거리 및 패드(4d)의 중앙으로부터 패드(4e)의 중앙까지의 거리는 도 2 및 다른 도면에서 명확히 정의되지 않았다. 그러나, 이런 패드들에 접속된 본딩와이어들(6) 사이에서의 접속은 문제를 야기하고 따라서, 패드들(4b 내지 4e)은 거리 L1과 동일한 거리로 떨어져 배치될 필요가 있다. The distance from the center of the pad 4b to the center of the pad 4c and the distance from the center of the pad 4d to the center of the pad 4e are not clearly defined in FIG. 2 and in other figures. However, the connection between the bonding wires 6 connected to these pads causes a problem and therefore, the pads 4b to 4e need to be spaced apart from the distance L1.

본 발명의 제1실시예에서 리드(5c)에 접속된 패드들(4)은 도 2 및 다른 도면에서 보인 바와 같이 패드들(4c, 4d)이지만, 이러한 조합에 제한되지 않는다. 또한, 제1실시예는 리드(5c)와 나란히 칩(2)의 일측(도 2의 H1)에 평행한 방향에 패드(4c)와 패드(4d)가 정렬되어 있지만, 패드(4c)와 패드(4d)는 이러한 정렬에 제한되지 않는다. 본 발명의 사상에서 벗어남이 없이 다양한 변형예가 생각될 수 있다. 대표적인 변형예가 도 15 내지 24를 참조로 하여 설명될 것이다. The pads 4 connected to the lead 5c in the first embodiment of the present invention are the pads 4c and 4d as shown in Fig. 2 and other figures, but are not limited to this combination. Further, in the first embodiment, the pad 4c and the pad 4d are aligned in a direction parallel to the one side (H1 of FIG. 2) of the chip 2 in parallel with the lead 5c, but the pad 4c and the pad are arranged. (4d) is not limited to this alignment. Various modifications can be envisioned without departing from the spirit of the invention. Representative modifications will be described with reference to FIGS. 15 to 24.

도 15는 패드(4c)와 패드(4d)가 지그재그정렬로 배치된 경우를 보여준다. 도 15에서 패드(4d)가 패드(4c)보다 칩의 중앙영역에 가깝다. 이 경우에 있어서 패드(4c)의 중앙으로부터 패드(4d)의 중앙까지의 거리는 예를 들어 도 2에서 보다 훨씬 더 감소될 수 있다. 따라서, 도 2에서와 같이 패드들이 배치될 경우보다 도 15에서와 같이 배열된 패드들로, 패드들의 수에 의해 결정되는 칩의 주변의 길이가 훨씬 더 짧아질 수 있다. 패드(4c)가 패드(4d)보다 칩의 중앙영역에 가깝게 되도록 도 15에서의 패드 배치가 반대로 될 수 있다. 리드(5c)와 나란히 칩(2)의 일측(도 15에서 H1)에 수직한 방향(도 15에서 보이는 칩의 변 H2에 수평인 방향)에서 패드(4c)의 중앙으로부터 패드(4d)의 중앙까지의 거리는 L2일 수 있다. FIG. 15 shows a case where the pad 4c and the pad 4d are arranged in a zigzag arrangement. In FIG. 15, the pad 4d is closer to the center region of the chip than the pad 4c. In this case the distance from the center of the pad 4c to the center of the pad 4d can be reduced even further than in FIG. 2, for example. Therefore, with pads arranged as in FIG. 15 than when pads are arranged as in FIG. 2, the length of the periphery of the chip determined by the number of pads can be much shorter. The pad arrangement in FIG. 15 may be reversed so that the pad 4c is closer to the center region of the chip than the pad 4d. The center of the pad 4d from the center of the pad 4c in the direction perpendicular to the one side (H1 in FIG. 15) of the chip 2 (direction horizontal to the side H2 of the chip shown in FIG. 15) parallel to the lead 5c. The distance to may be L2.

도 16은 리드(5c)와 나란히 칩(2)의 일측에(도 16의 H1) 수평인 방향에서 패드(4c)와 패드(4d)가 서로 완전히 같은 높이에 있어 2개의 열을 형성하는 경우를 보인다. 리드(5c)와 나란히 칩(2)의 일측(도 16의 H1)에 평행한 방향에서의 구성요소만이 고려되는 경우, 도 16에서 보이는 바와 같이 L2 = 0 이다. 따라서, 거리 L2가 0 ≤ L2 ≤ L1을 만족한다면 충분하다. 도 16에 보이는 패드정렬이 L2 내지 L0로 정해지기 때문에 도 16에 보이는 패드들의 수에 의해 결정되는 칩 주변의 길이는 도 15에서 보다 훨씬 짧아질 수 있다. FIG. 16 shows a case where the pad 4c and the pad 4d are formed at the same height with each other in the horizontal direction on one side of the chip 2 (H1 in FIG. 16) side by side with the lead 5c to form two rows. see. When only components in a direction parallel to one side (H1 in FIG. 16) of the chip 2 are considered alongside the lead 5c, L2 = 0 as shown in FIG. 16. Therefore, it is sufficient if the distance L2 satisfies 0 ≦ L2 ≦ L1. Since the pad alignment shown in FIG. 16 is defined as L2 to LO, the length around the chip determined by the number of pads shown in FIG. 16 can be much shorter than in FIG.

도 17은 2개의 패드들(4d)이 리드(5c)에 연결되도록 장착된 경우를 보인다. 도 17에 있어서, 거리 L2는 패드(4c)의 중앙으로부터 패드(4d)의 중앙까지의 거리로 설정되고 패드(4d)의 중앙으로부터 다른 패드(4d)의 중앙까지의 거리로 설정된다. 2개의 패드들(4d, 모드패드들)로 최대 4개의 다른 동작모드로부터의 선택이 이루어질 수 있다. 패드들(4d)의 수는 3이상일 수 있고 패드(4d)는 도 17의 지그재그 패턴으로 배치되지 않을 수 있다. FIG. 17 shows a case where two pads 4d are mounted to be connected to the lead 5c. In Fig. 17, the distance L2 is set to the distance from the center of the pad 4c to the center of the pad 4d and the distance from the center of the pad 4d to the center of the other pad 4d. Selection from up to four different modes of operation can be made with the two pads 4d (mode pads). The number of pads 4d may be three or more and the pads 4d may not be arranged in the zigzag pattern of FIG. 17.

도 18은 패드들(4d)이 칩(2) 위에 여러 지점에서 위치된 예를 보인다. 도 18에서의 패드들(4d)은 점선에 의해 원으로 둘러싸인 영역 B, C에 존재한다. 영역 B는 리드(5c)에 연결된 (또는 어떤 경우에는 연결되고 어떤 경우에는 연결되지 않는) 패드(4c)와 패드(4d)를 포함한다. 영역 C는 리드(5b)에 연결된 (또는 어떤 경우에는 연결되고 어떤 경우에는 연결되지 않은) 패드(4b)와 (2개의) 패드들(4d)을 포함한다. 다수의 모드패드들이 장착되는 경우 모드패드들은 이러한 예에서와 같이 다른 리드에 각각 연결될 수 있다. 하나의 모드패드(패드 4d)를 포함하는 영역 B는 2개의 동작모드선택을 제공한다. 한편, 2개의 모드패드들(패드들 4d)를 포함하는 영역 C는 4개의 동작모드선택을 제공한다. 따라서, 도 18의 예에서, 전체적으로 6개의 다른 동작모드들로부터 선택이 이루어질 수 있다. 18 shows an example where the pads 4d are positioned at various points on the chip 2. The pads 4d in FIG. 18 exist in regions B and C surrounded by circles by dotted lines. Region B includes pads 4c and pads 4d connected to (or in some cases connected but not connected to) leads 5c. Region C comprises a pad 4b and (two) pads 4d connected to (or in some cases connected but not connected to) lead 5b. When multiple mode pads are mounted, the mode pads may be connected to different leads, respectively, as in this example. Area B including one mode pad (pad 4d) provides two operation mode selections. On the other hand, area C including two mode pads (pads 4d) provides four operation mode selections. Thus, in the example of FIG. 18, a selection may be made from six different modes of operation in total.

영역 B에서, 패드(4c)의 중앙으로부터 패드(4d)의 중앙까지의 거리 L2는 리드(5c)가 나란히 배치되는 칩(2)의 일측(도 18에서 H1)에 수평인 방향에 있다. C영역에서, 패드(4c)의 중앙으로부터 패드(4d)의 중앙까지의 거리 L2는 리드(5b)가 나란히 배치되는 옆에 칩(2)의 일측(도 18에서의 H2)에서 수평인 방향에 있다. 따라서, 패드들(4)이 배치되는 칩(2)의 부분에 따라, 본딩와이어에 의해 패드들(4)에 연결된 리드(5)가 나란히 배치되는 칩(2)의 일측에 수평인 방향, 즉, 패드(4c) 또는 패드(4d)가 배치되는 칩(2)의 주변의 일측에 수평인 방향인 거리 L2의 방향이 변경된다. 도 18에 있어서, 영역 B에 포함된 리드들과 패드들은 H1과 나란히 위치되고 영역 C에 포함된 리드들과 패드들은 H2와 나란히 위치된다. In the region B, the distance L2 from the center of the pad 4c to the center of the pad 4d is in a direction horizontal to one side (H1 in FIG. 18) of the chip 2 on which the leads 5c are arranged side by side. In the C region, the distance L2 from the center of the pad 4c to the center of the pad 4d is in a horizontal direction on one side (H2 in FIG. 18) of the chip 2 next to which the leads 5b are arranged side by side. have. Accordingly, according to the portion of the chip 2 on which the pads 4 are arranged, the direction that is horizontal to one side of the chip 2 on which the leads 5 connected to the pads 4 by the bonding wires are arranged side by side, that is, The direction of the distance L2, which is a horizontal direction on one side of the periphery of the chip 2 on which the pad 4c or the pad 4d is disposed, is changed. In FIG. 18, the leads and pads included in the region B are positioned side by side with H1 and the leads and pads included in the region C are positioned side by side with H2.

영역 C에서 어떤 경우에 모드패드들에 접속되는 리드는 전원전위를 공급하는 리드(5c) 대신, 입력/출력신호들을 전송하는 리드(5b)이다. 상술한 설명은 어떤 경우에 모드패드(패드 4d)에 접속되는 리드로서 리드(5c)를 사용하지만, 본 발명은 이에 한정되지는 않는다. In some cases in region C, the leads connected to the mode pads are leads 5b which transmit input / output signals, instead of leads 5c which supply the power potential. Although the above description uses the lead 5c as a lead connected to the mode pad (pad 4d) in some cases, the present invention is not limited to this.

입력/출력신호들을 전송하기 위한 리드(5b)가 어떤 경우에 모드패드(패드 4d)에 접속되는 리드인 경우에 있어서는 리드(5b)로부터 신호입력의 논리레벨을 변화하기 위해 주의를 기울여야 한다. 특히, 동작모드가 H레벨 또는 L레벨에서 선택되는지는 미리 결정될 필요가 있다. 동작모드가 H레벨에서 선택되는 경우에 있어서, 동작모드선택회로(8)는 문제를 일으키지 않고 전원패드(패드 4c)에 접속된 리드의 경우와 같은 동일한 구조(도 11 및 도 12)를 가질 수 있다. 한편, 동작모드에서 L레벨에 선택되는 경우에 있어서는 풀업레지스터로 도 11 및 도 12의 풀다운레지스터(14)를 대신하고 회로동작의 논리를 반전하도록 수정할 필요가 있다. In the case where the lead 5b for transmitting input / output signals is a lead connected to the mode pad (pad 4d) in some cases, care should be taken to change the logic level of the signal input from the lead 5b. In particular, it is necessary to determine in advance whether the operation mode is selected at the H level or the L level. In the case where the operation mode is selected at the H level, the operation mode selection circuit 8 can have the same structure (Figs. 11 and 12) as in the case of a lead connected to the power pad (pad 4c) without causing a problem. have. On the other hand, when it is selected at the L level in the operation mode, it is necessary to modify it so that the logic of the circuit operation is reversed instead of the pull-down register 14 of FIGS. 11 and 12 by the pull-up register.

즉, 상술한 설명에 있어서, 리드(5b)는 입력단자로 기능하고, 영역 C에 포함된 패드(4b)(신호패드)는 동작모드가 선택될 때 입력단자로 기능한다. 대안적으로, 패드(4b)는 또한 동작모드선택시에 출력단자로서 기능할 수 있다. 이것은 주어진 논리레벨을 지시하는 신호가 내부회로(7)로부터 패드(4b)로 출력되도록 반도체장치(1)를 구성함으로써 이루어진다. 리드(5b) 이외에 리드(5a) 또는 리드(5d)가 어떤 경우에 있어서 모드패드(패드 4d)에 접속되는 리드일 수 있다. That is, in the above description, the lead 5b functions as an input terminal, and the pad 4b (signal pad) included in the area C functions as an input terminal when an operation mode is selected. Alternatively, the pad 4b can also function as an output terminal at the time of operation mode selection. This is done by configuring the semiconductor device 1 so that a signal indicating a given logic level is output from the internal circuit 7 to the pad 4b. In addition to the lead 5b, the lead 5a or lead 5d may be a lead connected to the mode pad (pad 4d) in some cases.

도 19는 리드(5c)에 접속된 (또는 어떤 경우에는 접속되고 어떤 경우에는 접속되지 않는) 패드들(4c, 4d)의 일부가 작은 크기인 경우를 보인다. 도 19에서, 패 드(4c)와 패드들(4d) 중 하나는 소위 일반 패드들(예를 들어, 도 19의 패드들(4b))보다 크기가 작다. 다른 패드(4d)는 일반패드들이라 불리는 다른 패드들과 크기가 같다. 패드(4c)와 2개의 패드들(4d)은 도 19에 보이는 바와 같은 지그재그정렬로 배치될 수 있다.FIG. 19 shows a case where some of the pads 4c and 4d connected to the lead 5c (or in some cases connected and not connected in some cases) are small in size. In FIG. 19, one of the pad 4c and the pads 4d is smaller in size than the so-called normal pads (eg, the pads 4b of FIG. 19). The other pad 4d is the same size as the other pads called normal pads. The pad 4c and the two pads 4d may be arranged in a zigzag arrangement as shown in FIG. 19.

도 20은 칩(2)의 코너에서 모드패드(패드 4d)가 배치되도록 Y모양의 리드가 사용된 경우를 보인다. 상술한 설명에서 리드들(5)이 모두 선형모양을 가졌고 서로 일정한 간격으로 배치되지만, 도 20에서 보이는 것과 같은 Y모양의 리드도 사용될 수 있다. 도 20에서 Y모양의 리드(5c)는 칩의 코너에서 만나는 칩의 양변과 Y모양의 리드의 2개의 암들과 정렬되도록 배치된다. Y모양의 리드(5c)에 연결된 패드(4c)와 어떤 경우에 Y모양의 리드(5c)에 연결되는 패드(4d)가 칩(2) 주변의 2개의 다른 변(코너를 형성하는 칩(2)의 양 변들)을 따라 배치된다. 이러한 경우에서 패드(4c)와 패드(4d)는 칩(2)의 양 변들 중 일방, 즉, 도 20에서 변 H1에 수평인 방향, 및 , 칩(2)의 양변들 중 타방, 즉, 도 20에서 변 H2에 수평인 방향에서 거리 L2로 각각 떨어져 있다. 패드(4c)와 패드(4d)가 본 실시예에서와 같이 칩(2)의 코너에 배치되는 경우, 패드(4c)와 패드(4d)는 칩(2)의 주변을 따라 배치되어 코너를 형성하는 2개의 변을 각각 나타내는 것이 고려된다.20 shows a case where a Y-shaped lead is used so that the mode pad (pad 4d) is disposed at the corner of the chip 2. Although the leads 5 are all linear in the above description and are arranged at regular intervals from each other, a Y-shaped lead as shown in FIG. 20 can also be used. In Fig. 20, the Y-shaped leads 5c are arranged to align with the two arms of the Y-shaped leads and both sides of the chip meeting at the corners of the chips. The pad 4c connected to the Y-shaped lead 5c and, in some cases, the pad 4d connected to the Y-shaped lead 5c, have two different sides (chips 2 forming corners) around the chip 2. Are arranged along both sides). In this case, the pad 4c and the pad 4d are one of both sides of the chip 2, that is, the direction horizontal to the side H1 in FIG. 20, and the other of the two sides of the chip 2, that is, FIG. At 20, they are separated by distances L2 in the direction horizontal to the sides H2. When the pads 4c and 4d are arranged at the corners of the chip 2 as in this embodiment, the pads 4c and 4d are arranged along the periphery of the chip 2 to form corners. It is considered to represent each of the two sides.

도 21 및 22는 와이어접속형 볼그리드어레이(BGA)패키지에 본 발명을 적용한 경우를 보인다. 도 21은 위에서 내려 본 칩(2)의 평면도이고 도 22는 도 21의 D-D'에 따른 단면도이다. 상술한 설명에서 외부단자들이 리드들이고, 인쇄보드(19)에 배치된 컨덕터패턴들은 도 21 및 도 22에서 보인 바와 같은 외부단자로 제공될 수 있다. 21 and 22 show a case in which the present invention is applied to a wire-connected ball grid array (BGA) package. FIG. 21 is a plan view of the chip 2 viewed from above and FIG. 22 is a sectional view taken along the line D-D 'in FIG. In the above description, the external terminals are leads, and the conductor patterns disposed on the printed board 19 may be provided as external terminals as shown in FIGS. 21 and 22.

도 21 및 도 22에서 보이는 바와 같이, 반도체장치(1)는 인쇄보드(19)의 절반이 몰딩수지(3)로 덮여 인쇄보드(19)에 실장된 칩(2)을 덮도록 구성된다. 컨덕터패턴들(외부단자들, 20)은 인쇄보드(19)에 배치되고 본딩와이어들(6)에 의해 칩(2) 상에 있는 패드들(4)에 연결된다. 동작모드선택과 관련된 패드(4c)와 패드(4d)는 도전성패턴(20c)에 접속된다. 컨덕터패턴들(20)은 인쇄된 와이어링라인들(21)을 통해 솔더볼들(22)에 접속된다. As shown in FIGS. 21 and 22, the semiconductor device 1 is configured such that half of the printed board 19 is covered with the molding resin 3 to cover the chip 2 mounted on the printed board 19. Conductor patterns (outer terminals) 20 are arranged on the printed board 19 and connected to the pads 4 on the chip 2 by bonding wires 6. The pad 4c and the pad 4d associated with the operation mode selection are connected to the conductive pattern 20c. The conductor patterns 20 are connected to the solder balls 22 through the printed wiring lines 21.

도 23 및 24는 플립칩접속형 BGA패키지에 본 발명을 적용한 경우를 보인다. 도 23은 칩(2)과 인쇄보드(19)(+범프들 23)를 각각 보이는 평면도이고, 도 24는 도 23의 라인 E-E'에 따른 단면도이다. 도 23에 보이는 칩(2)과 인쇄보드(19)는 칩(2)의 E 및 E'가 인쇄보드(19)의 E 및 E'와 각각 일치하도록 범프들(23)을 통해 서로 고정된다. 상술한 설명에서 외부단자들(리드들 5, 컨덕터패턴들 20) 및 내부단자들(패드들 4)이 본딩와이어들(6)에 의해 서로 연결되지만 와이어들 이외의 다른 수단들이 도 23 및 24에서 보이는 바와 같이 내부단자들과 외부단자들을 서로 접속하도록 사용될 수 있다. 23 and 24 show a case where the present invention is applied to a flip chip connected BGA package. FIG. 23 is a plan view showing the chip 2 and the printed board 19 (+ bumps 23), respectively, and FIG. 24 is a sectional view along the line E-E 'of FIG. The chip 2 and the printed board 19 shown in FIG. 23 are fixed to each other via bumps 23 such that E and E 'of the chip 2 coincide with E and E' of the printed board 19, respectively. In the above description, the outer terminals (leads 5, conductor patterns 20) and the inner terminals (pads 4) are connected to each other by bonding wires 6, but other means than the wires are shown in FIGS. As can be seen it can be used to connect the internal and external terminals to each other.

도 23 및 24에서 보이는 바와 같이, 칩(2)은 인쇄보드(19)에 플립칩으로 실장되어 반도체장치(1)를 구성한다. 범프들(23)이 칩(2) 상에 형성된 패드들(4)과 인쇄보드(19) 상에 형성된 컨덕터패턴들(20) 사이에 개재되고 패드들(4)과 컨덕터패턴들(20)을 전기적으로 접속한다. 몰딩수지(3)는 칩(2)과 인쇄보드(19) 사이에 채워진다. 컨덕터패턴들(20)은 인쇄된 와이어링라인들(21)을 통해 솔더볼들(22)에 접속된다. As shown in Figs. 23 and 24, the chip 2 is mounted on the printed board 19 in a flip chip to constitute the semiconductor device 1. Bumps 23 are interposed between the pads 4 formed on the chip 2 and the conductor patterns 20 formed on the printed board 19 to form the pads 4 and the conductor patterns 20. Connect electrically. The molding resin 3 is filled between the chip 2 and the printed board 19. The conductor patterns 20 are connected to the solder balls 22 through the printed wiring lines 21.

도 23 및 24에서 보이는 바와 같이, 패드(4c)는 범프(23a)에 의해 컨덕터패턴(20c)에 접속된다. 모드패드인 패드(4d)는 범프(23b)에 의해 컨덕터패턴(20c)에 접속된다. 즉, 범프(23b)는 외부단자가 패드(4d)에 연결되는 경우 존재하고 외부단자가 패드(4d)에 연결되지 않는 경우에는 존재하지 않는다. 동작모드는 범프(23b)의 존재 또는 부존재를 기초로 선택될 수 있다. 패드(4c)와 패드(4d)는 서로간의 거리가 L2이고 범프(23b)가 존재하는 경우 범프(23a)는 범프(23a)와 접촉할 수 있다. 그러나, 범프들(23a 및 23b) 사이의 접촉은 문제를 야기하지 않는다. As shown in Figs. 23 and 24, the pad 4c is connected to the conductor pattern 20c by the bump 23a. The pad 4d which is a mode pad is connected to the conductor pattern 20c by the bump 23b. That is, the bump 23b is present when the external terminal is connected to the pad 4d, and does not exist when the external terminal is not connected to the pad 4d. The operation mode may be selected based on the presence or absence of the bump 23b. The pad 4c and the pad 4d may be in contact with the bump 23a when the distance between each other is L2 and the bump 23b is present. However, the contact between the bumps 23a and 23b does not cause a problem.

본 발명이 몇 개의 바람직한 실시예와 함께 설명되었지만, 이 실시예들은 본 발명을 설명하기 위해서만 제공되고 부가된 청구항을 제한하는 의미로 파악하는 것으로 해석되어서는 안된다는 것은 본 기술분야의 숙련자에 의해 명백해 질 것이다. Although the present invention has been described in conjunction with several preferred embodiments, it will be apparent to those skilled in the art that these embodiments are provided solely for the purpose of illustrating the invention and should not be construed as to be construed as limiting the appended claims. will be.

도 1은 본 발명의 제1실시예에 따른 반도체장치의 구조도이다. 1 is a structural diagram of a semiconductor device according to a first embodiment of the present invention.

도 2는 본 발명의 제1실시예에 따른 반도체장치의 상세한 구조도이다. 2 is a detailed structural diagram of a semiconductor device according to a first embodiment of the present invention.

도 3은 본 발명의 제1실시예에 따른 거리 L1 및 거리 L2를 설명하는 도면이다. 3 is a view for explaining a distance L1 and a distance L2 according to the first embodiment of the present invention.

도 4는 본 발명의 제1실시예에 따른 거리 L1 및 거리 L2를 설명하는 도면이다. 4 is a view for explaining a distance L1 and a distance L2 according to the first embodiment of the present invention.

도 5는 본 발명의 제1실시예에 따른 거리 L1 및 거리 L2를 설명하는 도면이다. 5 is a view for explaining a distance L1 and a distance L2 according to the first embodiment of the present invention.

도 6은 본 발명의 제1실시예에 따른 거리 L1 및 거리 L2를 설명하는 도면이다. 6 is a view for explaining a distance L1 and a distance L2 according to the first embodiment of the present invention.

도 7은 본 발명의 제1실시예에 따른 거리 L1 및 거리 L2를 설명하는 도면이다. 7 is a view for explaining a distance L1 and a distance L2 according to the first embodiment of the present invention.

도 8은 본 발명의 제1실시예에 따른 거리 L1 및 거리 L2를 설명하는 도면이다. 8 is a view for explaining a distance L1 and a distance L2 according to the first embodiment of the present invention.

도 9은 본 발명의 제1실시예에 따른 거리 L1 및 거리 L2를 설명하는 도면이다. 9 is a view for explaining a distance L1 and a distance L2 according to the first embodiment of the present invention.

도 10은 본 발명의 제1실시예에 따른 거리 L1 및 거리 L2를 설명하는 도면이다. 10 is a view for explaining a distance L1 and a distance L2 according to the first embodiment of the present invention.

도 11은 본 발명의 제1실시예에 따른 동작모드선택회로(8a)의 회로도이다. 11 is a circuit diagram of an operation mode selection circuit 8a according to the first embodiment of the present invention.

도 12는 본 발명의 제1실시예에 따른 동작모드선택회로(8b)의 회로도이다. 12 is a circuit diagram of an operation mode selection circuit 8b according to the first embodiment of the present invention.

도 13은 도 12에 보이는 동작모드선택회로(8b)의 동작을 설명하는 타이밍도이다. FIG. 13 is a timing diagram for explaining the operation of the operation mode selection circuit 8b shown in FIG.

도 14는 도 12에 보이는 동작모드선택회로(8b)의 동작을 설명하는 타이밍도이다. FIG. 14 is a timing diagram for explaining the operation of the operation mode selection circuit 8b shown in FIG.

도 15는 본 발명의 제1실시예의 변형예를 설명하는 도면이다. 15 is a view for explaining a modification of the first embodiment of the present invention.

도 16은 본 발명의 제1실시예의 다른 변형예를 설명하는 도면이다 .16 is a view for explaining another modification of the first embodiment of the present invention.

도 17은 본 발명의 제1실시예의 다른 변형예를 설명하는 도면이다. 17 is a view for explaining another modification of the first embodiment of the present invention.

도 18은 본 발명의 제1실시예의 다른 변형예를 설명하는 도면이다. 18 is a view for explaining another modification of the first embodiment of the present invention.

도 19는 본 발명의 제1실시예의 다른 변형예를 설명하는 도면이다. 19 is a view for explaining another modification of the first embodiment of the present invention.

도 20은 본 발명의 제1실시예의 다른 변형예를 설명하는 도면이다. 20 is a view for explaining another modification of the first embodiment of the present invention.

도 21은 본 발명의 제1실시예의 다른 변형예를 설명하는 도면이다.21 is a view for explaining another modification of the first embodiment of the present invention.

도 22는 도 21의 라인 D-D'에 따른 단면도이다. FIG. 22 is a cross-sectional view taken along the line D-D 'of FIG. 21.

도 23은 본 발명의 제1실시예의 다른 변형예를 설명하는 도면이다. Fig. 23 is a view for explaining another modification to Embodiment 1 of the present invention.

도 24는 도 23의 라인 E-E'에 따른 단면도이다. 24 is a cross-sectional view taken along the line E-E 'of FIG.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 반도체장치 2 : 칩1 semiconductor device 2 chip

3 : 몰딩수지 4 : 내부단자3: molding resin 4: internal terminal

5 : 외부단자 6 : 본딩와이어5: external terminal 6: bonding wire

Claims (19)

반도체장치에 있어서, In a semiconductor device, 기판; Board; 기판의 주변을 따라 배치된 제1내부단자, 제2내부단자, 제3내부단자 및 제4내부단자;A first internal terminal, a second internal terminal, a third internal terminal, and a fourth internal terminal disposed along the periphery of the substrate; 기판에 형성되고 제1내부단자에 연결된 회로;A circuit formed on the substrate and connected to the first internal terminal; 제2내부단자에 연결된 제1외부단자;A first external terminal connected to the second internal terminal; 제3내부단자에 연결된 제2외부단자; 및A second external terminal connected to the third internal terminal; And 제4내부단자에 연결되고, 제2외부단자가 위치되는 기판의 일측과 나란히 배치된 제3외부단자를 포함하고, A third external terminal connected to the fourth internal terminal and disposed in parallel with one side of the substrate on which the second external terminal is positioned; 회로는 제1내부단자 및 제1외부단자 사이에 접속상태를 나타내는 신호를 출력하고, The circuit outputs a signal indicating a connection state between the first internal terminal and the first external terminal, 제1내부단자와 제2내부단자의 중앙 사이의 거리는 제1외부단자가 나란히 배치되는 기판의 일측에 평행한 방향에서 L1이고,The distance between the center of the first inner terminal and the second inner terminal is L1 in a direction parallel to one side of the substrate on which the first outer terminal is arranged side by side, 제3내부단자와 제4내부단자의 중앙 사이의 거리는 제2외부단자와 제3외부단자가 나란히 배치되는 기판의 일측에 평행한 방향에서 L2이고, The distance between the center of the third inner terminal and the fourth inner terminal is L2 in a direction parallel to one side of the substrate on which the second outer terminal and the third outer terminal are disposed side by side, 거리 L1은 거리 L2보다 작은 반도체장치.The distance L1 is a semiconductor device smaller than the distance L2. 제1항에 있어서, The method of claim 1, 제1내부단자, 제2내부단자, 제3내부단자 및 제4내부단자는 각각 패드를 포함하고, The first internal terminal, the second internal terminal, the third internal terminal and the fourth internal terminal each include a pad, 제1내부단자와 제2내부단자의 패드는 각각 제1외부단자가 나란히 배치된 기판의 일측에 평행한 방향에서 폭 W1을 가지고, The pads of the first inner terminal and the second inner terminal each have a width W1 in a direction parallel to one side of the substrate on which the first outer terminal is disposed side by side. 제3내부단자와 제4내부단자의 패드는 각각 제2외부단자 및 제3외부단자가 나란히 배치된 기판의 일측에 평행한 방향에서 폭 W2를 가지고, The pads of the third internal terminal and the fourth internal terminal each have a width W2 in a direction parallel to one side of the substrate on which the second external terminal and the third external terminal are arranged side by side, 제1내부단자의 패드끝으로부터 제2내부단자의 인접한 패드끝까지의 거리는 제1외부단자가 나란히 배치되는 기판의 일측에 평행한 방향에서 D1이고, The distance from the pad end of the first inner terminal to the adjacent pad end of the second inner terminal is D1 in a direction parallel to one side of the substrate on which the first outer terminal is arranged side by side, 제3내부단자의 패드끝으로부터 제4내부단자의 인접한 패드끝까지의 거리는 제2외부단자와 제3외부단자가 나란히 배치되는 기판의 일측에 평행한 방향에서 D2이고, The distance from the pad end of the third inner terminal to the adjacent pad end of the fourth inner terminal is D2 in a direction parallel to one side of the substrate on which the second outer terminal and the third outer terminal are arranged side by side, 폭 W1이 폭W2와 동일한 경우 거리 D1은 거리 D2보다 작은 반도체장치.If the width W1 is the same as the width W2, the distance D1 is smaller than the distance D2. 제1항에 있어서, The method of claim 1, 제1내부단자, 제2내부단자, 제3내부단자 및 제4내부단자는 각각 패드를 포함하고, The first internal terminal, the second internal terminal, the third internal terminal and the fourth internal terminal each include a pad, 제1내부단자 및 제2내부단자의 패드는 각각 제1외부단자가 나란히 배치된 기판의 일측에 평행한 방향에서 폭 W1을 가지고, The pads of the first inner terminal and the second inner terminal each have a width W1 in a direction parallel to one side of the substrate on which the first outer terminal is disposed side by side. 제3내부단자 및 제4내부단자의 패드는 각각 제2외부단자 및 제3외부단자가 나란히 배치되는 기판의 일측에 평행한 방향에서 폭 W2을 가지고, The pads of the third internal terminal and the fourth internal terminal each have a width W2 in a direction parallel to one side of the substrate on which the second external terminal and the third external terminal are arranged side by side, 제1내부단자의 패드끝으로부터 제2내부단자의 인접한 패드끝까지의 거리가 제1외부단자가 나란히 배치된 기판의 일측에 평행한 방향에서 D1이고, The distance from the pad end of the first inner terminal to the adjacent pad end of the second inner terminal is D1 in a direction parallel to one side of the substrate on which the first outer terminal is disposed side by side, 제3내부단자의 패드끝으로부터 제4내부단자의 인접한 패드끝까지의 거리는 제2외부단자 및 제3외부단자가 나란히 배치되는 기판의 일측에 평행한 방향에서 D2이고, The distance from the pad end of the third inner terminal to the adjacent pad end of the fourth inner terminal is D2 in a direction parallel to one side of the substrate on which the second outer terminal and the third outer terminal are arranged side by side, 거리 D1이 거리 D2와 동일할 경우 폭 W1은 폭 W2보다 작은 반도체장치.The semiconductor device having a width W1 smaller than the width W2 when the distance D1 is equal to the distance D2. 제1항에 있어서, 제1내부단자 및 제2내부단자는 제1외부단자가 나란히 배치된 기판의 일측에 수직한 방향에서 2개의 열을 형성하도록 배치된 반도체장치.The semiconductor device of claim 1, wherein the first inner terminal and the second inner terminal are arranged to form two rows in a direction perpendicular to one side of a substrate on which the first outer terminal is disposed side by side. 제4항에 있어서, 제1내부단자 및 제2내부단자는 지그재그정렬로 배치된 반도체장치.The semiconductor device of claim 4, wherein the first internal terminal and the second internal terminal are arranged in a zigzag alignment. 제1항에 있어서, The method of claim 1, 기판에 형성되고 회로와 연결된 제5내부단자를 더 포함하고, A fifth internal terminal formed on the substrate and connected to the circuit; 회로는 제5내부단자와 제1외부단자 사이의 접속상태를 지시하는 신호를 출력하고, The circuit outputs a signal indicating a connection state between the fifth internal terminal and the first external terminal, 제1내부단자와 제5내부단자의 코너 사이의 거리, 제2내부단자와 제5내부단자의 중앙 사이의 거리 중 하나가 제1외부단자가 나란히 배치되는 기판의 일측에 평행방향에서 L3이고, One of the distance between the corner of the first inner terminal and the fifth inner terminal, and the distance between the center of the second inner terminal and the fifth inner terminal is L3 in parallel to one side of the substrate on which the first outer terminal is disposed side by side, 거리 L3은 거리 L2 보다 작은 반도체장치.The distance L3 is a semiconductor device smaller than the distance L2. 제1항에 있어서, The method of claim 1, 제4외부단자;Fourth external terminal; 기판에 형성되고 회로와 연결된 제5내부단자; 및A fifth internal terminal formed on the substrate and connected to the circuit; And 기판에 형성되고 제4외부단자에 연결된 제6내부단자를 더 포함하고, A sixth inner terminal formed on the substrate and connected to the fourth outer terminal; 회로는 제5내부단자와 제4외부단자 사이의 접속상태를 나타내는 신호를 출력하고, The circuit outputs a signal indicating a connection state between the fifth internal terminal and the fourth external terminal, 제5내부단자와 제6내부단자의 중앙 사이의 거리는 제4외부단자가 나란히 배치되는 기판의 일측에 평행한 방향에서 L3이고, The distance between the center of the fifth inner terminal and the sixth inner terminal is L3 in a direction parallel to one side of the substrate on which the fourth outer terminal is disposed side by side, 거리 L3은 거리 L2보다 작은 반도체장치.The distance L3 is a semiconductor device smaller than the distance L2. 제1항에 있어서,The method of claim 1, 제1내부단자와 제2내부단자는 기판의 상면의 코너에 배치되고 코너를 형성하는 기판의 양변의 각각에 대해 거리 L1이 거리 L2보다 작은 관계가 만족되는 반도체장치.The first internal terminal and the second internal terminal are disposed at the corners of the upper surface of the substrate, the relationship that the distance L1 is smaller than the distance L2 for each of both sides of the substrate forming the corner is satisfied. 제1항에 있어서, The method of claim 1, 제1외부단자는 제1와이어에 의해 제2내부단자에 연결된 제1리드프레임을 구비하고, The first outer terminal has a first lead frame connected to the second inner terminal by a first wire, 제2외부단자는 제2와이어에 의해 제3내부단자에 연결된 제2리드프레임을 구비하고, The second external terminal has a second lead frame connected to the third internal terminal by a second wire, 제3외부단자는 제3와이어에 의해 제4내부단자에 연결된 제3리드프레임을 구비하는 반도체장치.The third external terminal has a third lead frame connected to the fourth internal terminal by a third wire. 제1항에 있어서, The method of claim 1, 기판은 제1기판이고The substrate is the first substrate 반도체장치는 제2기판을 더 포함하고, The semiconductor device further includes a second substrate, 제1기판은 제2기판의 상면에 놓이고The first substrate is placed on the upper surface of the second substrate 제1외부단자는 제2기판에 형성되고 제1와이어에 의해 제2내부단자에 연결된 제1컨덕터패턴을 구비하고, The first external terminal has a first conductor pattern formed on the second substrate and connected to the second internal terminal by the first wire, 제2외부단자는 제2기판에 형성되고 제2와이어에 의해 제3내부단자에 연결된 제2컨덕터패턴을 구비하고, The second external terminal has a second conductor pattern formed on the second substrate and connected to the third internal terminal by the second wire, 제3외부단자는 제2기판에 형성되고 제3와이어에 의해 제4내부단자에 연결된 제3컨덕터패턴을 구비하는 반도체장치.And the third external terminal having a third conductor pattern formed on the second substrate and connected to the fourth internal terminal by the third wire. 제1항에 있어서, The method of claim 1, 기판은 제1기판이고The substrate is the first substrate 반도체장치는 제2기판을 더 포함하고,The semiconductor device further includes a second substrate, 제1기판은 플립칩접속에 의해 제2기판에 접속되고, The first substrate is connected to the second substrate by flip chip connection, 제1외부단자는 제2기판에 형성되고 제1범프에 의해 제2내부단자에 연결된 제1컨덕터패턴을 구비하고, The first external terminal has a first conductor pattern formed on the second substrate and connected to the second internal terminal by the first bump, 제2외부단자는 제2기판에 형성되고 제2범프에 의해 제3내부단자에 연결된 제2컨덕터패턴을 구비하고, The second external terminal has a second conductor pattern formed on the second substrate and connected to the third internal terminal by the second bump, 제3외부단자는 제2기판에 형성되고 제3범프에 의해 제4내부단자에 연결된 제3컨덕터패턴을 구비하는 반도체장치.The third external terminal has a third conductor pattern formed on the second substrate and connected to the fourth internal terminal by the third bump. 반도체장치에 있어서, In a semiconductor device, 기판;Board; 기판의 주변을 따라 배치된 제1내부단자, 제2내부단자, 제3내부단자 및 제4내부단자;A first internal terminal, a second internal terminal, a third internal terminal, and a fourth internal terminal disposed along the periphery of the substrate; 기판에 형성되고 제1내부단자에 연결된 회로를 포함하고, A circuit formed in the substrate and connected to the first internal terminal, 제1내부단자 및 제2내부단자가 제1외부단자에 접속될 수 있고, The first internal terminal and the second internal terminal can be connected to the first external terminal, 제3내부단자가 제2외부단자와 접속될 수 있고, The third internal terminal can be connected to the second external terminal, 제4내부단자가 제3외부단자와 접속될 수 있고, The fourth internal terminal can be connected to the third external terminal, 회로는 제1내부단자와 제1외부단자 사이의 접속상태를 나타내는 신호를 출력하고, The circuit outputs a signal indicating a connection state between the first internal terminal and the first external terminal, 제1내부단자와 제2내부단자의 중앙 사이의 거리는 제1내부단자와 제2내부단자 중 하나가 배치된 기판의 주변의 일측에 평행한 방향에서 L1이고, The distance between the center of the first inner terminal and the second inner terminal is L1 in a direction parallel to one side of the periphery of the substrate on which one of the first inner terminal and the second inner terminal is disposed, 제3내부단자와 제4내부단자의 중앙 사이의 거리는 제3내부단자와 제4내부단 자가 배치된 기판의 주변의 일측에 평행한 방향에서 L2이고,The distance between the center of the third internal terminal and the fourth internal terminal is L2 in a direction parallel to one side of the periphery of the substrate on which the third internal terminal and the fourth internal terminal are disposed, 거리 L1은 거리 L2 보다 작은 반도체장치.The distance L1 is a semiconductor device smaller than the distance L2. 제12항에 있어서, The method of claim 12, 제1내부단자, 제2내부단자, 제3내부단자 및 제4내부단자는 각각 패드를 포함하고, The first internal terminal, the second internal terminal, the third internal terminal and the fourth internal terminal each include a pad, 제1내부단자와 제2내부단자의 패드는 각각 제1내부단자와 제2내부단자 중 하나가 배치된 기판의 주변의 일측에 평행한 방향에서 폭 W1을 가지고, The pads of the first inner terminal and the second inner terminal each have a width W1 in a direction parallel to one side of the periphery of the substrate on which one of the first inner terminal and the second inner terminal is disposed, 제3내부단자와 제4내부단자의 패드는 제3내부단자와 제4내부단자가 배치된 기판의 주변의 일측에 평행한 방향에서 폭 W2를 가지고, The pads of the third internal terminal and the fourth internal terminal have a width W2 in a direction parallel to one side of the periphery of the substrate on which the third internal terminal and the fourth internal terminal are disposed, 제1내부단자의 패드끝에서 제2내부단자의 인접한 패드끝까지의 거리는 제1외부단자와 제2외부단자 중 하나가 배치된 기판의 주변의 일측에 평행한 방향에서 D1이고, The distance from the pad end of the first inner terminal to the adjacent pad end of the second inner terminal is D1 in a direction parallel to one side of the periphery of the substrate on which one of the first outer terminal and the second outer terminal is disposed, 제3내부단자의 패드끝에서 제4내부단자의 인접한 패드끝까지의 거리는 제3 및 제4외부단자들이 배치된 기판의 주변의 일측에 평행한 방향에서 D2이고, The distance from the pad end of the third inner terminal to the adjacent pad end of the fourth inner terminal is D2 in a direction parallel to one side of the periphery of the substrate on which the third and fourth outer terminals are disposed, 폭 W1이 폭 W2와 동일한 경우 거리 D1은 거리 D2보다 작은 반도체장치.And the width D1 is smaller than the distance D2 when the width W1 is equal to the width W2. 제12항에 있어서, The method of claim 12, 제1내부단자, 제2내부단자, 제3내부단자 및 제4내부단자는 각각 패드를 포함하고, The first internal terminal, the second internal terminal, the third internal terminal and the fourth internal terminal each include a pad, 제1내부단자와 제2내부단자의 패드는 각각 제1내부단자와 제2내부단자 중 하나가 배치된 기판의 주변의 일측에 평행한 방향에서 폭 W1을 가지고, The pads of the first inner terminal and the second inner terminal each have a width W1 in a direction parallel to one side of the periphery of the substrate on which one of the first inner terminal and the second inner terminal is disposed, 제3내부단자와 제4내부단자의 패드는 각각 제3내부단자와 제4내부단자가 배치된 기판의 주변의 일측에 평행한 방향에서 폭 W2를 가지고, The pads of the third internal terminal and the fourth internal terminal each have a width W2 in a direction parallel to one side of the periphery of the substrate on which the third internal terminal and the fourth internal terminal are disposed, 제1내부단자의 패드끝에서 제2내부단자의 인접한 패드끝까지의 거리는 제1외부단자와 제2외부단자 중 하나가 배치된 기판의 주변의 일측에 평행한 방향에서 D1이고, The distance from the pad end of the first inner terminal to the adjacent pad end of the second inner terminal is D1 in a direction parallel to one side of the periphery of the substrate on which one of the first outer terminal and the second outer terminal is disposed, 제3내부단자의 패드끝으로부터 제4내부단자의 인접한 패드끝까지의 거리는 제3외부단자와 제4외부단자가 배치된 기판의 주변의 일측에 평행한 방향에서 D2이고, The distance from the pad end of the third inner terminal to the adjacent pad end of the fourth inner terminal is D2 in a direction parallel to one side of the periphery of the substrate on which the third outer terminal and the fourth outer terminal are disposed, 거리 D1이 거리 D2와 동일한 경우 폭 W1은 폭 W2보다 작은 반도체장치.And the width W1 is smaller than the width W2 when the distance D1 is equal to the distance D2. 제12항에 있어서, The method of claim 12, 제1내부단자와 제2내부단자는 제1내부단자와 제2내부단자 중 하나가 배치된 기판의 주변의 일측에 수직한 방향에서 2개의 열을 형성하도록 배치된 반도체장치.The first internal terminal and the second internal terminal is disposed so as to form two rows in a direction perpendicular to one side of the periphery of the substrate on which one of the first internal terminal and the second internal terminal. 제15항에 있어서, The method of claim 15, 제1내부단자와 제2내부단자는 지그재그정렬로 배치된 반도체장치.The first internal terminal and the second internal terminal is arranged in a zigzag alignment semiconductor device. 제12항에 있어서, The method of claim 12, 기판에 형성되고 제1외부단자에 접속될 수 있는 제5내부단자를 더 포함하고, A fifth internal terminal formed on the substrate and connectable to the first external terminal, 회로는 제5내부단자와 제1외부단자 사이의 접속상태를 나타내는 신호를 출력하고, The circuit outputs a signal indicating a connection state between the fifth internal terminal and the first external terminal, 제1내부단자와 제5내부단자의 중앙사이의 거리 및 제1내부단자와 제5내부단자의 중앙사이의 거리 중 하나는 제1내부단자와 제2내부단자 중 하나가 배치된 기판의 주변의 일측에 평행한 방향에서 L3이고, One of the distance between the center of the first internal terminal and the fifth internal terminal and the distance between the center of the first internal terminal and the fifth internal terminal is the periphery of the substrate on which one of the first internal terminal and the second internal terminal is disposed. L3 in the direction parallel to one side, 거리 L3은 거리 L2보다 작은 반도체장치.The distance L3 is a semiconductor device smaller than the distance L2. 제12항에 있어서, 기판에 형성되고 제4외부단자에 접속될 수 있는 제5내부단자; 및 13. The device of claim 12, further comprising: a fifth internal terminal formed on the substrate and connectable to the fourth external terminal; And 기판에 형성되고 제4외부단자에 접속될 수 있는 제6내부단자를 더 포함하고, A sixth inner terminal formed on the substrate and connectable to the fourth outer terminal; 회로는 제5내부단자와 제4외부단자 사이의 접속상태를 나타내는 신호를 출력하고, The circuit outputs a signal indicating a connection state between the fifth internal terminal and the fourth external terminal, 제5내부단자와 제6내부단자의 중앙 사이의 거리는 제5내부단자와 제6내부단자 중 하나가 배치된 기판의 주변의 일측에 평행한 방향에서 L3이고, The distance between the center of the fifth internal terminal and the sixth internal terminal is L3 in a direction parallel to one side of the periphery of the substrate on which one of the fifth internal terminal and the sixth internal terminal is disposed, 거리 L3은 거리 L2보다 작은 반도체장치.The distance L3 is a semiconductor device smaller than the distance L2. 제12항에 있어서, The method of claim 12, 제1내부단자와 제2내부단자가 기판의 상면의 코너에 배치되고, 코너를 형성하는 기판의 2개의 변들 각각은 거리 L1이 거리 L2보다 작은 관계가 만족되는 반도 체장치.The semiconductor device according to claim 1, wherein the first inner terminal and the second inner terminal are disposed at the corners of the upper surface of the substrate, and each of the two sides of the substrate forming the corners satisfies a relationship in which the distance L1 is smaller than the distance L2.
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