KR100968568B1

KR100968568B1 - Apparatus and method for processing signals

Info

Publication number: KR100968568B1
Application number: KR1020030060012A
Authority: KR
Inventors: 권수현; 이승우
Original assignee: 삼성전자주식회사
Priority date: 2003-08-28
Filing date: 2003-08-28
Publication date: 2010-07-08
Also published as: CN101286307B; CN101373587B; CN101373587A; CN101286308B; CN101286308A; KR20050023010A; CN101286307A

Abstract

BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing apparatus, wherein the signal processing apparatus receives a first bit number of data synchronized with a first frequency clock from an external device, converts the data into a second bit number, and converts the second bit number of data. A signal processing section for outputting in synchronization with the two frequency clocks, and two frame memories for storing data of the second number of bits from the signal processing section and storing three frames of data. According to the present invention, two frame memories can store three frames of image data, and three frames of image data can be compared to calculate corrected image data.

Signal processing unit, liquid crystal display, image data, frame, frame memory, clock frequency, number of bits

Description

Signal processing apparatus and method {APPARATUS AND METHOD FOR PROCESSING SIGNALS}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.2 is an equivalent circuit diagram of one pixel of a liquid crystal display according to an exemplary embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 신호 처리 장치의 블록도이다.3 is a block diagram of a signal processing apparatus according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 신호 처리부의 내부 블록도이다.4 is an internal block diagram of a signal processor according to an exemplary embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 신호 처리부에 입력되는 파형을 보여주고 있다.5 illustrates waveforms input to a signal processor according to an exemplary embodiment of the present invention.

도 6은 본 발명의 실시예에 따른 데이터 변환부의 출력 파형을 보여주고 있다.6 illustrates an output waveform of a data converter according to an exemplary embodiment of the present invention.

도 7은 본 발명의 실시예에 따른 내부 메모리 및 데이터 출력부의 출력 파형을 보여주고 있다.7 illustrates output waveforms of an internal memory and a data output unit according to an exemplary embodiment of the present invention.

도 8은 본 발명의 다른 실시예에 따른 신호 처리 장치의 블록도이다.8 is a block diagram of a signal processing apparatus according to another embodiment of the present invention.

도 9는 본 발명의 다른 실시예에 따른 신호 처리부에 입력되는 영상 데이터의 파형을 보여주고 있다.9 illustrates waveforms of image data input to a signal processor according to another exemplary embodiment of the present invention.

도 10은 본 발명의 다른 실시예에 따른 신호 처리부에서 변환된 영상 데이터의 파형을 보여주고 있다. 10 is a view illustrating waveforms of image data converted by a signal processor according to another exemplary embodiment of the present invention.

도 11은 본 발명의 다른 실시예에 따른 신호 처리부가 프레임 메모리에 읽기/쓰기를 하는 영상 데이터의 파형을 보여주고 있다.FIG. 11 is a view illustrating waveforms of image data that a signal processor reads / writes into a frame memory according to another exemplary embodiment of the present invention.

도 12는 본 발명의 다른 실시예에 따른 신호 처리부와 프레임 메모리의 N 프레임에서의 동작을 보여주고 있다.12 illustrates an operation of an N frame of a signal processor and a frame memory according to another exemplary embodiment of the present invention.

도 13은 본 발명의 다른 실시예에 따른 신호 처리부와 프레임 메모리의 (N＋1) 프레임에서의 동작을 보여주고 있다.13 illustrates an operation of an (N + 1) frame of a signal processor and a frame memory according to another embodiment of the present invention.

도 14는 본 발명의 또 다른 실시예에 따른 신호 처리부와 프레임 메모리의 N 프레임에서의 동작을 보여주고 있다.FIG. 14 is a diagram illustrating an operation of N signals of a signal processor and a frame memory according to another exemplary embodiment of the present invention.

도 15는 본 발명의 또 다른 실시예에 따른 신호 처리부와 프레임 메모리의 (N＋1) 프레임에서의 동작을 보여주고 있다.15 shows an operation in a (N + 1) frame of a signal processor and frame memory according to another embodiment of the present invention.

본 발명은 신호 처리 장치 및 방법에 관한 것으로서, 특히 복수의 프레임 데이터를 기억하기 위하여 메모리를 이용하는 신호 처리 장치 및 방법에 관한 것이고, 동 신호 처리 장치를 포함하는 표시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing apparatus and a method, and more particularly, to a signal processing apparatus and a method using a memory for storing a plurality of frame data, and more particularly, to a display device including the signal processing apparatus.

일반적인 액정 표시 장치는 화소 전극 및 공통 전극이 구비된 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 화소 전극은 행렬의 형태로 배열되어 있고 박막 트랜지스터(TFT) 등 스위칭 소자에 연결되어 한 행씩 차례로 데이터 전압을 인가 받는다. 공통 전극은 표시판 의 전면에 걸쳐 형성되어 있으며 공통 전압을 인가 받는다. 화소 전극과 공통 전극 및 그 사이의 액정층은 회로적으로 볼 때 액정 축전기를 이루며, 액정 축전기는 이에 연결된 스위칭 소자와 함께 화소를 이루는 기본 단위가 된다.A general liquid crystal display device includes two display panels including a pixel electrode and a common electrode and a liquid crystal layer having dielectric anisotropy interposed therebetween. The pixel electrodes are arranged in a matrix and connected to switching elements such as thin film transistors (TFTs) to receive data voltages one by one in sequence. The common electrode is formed over the entire surface of the display panel and receives a common voltage. The pixel electrode, the common electrode, and the liquid crystal layer therebetween form a liquid crystal capacitor, and the liquid crystal capacitor becomes a basic unit that forms a pixel together with a switching element connected thereto.

이러한 액정 표시 장치에서는 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이때, 액정층에 한 방향의 전계가 오랫동안 인가됨으로써 발생하는 열화 현상을 방지하기 위하여 프레임별로, 행별로, 또는 도트별로 공통 전압에 대한 데이터 전압의 극성을 반전시킨다.In such a liquid crystal display, a voltage is applied to two electrodes to generate an electric field in the liquid crystal layer, and the intensity of the electric field is adjusted to adjust the transmittance of light passing through the liquid crystal layer to obtain a desired image. In this case, in order to prevent deterioration caused by the application of an electric field in one direction for a long time, the polarity of the data voltage with respect to the common voltage is inverted frame by frame, row, or dot.

이러한 액정 표시 장치는 휴대가 간편한 평판 표시 장치(flat panel display, FPD) 중에서 대표적인 것으로서, 이 중에서도 박막 트랜지스터(thin film transistor, TFT)를 스위칭 소자로 이용한 TFT-LCD가 주로 이용되고 있다.Such liquid crystal displays are typical among portable flat panel displays (FPDs) that are easy to carry. Among them, TFT-LCDs using thin film transistors (TFTs) as switching elements are mainly used.

현재 TFT-LCD의 대형화와 고휘도화에 부응하여 동영상 표시 품위에 대한 중요성이 대두되고 있으며 특히 응답 속도의 개선이 시급한 문제로 부상하고 있다.In response to the large size and high brightness of TFT-LCDs, the importance of video display quality is emerging, and in particular, the improvement of response speed is emerging as an urgent problem.

즉, 액정 분자의 응답 속도가 느리기 때문에 액정 축전기에 충전되는 전압(이하 "화소 전압"이라 함)이 목표 전압, 즉 원하는 휘도를 얻을 수 있는 전압까지 도달하는 데는 어느 정도의 시간이 소요되며, 이 시간은 액정 축전기에 이전에 충전되어 있던 전압과의 차에 따라 달라진다. 따라서 예를 들어 목표 전압과 이전 전압의 차가 큰 경우 처음부터 목표 전압만을 인가하면 스위칭 소자가 턴온되어 있는 시간 동안 목표 전압에 도달하지 못할 수 있다. That is, since the response speed of the liquid crystal molecules is slow, it takes some time for the voltage charged in the liquid crystal capacitor (hereinafter referred to as "pixel voltage") to reach a target voltage, that is, a voltage at which the desired luminance can be obtained. The time depends on the difference from the voltage previously charged in the liquid crystal capacitor. Therefore, for example, when the difference between the target voltage and the previous voltage is large, applying only the target voltage from the beginning may not reach the target voltage during the time that the switching element is turned on.

이에 따라 액정의 물성적인 변화 없이 구동적인 방법으로 이를 개선하기 위하여 DCC(dynamic capacitance compensation) 방식이 제안되었다. 즉, DCC 방식은 액정 축전기 양단에 걸린 전압이 클수록 충전 속도가 빨라진다는 점을 이용한 것으로서 해당 화소에 인가하는 데이터 전압(실제로는 데이터 전압과 공통 전압의 차이지만 편의상 공통 전압을 0으로 가정한다)을 목표 전압보다 높게 하여 화소 전압이 목표 전압까지 도달하는 데 걸리는 시간을 단축한다.Accordingly, a DCC (dynamic capacitance compensation) method has been proposed to improve the driving method without changing the physical properties of the liquid crystal. That is, the DCC method uses the fact that the higher the voltage across the liquid crystal capacitor is, the faster the charging speed is. The data voltage applied to the corresponding pixel (actually, the difference between the data voltage and the common voltage is assumed to be 0 for convenience). Higher than the target voltage shortens the time it takes for the pixel voltage to reach the target voltage.

이러한 DCC 방식에서는 프레임 메모리(frame memory)가 필요하다. 프레임 메모리는 한 프레임 전체의 데이터를 기억하는 메모리이다. 통상 한 프레임 전체의 데이터를 기억하기 위하여 하나의 프레임 메모리를 사용한다. 즉, 2 프레임의 데이터를 기억하기 위하여 2개의 프레임 메모리가 필요하고, 3 프레임의 데이터를 기억하기 위하여 3개의 프레임 메모리가 필요하다. DCC 방식에 의하면 프레임 메모리에 기억되어 있는 2 프레임의 데이터 또는 3 프레임의 데이터를 비교하고, 그 비교 결과에 따라 보정된 영상 데이터를 산출한다.In this DCC method, frame memory is required. The frame memory is a memory that stores data of one entire frame. Usually, one frame memory is used to store data of one entire frame. That is, two frame memories are required to store two frames of data, and three frame memories are required to store three frames of data. According to the DCC method, data of two frames or data of three frames stored in the frame memory are compared, and the corrected video data is calculated according to the comparison result.

그런데 이와 같이 프레임 메모리를 사용하면 그만큼 원가가 상승하고 제어 보드의 실장 면적이 증대된다는 문제가 발생한다.However, when the frame memory is used in this way, the cost increases and the mounting area of the control board increases.

본 발명이 이루고자 하는 기술적 과제는 1개의 프레임 메모리를 사용하여 2 프레임의 데이터를 기억하고, 2개의 프레임 메모리를 사용하여 3 프레임의 데이터를 기억하는 신호 처리 장치 및 방법을 제공하고, 동 신호 처리 장치를 포함하는 표시 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a signal processing apparatus and method for storing two frames of data using one frame memory and three frames of data using two frame memories. It is to provide a display device including a.

이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 신호 처리 장치는, 외부 장치로부터 제1 주파수 클록에 동기되는 제1 비트수의 데이터를 받아 제2 비트수의 데이터로 변환하는 데이터 변환부, 그리고 상기 제2 비트수의 데이터를 제2 주파수 클록에 동기시켜 출력하는 데이터 출력부를 포함하는 신호 처리부, 그리고 상기 신호 처리부로부터 상기 제2 비트수의 데이터를 받아 기억하되 2 프레임의 데이터를 기억하는 프레임 메모리를 포함한다.According to an aspect of the present invention, there is provided a signal processing apparatus comprising: a data converter configured to receive data of a first bit number synchronized with a first frequency clock from an external device and convert the data into a second bit data; And a signal processing unit including a data output unit for outputting the second number of bits of data in synchronization with a second frequency clock, and a frame for receiving and storing the second number of bits of data from the signal processing unit. Contains memory.

상기 신호 처리부는 상기 데이터 변환부로부터 상기 제2 비트수의 데이터를 받아 상기 데이터 출력부로 출력하는 내부 메모리를 더 포함하며, 상기 내부 메모리의 입력단은 상기 제1 주파수 클록에 동기하여 동작하고, 상기 내부 메모리의 출력단은 상기 제2 주파수 클록에 동기하여 동작하는 것이 바람직하다.The signal processor further includes an internal memory configured to receive data of the second bit number from the data converter and output the data to the data output unit, wherein an input terminal of the internal memory operates in synchronization with the first frequency clock. Preferably, the output terminal of the memory operates in synchronization with the second frequency clock.

상기 내부 메모리는 FIFO(first-in-first-out) 또는 듀얼 포트 램(dual port RAM)으로 이루어질 수 있다.The internal memory may include first-in-first-out (FIFO) or dual port RAM.

상기 신호 처리부는 상기 프레임 메모리로부터 2 프레임의 데이터를 받아 연산 처리하여 보정된 데이터를 출력하는 데이터 보정부를 더 포함할 수 있다.The signal processor may further include a data corrector configured to receive data of two frames from the frame memory and perform arithmetic processing to output corrected data.

상기 제1 비트수와 상기 제1 주파수의 곱과 상기 제2 비트수와 상기 제2 주파수의 곱은 실질적으로 동일한 것이 바람직하다.Preferably, the product of the first number of bits and the first frequency and the product of the second number of bits and the second frequency are substantially the same.

상기 제1 비트수는 24비트 또는 48비트이고, 상기 제2 비트수는 32비트인 것이 바람직하다.Preferably, the first number of bits is 24 bits or 48 bits, and the second number of bits is 32 bits.

본 발명의 다른 실시예에 따른 표시 장치는 상기 신호 처리 장치를 포함한다. A display device according to another embodiment of the present invention includes the signal processing device.

본 발명의 다른 실시예에 따른 신호 처리 방법은 제1 주파수 클록에 동기되는 제1 비트수의 데이터를 수신하는 단계, 상기 제1 비트수의 데이터를 제2 비트수의 데이터로 변환하는 단계, 상기 제2 비트수의 데이터를 제2 주파수 클록에 동기시키는 단계, 상기 제2 주파수에 동기된 상기 제2 비트수의 데이터를 2 프레임 단위로 기억시키는 단계, 기억되어 있는 상기 2 프레임 데이터를 읽어들이는 단계, 그리고 상기 읽어들인 2 프레임 데이터를 비교하여 비교 결과에 따라 보정된 데이터를 출력하는 단계를 포함한다.According to another aspect of the present invention, there is provided a signal processing method comprising: receiving data of a first number of bits synchronized with a first frequency clock, converting the first number of bits of data into data of a second number of bits, and Synchronizing a second number of bits of data to a second frequency clock, storing the second number of bits of data synchronized in the second frequency in units of two frames, and reading the stored two frame data. And comparing the read two frame data and outputting corrected data according to the comparison result.

본 발명의 다른 실시예에 따른 신호 처리 장치는, 외부 장치로부터 제1 주파수 클록에 동기되는 제1 비트수의 데이터를 받아 제2 비트수의 데이터로 변환하고, 상기 제2 비트수의 데이터를 제2 주파수 클록에 동기시켜 출력하는 신호 처리부, 그리고 상기 신호 처리부로부터의 상기 제2 비트수의 데이터를 기억하되 3 프레임의 데이터를 기억하는 프레임 메모리를 포함한다.A signal processing device according to another embodiment of the present invention receives data of a first bit number synchronized with a first frequency clock from an external device, converts the data into a second bit number, and converts the data of the second bit number to a second value. And a frame memory for storing data of the second number of bits from the signal processor and storing three frames of data.

상기 프레임 메모리는 각각 2 프레임의 데이터를 기억하는 제1 프레임 메모리 및 제2 프레임 메모리를 포함하는 것이 바람직하다.The frame memory preferably includes a first frame memory and a second frame memory, each of which stores two frames of data.

상기 제1 프레임 메모리와 상기 제2 프레임 메모리는 상기 신호 처리부와의 데이터 버스가 서로 분리되어 있는 것이 바람직하다.In the first frame memory and the second frame memory, data buses with the signal processor are separated from each other.

상기 제1 프레임 메모리 및 상기 제2 프레임 메모리는 1 클록 당 상기 제2 비트수의 데이터를 2개 읽거나 쓸 수 있는 것이 바람직하다.Preferably, the first frame memory and the second frame memory can read or write two pieces of data of the second number of bits per clock.

상기 제1 프레임 메모리 및 상기 제2 프레임 메모리는 DDR SDRAM(double data rate SDRAM)일 수 있다. The first frame memory and the second frame memory may be DDR SDRAM (double data rate SDRAM).

상기 제1 프레임 메모리와 상기 제2 프레임 메모리는 프레임 단위로 서로 번갈아 읽기 동작과 쓰기 동작을 반복하며, 상기 제1 프레임 메모리와 상기 제2 프레임 메모리 중 어느 한 프레임 메모리가 읽기 동작을 하면 다른 프레임 메모리는 쓰기 동작을 하는 것이 바람직하다.The first frame memory and the second frame memory alternately read and write each other in units of frames, and when one of the first and second frame memories performs a read operation, the other frame memory It is desirable to perform a write operation.

상기 신호 처리부는 상기 제2 비트수의 데이터로 이루어진 행 데이터를 복수 개 기억하는 행 메모리를 포함하고, 상기 신호 처리부는, 현재 프레임(N)의 2m-1번째 행 구간에서, 상기 2m-1번째 행의 데이터를 상기 행 메모리에 기억시키며, 상기 현재 프레임(N)의 2m번째 행 구간에서, 상기 2m번째 행의 데이터를 상기 행 메모리에 기억시키고, 상기 행 메모리에 기억되어 있는 상기 2m-1번째 행의 데이터 및 상기 2m번째 행의 데이터를 상기 제1 프레임 메모리에 기억시키고, 상기 제2 프레임 메모리에 기억되어 있는 이전 프레임(N-1)의 2m-1번째 및 2m번째 행 데이터를 읽어들여 상기 행 메모리에 기억시키며, 상기 현재 프레임(N)의 2m+1번째 행 구간에서, 상기 행 메모리에 기억되어 있는 상기 이전 프레임(N-1)의 2m-1번째 및 2m번째 행 데이터를 상기 제1 프레임 메모리에 기억시키고, 상기 제2 프레임 메모리에 기억되어 있는 이이전 프레임(N-2)의 2m-1번째 및 2m번째 행 데이터를 읽어들여 상기 행 메모리에 기억시킬 수 있다.The signal processing section includes a row memory for storing a plurality of row data consisting of the second bit number data, and the signal processing section includes the 2m-1th row in the 2m-1th row section of the current frame N. The data of the row is stored in the row memory, and the data of the 2m-th row is stored in the row memory in the 2m-th row section of the current frame N, and the 2m-1th is stored in the row memory. The data of the row and the data of the 2m th row are stored in the first frame memory, and the 2m-1 and 2m th row data of the previous frame N-1 stored in the second frame memory are read and the Stored in a row memory, wherein the 2m-1 < th > and 2m < th > row data of the previous frame N-1 stored in the row memory are stored in the 2m + 1st row section of the current frame N; In frame memory The 2m-1th and 2mth row data of the previous frame N-2 stored in the second frame memory can be read and stored in the row memory.

상기 신호 처리부는, 상기 행 메모리로부터 상기 현재 프레임(N)의 2m-1번째 행 데이터, 상기 이전 프레임(N-1)의 2m-1번째 행 데이터, 그리고 상기 이이전 프레임(N-2)의 2m-1번째 행 데이터를 읽어들여 비교하고 비교 결과에 따라 데이터를 보정할 수 있다. The signal processing unit may include 2m-1th row data of the current frame N, 2m-1th row data of the previous frame N-1, and the previous frame N-2 from the row memory. You can read and compare the 2m-1th row data and correct the data according to the comparison result.

상기 신호 처리부는 상기 제2 비트수의 데이터로 이루어진 데이터 묶음을 복수 개 기억하는 기억 소자를 포함하고, 상기 신호 처리부는, 현재 프레임(N)의 i번째 데이터 구간에서, 상기 i번째의 데이터 묶음을 상기 기억 소자에 기억시키며, 상기 현재 프레임(N)의 i+1번째 데이터 구간에서, 상기 i+1번째의 데이터 묶음을 상기 기억 소자에 기억시키고, 상기 기억 소자로부터 기억되어 있는 상기 i번째 데이터 묶음을 상기 제1 프레임 메모리에 기억시키고, 상기 제2 프레임 메모리에 기억되어 있는 이전 프레임(N-1)의 i번째 데이터 묶음을 상기 기억 소자 및 상기 제1 프레임 메모리에 기억시키고, 상기 제2 프레임 메모리에 기억되어 있는 이이전 프레임(N-2)의 i번째 데이터 묶음을 상기 기억 소자에 기억시키며, 상기 데이터 구간은 상기 데이터 묶음에 포함되는 상기 제2 비트수의 데이터가 변환되어 출력되는 구간인 것이 바람직하다.The signal processing unit includes a storage element for storing a plurality of data bundles of data of the second number of bits, and the signal processing unit includes the i-th data bundle in the i-th data section of the current frame N. The i + 1th data bundle, stored in the memory device, in the i + 1th data section of the current frame N, stored in the memory device, and the ith data bundle stored from the memory device. Are stored in the first frame memory, the i th data bundle of the previous frame N-1 stored in the second frame memory is stored in the storage element and the first frame memory, and the second frame memory. Stores the i-th data bundle of the previous frame N-2 stored in the memory device, and the data section is included in the data bundle. Preferably, the second bit number is a section in which data is converted and output.

상기 신호 처리부는 상기 기억 소자로부터 상기 현재 프레임(N)의 i번째 데이터 묶음, 상기 이전 프레임(N-1)의 i번째 데이터 묶음, 그리고 상기 이이전 프레임(N-2)의 i번째 데이터 묶음을 읽어들여 비교하고 비교 결과에 따라 보정된 데이터를 출력할 수 있다.The signal processor may include an i th data bundle of the current frame N, an i th data bundle of the previous frame N-1, and an i th data bundle of the previous frame N-2 from the memory device. The data can be read and compared and the corrected data can be output according to the comparison result.

본 발명의 다른 실시예에 따른 표시 장치는 상기 신호 처리 장치를 포함한다.A display device according to another embodiment of the present invention includes the signal processing device.

본 발명의 다른 실시예에 따른 신호 처리 방법은, 제1 주파수 클록에 동기되는 제1 비트수의 데이터를 수신하는 단계, 상기 제1 비트수의 데이터를 제2 비트수의 데이터로 변환하는 단계, 상기 제2 비트수의 데이터를 제2 주파수 클록에 동기 시키는 단계, 상기 제2 주파수에 동기된 상기 제2 비트수의 데이터를 3 프레임 단위로 기억시키는 단계, 기억되어 있는 상기 3 프레임 데이터를 읽어들이는 단계, 그리고 상기 읽어들인 3 프레임 데이터를 비교하여 비교 결과에 따라 보정된 데이터를 출력하는 단계를 포함한다.According to another aspect of the present invention, there is provided a signal processing method comprising: receiving data of a first number of bits synchronized to a first frequency clock, converting the first number of bits of data into data of a second number of bits, Synchronizing the second number of bits of data to a second frequency clock, storing the second number of bits of data synchronized to the second frequency in units of three frames, and reading the stored three frame data. And comparing the read three frame data and outputting the corrected data according to the comparison result.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 신호 처리 장치 및 방법이 적용되는 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.A liquid crystal display to which a signal processing device and method according to an exemplary embodiment of the present invention are applied will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.FIG. 1 is a block diagram of a liquid crystal display device according to an embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of a pixel of a liquid crystal display device according to an embodiment of the present invention.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이에 연결된 게이트 구동부(400), 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.As shown in FIG. 1, a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel assembly 300, a gate driver 400, a data driver 500, and a data driver The gray voltage generator 800 connected to the signal generator 500 and a signal controller 600 for controlling the gray voltage generator 800 are included.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G₁-G_n, D₁-D_m)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.The liquid crystal panel assembly 300 includes a plurality of display signal lines G ₁ -G _n , D ₁ -D _m and a plurality of pixels connected to the plurality of display signal lines G ₁ -G _n , D ₁ -D _m , and arranged in a substantially matrix form. .

표시 신호선(G₁-G_n, D₁-D_m)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G₁-G_n)과 데이터 신호를 전달하는 데이터 신호선 또는 데이터선(D₁-D_m)을 포함한다. 게이트선(G₁-G_n)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D₁-D_m)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.The display signal lines G ₁ -G _n and D ₁ -D _m are a plurality of gate lines G ₁ -G _n for transmitting a gate signal (also called a “scan signal”) and a data signal line or data for transmitting a data signal. Line D ₁ -D _m . The gate lines G ₁ -G _n extend substantially in the row direction and are substantially parallel to each other, and the data lines D ₁ -D _m extend substantially in the column direction and are substantially parallel to each other.

각 화소는 표시 신호선(G₁-G_n, D₁-D_m)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(C_LC) 및 유지 축전기(storage capacitor)(C_ST)를 포함한다. 유지 축전기(C_ST)는 필요에 따라 생략할 수 있다.Each pixel includes a switching element Q connected to a display signal line G ₁ -G _n , D ₁ -D _m , and a liquid crystal capacitor C _LC and a storage capacitor C _ST connected thereto. It includes. The holding capacitor C _ST can be omitted as necessary.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G₁-G_n) 및 데이터선(D₁-D _m)에 연결되어 있으며, 출력 단자는 액정 축전기(C_LC) 및 유지 축전기(C_ST)에 연결되어 있다.The switching element Q is provided on the lower panel 100, and the control terminal and the input terminal are connected to the gate line G ₁ -G _n and the data line D ₁ -D _m, respectively. The output terminal is connected to the liquid crystal capacitor C _LC and the storage capacitor C _ST .

액정 축전기(C_LC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200) 의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(V_com)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270)이 모두 선형 또는 막대형으로 만들어진다.The liquid crystal capacitor C _LC has two terminals, the pixel electrode 190 of the lower panel 100 and the common electrode 270 of the upper panel 200, and the liquid crystal layer 3 between the two electrodes 190 and 270. It functions as a dielectric. The pixel electrode 190 is connected to the switching element Q, and the common electrode 270 is formed on the front surface of the upper panel 200 and receives a common voltage V _com . Unlike in FIG. 2, the common electrode 270 may be provided in the lower panel 100. In this case, both electrodes 190 and 270 may be linear or rod-shaped.

유지 축전기(C_ST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(V_com) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(C_ST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.The storage capacitor C _ST is formed by overlapping a separate signal line (not shown) and the pixel electrode 190 provided on the lower panel 100, and a predetermined voltage such as a common voltage V _com is applied to the separate signal line. Is approved. However, the storage capacitor C _ST may be formed such that the pixel electrode 190 overlaps the front end gate line directly above the insulator.

한편, 색 표시를 구현하기 위해서는 각 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함으로써 가능하다. 도 2에서 색 필터(230)는 상부 표시판(200)의 해당 영역에 형성되어 있지만 이와는 달리 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.Meanwhile, in order to implement color display, each pixel must display color, which is possible by providing a red, green, or blue color filter 230 in a region corresponding to the pixel electrode 190. In FIG. 2, the color filter 230 is formed in a corresponding region of the upper panel 200. Alternatively, the color filter 230 may be formed above or below the pixel electrode 190 of the lower panel 100.

액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.A polarizer (not shown) for polarizing light is attached to an outer surface of at least one of the two display panels 100 and 200 of the liquid crystal panel assembly 300.

계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(V_com)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.The gray voltage generator 800 generates two sets of gray voltages related to the transmittance of the pixel. One of the two sets has a positive value for the common voltage (V _com ) and the other set has a negative value.

게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G₁-G_n)에 연결되어 외부로부터의 게이트 온 전압(V_on)과 게이트 오프 전압(V_off)의 조합으로 이루어진 게이트 신호를 게이트선(G₁-G_n)에 인가하며 통상 복수의 집적 회로로 이루어진다.The gate driver 400 is connected to the gate lines G ₁ -G _n of the liquid crystal panel assembly 300 to receive a gate signal formed by a combination of a gate on voltage V _on and a gate off voltage V _off from the outside. It is applied to the gate lines G ₁ -G _n and usually consists of a plurality of integrated circuits.

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D₁-Dm)에 연결되어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가하며 통상 복수의 집적 회로로 이루어진다.The data driver 500 is connected to the data lines D ₁ -Dm of the liquid crystal panel assembly 300 to select the gray voltage from the gray voltage generator 800 and apply the gray voltage to the pixel as a data signal. Is made of.

복수의 게이트 구동 집적 회로 또는 데이터 구동 집적 회로는 TCP(tape carrier package)(도시하지 않음)에 실장하여 TCP를 액정 표시판 조립체(300)에 부착할 수도 있고, TCP를 사용하지 않고 유리 기판 위에 이들 집적 회로를 직접 부착할 수도 있으며(chip on glass, COG 실장 방식), 이들 집적 회로와 같은 기능을 수행하는 회로를 액정 표시판 조립체(300)에 직접 실장할 수도 있다.A plurality of gate drive integrated circuits or data drive integrated circuits may be mounted in a tape carrier package (TCP) (not shown) to attach TCP to the liquid crystal panel assembly 300, or to integrate these onto a glass substrate without using TCP. Circuits may be directly attached (chip on glass, COG mounting method), and circuits performing the same functions as those integrated circuits may be directly mounted on the liquid crystal panel assembly 300.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어하는 제어 신호를 생성하여, 각 해당하는 제어 신호를 게이트 구동부(400) 및 데이터 구동부(500)에 제공한다.The signal controller 600 generates control signals for controlling operations of the gate driver 400 and the data driver 500, and provides the corresponding control signals to the gate driver 400 and the data driver 500.

그러면 이러한 액정 표시 장치의 표시 동작에 대하여 좀더 상세하게 설명한다.Next, the display operation of the liquid crystal display will be described in more detail.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 RGB 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(V_sync)와 수평 동기 신호(H_sync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(R', G', B')는 데이터 구동부(500)로 내보낸다.The signal controller 600 inputs an input control signal for controlling the RGB image signals R, G, and B and their display from an external graphic controller (not shown), for example, a vertical sync signal V _sync and a horizontal sync signal. (H _sync ), a main clock (MCLK), a data enable signal (DE) is provided. The signal controller 600 properly processes the image signals R, G, and B according to the operating conditions of the liquid crystal panel assembly 300 based on the input image signals R, G, and B and the input control signal, and controls the gate control signal. After generating the CONT1 and the data control signal CONT2 and the like, the gate control signal CONT1 is sent to the gate driver 400 and the data control signal CONT2 and the processed image signals R ', G', and B 'are processed. ) Is sent to the data driver 500.

게이트 제어 신호(CONT1)는 게이트 온 펄스(게이트 신호의 하이 구간)의 출력 시작을 지시하는 수직 동기 시작 신호(STV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE) 등을 포함한다.The gate control signal CONT1 includes a vertical synchronization start signal STV for indicating the start of output of the gate-on pulse (high period of the gate signal), a gate clock signal CPV for controlling the output timing of the gate-on pulse, and a gate-on pulse. And an output enable signal OE that defines the width of the signal.

데이터 제어 신호(CONT2)는 영상 데이터(R', G', B')의 입력 시작을 지시하는 수평 동기 시작 신호(STH)와 데이터선(D₁-D_m)에 해당 데이터 전압을 인가하라는 로드 신호(LOAD), 공통 전압(V_com)에 대한 데이터 전압의 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS) 및 데이터 클록 신호(HCLK) 등을 포함한다.The data control signal CONT2 is a load for applying a corresponding data voltage to the horizontal synchronization start signal STH indicating the start of input of the image data R ', G', and B 'and the data lines D ₁ -D _m . Signal LOAD, inverted signal RVS and data that inverts the polarity of the data voltage with respect to common voltage V _com (hereinafter referred to as " polarity of data voltage " by reducing " polarity of data voltage with respect to common voltage "). Clock signal HCLK and the like.

데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라 한 행의 화소에 대응하는 영상 데이터(R', G', B')를 차례로 입력받고, 계조 전압 생성부(800)로부터의 계조 전압 중 각 영상 데이터(R', G', B')에 대응하는 계조 전압을 선택함으로써, 영상 데이터(R', G', B')를 해당 데이터 전압으로 변환한다.The data driver 500 sequentially receives image data R ′, G ′, and B ′ corresponding to one row of pixels according to the data control signal CONT2 from the signal controller 600, and generates a gray voltage generator ( The image data R ', G', B 'is converted into the corresponding data voltage by selecting the gray voltage corresponding to each of the image data R', G ', and B' among the gray voltages from the 800.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(V_on)을 게이트선(G₁-G_n)에 인가하여 이 게이트선(G ₁-G_n)에 연결된 스위칭 소자(Q)를 턴온시킨다.The gate driver 400 applies the gate-on voltage V _on to the gate lines G ₁ -G _n in response to the gate control signal CONT1 from the signal controller 600, thereby applying the gate lines G ₁ -G _n. Turn on the switching element (Q) connected to.

하나의 게이트선(G₁-G_n)에 게이트 온 전압(V_on)이 인가되어 이에 연결된 한 행의 스위칭 소자(Q)가 턴 온되어 있는 동안[이 기간을 "1H" 또는 "1 수평 주기(horizontal period)"이라고 하며 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기와 동일함], 데이터 구동부(500)는 각 데이터 전압을 해당 데이터선(D₁-D_m)에 공급한다. 데이터선(D₁-D_m)에 공급된 데이터 전압은 턴온된 스위칭 소자(Q)를 통해 해당 화소에 인가된다.The gate-on voltage V _on is applied to one gate line G ₁ -G _n so that a row of switching elements Q connected thereto is turned on (this period is "1H" or "1 horizontal period). (horizontal period) "and equal to one period of the horizontal sync signal Hsync, the data enable signal DE, and the gate clock CPV], and the data driver 500 converts each data voltage to a corresponding data line D. ₁ -D _m ). The data voltage supplied to the data lines D ₁ -D _m is applied to the corresponding pixel through the turned-on switching element Q.

이러한 방식으로, 한 프레임(frame) 동안 모든 게이트선(G₁-G_n)에 대하여 차례로 게이트 온 전압(V_on)을 인가하여 모든 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나("라인 반전"), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있 다("도트 반전").In this manner, the gate-on voltages V _{on are} sequentially applied to all the gate lines G ₁ -G _n during one frame to apply data voltages to all the pixels. At the end of one frame, the next frame starts and the state of the inversion signal RVS applied to the data driver 500 is controlled so that the polarity of the data voltage applied to each pixel is opposite to that of the previous frame ("frame inversion). "). In this case, the polarity of the data voltage flowing through one data line may be changed (“line inversion”) or the polarity of the data voltage applied to one pixel row may be different depending on the characteristics of the inversion signal RVS within one frame. ("Dot reversal").

일반적으로 액정 표시 장치에서의 영상 데이터는 적색(R), 녹색(G), 청색(B) 각 8비트씩 24비트를 한 묶음으로 하여 동작한다. 이에 따라 외부로부터의 영상 데이터(R, G, B)도 24비트 또는 그 배수인 48비트를 기본 데이터로 하여 액정 표시 장치에 입력된다. 본 발명의 실시예에서 외부로부터의 영상 데이터(R, G, B)는 108Mhz의 클록 주파수를 가지며 24비트(bit)를 한 묶음으로 한다고 가정한다.In general, image data in a liquid crystal display device operates by combining a 24-bit group of 8 bits each of red (R), green (G), and blue (B). Accordingly, the image data R, G, and B from the outside are also input to the liquid crystal display device using the basic data as 24 bits or 48 bits which are multiples thereof. In the exemplary embodiment of the present invention, it is assumed that image data R, G, and B from the outside have a clock frequency of 108 MHz and a group of 24 bits.

한편 현재 시중에 사용되고 있는 메모리의 데이터 버스는 16비트 또는 32비트이다. 그런데 액정 표시 장치에서 동작하는 영상 데이터의 비트수, 즉 24비트에 맞추어 메모리를 사용하게 되면 메모리의 효율이 떨어지게 된다. 다시 말하면, 메모리의 한 기억 장소에서 기억할 수 있는 데이터는 총 32비트인데 한 기억 장소에서 영상 데이터 24비트만 기억한다면, 결국 한 기억 장소에서 총 8비트는 사용되지 않게 되는 것이다. 따라서 본 발명에서는 외부로부터의 영상 데이터를 메모리 입력에 맞는 32비트로 변환하여 영상 데이터를 처리한다. 그러면 메모리의 효율을 극대화할 수 있고 이에 따라 메모리의 수효를 줄일 수 있다.On the other hand, currently available data buses of memory are 16-bit or 32-bit. However, when the memory is used in accordance with the number of bits, i.e., 24 bits, of the image data operating in the liquid crystal display, the efficiency of the memory is reduced. In other words, a total of 32 bits of data can be stored in one memory location. If only 24 bits of video data are stored in one memory location, 8 bits are not used in one memory location. Therefore, in the present invention, the image data is processed by converting the image data from the outside into 32 bits suitable for the memory input. This can maximize the efficiency of the memory, thereby reducing the number of memory.

그러면 이러한 액정 표시 장치에 적용되는 본 발명의 실시예에 따른 신호 처리 장치에 대하여 상세하게 설명한다.Next, a signal processing device according to an embodiment of the present invention applied to such a liquid crystal display will be described in detail.

첫 번째로, 1개의 프레임 메모리에 이전 프레임 데이터와 현재 프레임 데이터, 2 프레임의 데이터를 기억시키는 신호 처리 장치(40)에 대하여 도 3과 도 4를 참고하여 상세하게 설명한다.First, the signal processing device 40 for storing previous frame data, current frame data, and two frames of data in one frame memory will be described in detail with reference to FIGS. 3 and 4.

도 3은 본 발명의 실시예에 따른 신호 처리 장치(40)의 블록도이고, 도 4는 본 발명의 실시예에 따른 신호 처리부의 내부 블록도이다.3 is a block diagram of a signal processing device 40 according to an embodiment of the present invention, and FIG. 4 is an internal block diagram of a signal processing unit according to an embodiment of the present invention.

도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 신호 처리 장치(40)는 신호 처리부(42)와 신호 처리부에 연결된 프레임 메모리(44)를 포함하고 있다. 신호 처리부(42)의 입력단과 출력단은 본 실시예의 신호 처리 장치(40)의 입력단과 출력단이다.As shown in FIG. 3, the signal processing device 40 according to the exemplary embodiment of the present invention includes a signal processor 42 and a frame memory 44 connected to the signal processor. The input terminal and the output terminal of the signal processing unit 42 are the input terminal and the output terminal of the signal processing apparatus 40 of this embodiment.

신호 처리부(42)는 데이터 변환부(46), 데이터 변환부(46)에 연결된 내부 메모리(47), 내부 메모리(47)에 연결된 데이터 출력부(48), 그리고 데이터 출력부(48)에 연결되고 출력이 신호 처리 장치(40)의 출력인 데이터 보정부(49)를 포함하고 있다.The signal processor 42 is connected to the data converter 46, the internal memory 47 connected to the data converter 46, the data output unit 48 connected to the internal memory 47, and the data output unit 48. And a data correction unit 49 whose output is an output of the signal processing device 40.

데이터 변환부(46)는 외부로부터 24비트의 영상 데이터(R, G, B)를 수신한다. 그리고 데이터 변환부(46)는 입력된 24비트의 영상 데이터(R, G, B)를 프레임 메모리(44)의 입력에 맞는 32비트로 변환한다. 변환된 32비트의 데이터도 108Mhz의 클록 주파수를 가진다.The data converter 46 receives 24-bit image data R, G, and B from the outside. The data converter 46 converts the input 24-bit image data R, G, and B into 32 bits that match the input of the frame memory 44. The converted 32-bit data also has a clock frequency of 108 MHz.

데이터 변환부(46)로부터의 32비트 데이터는 임시 기억 장소인 내부 메모리(47)에 기억된다. 내부 메모리(47)는 입력단과 출력단이 분리되어 있어서 입력단과 출력단에서 서로 다른 주파수 클록에 동기시켜 데이터를 입출력할 수 있다. 이러한 내부 메모리(47)는 FIFO(First-In-First-Out) 또는 듀얼 포트 램(Dual-Port RAM)으로 이루어진다.32-bit data from the data converter 46 is stored in the internal memory 47 which is a temporary storage place. The internal memory 47 has separate input and output terminals so that data can be input and output in synchronization with different frequency clocks at the input and output terminals. This internal memory 47 is composed of First-In-First-Out (FIFO) or Dual-Port RAM.

FIFO는 서로 속도가 다른 두 시스템의 인터페이스에 주로 사용되는데 어드레스 버스가 없지만 입력 및 출력 전용 데이터 버스가 2개 있다. 입력 데이터 버스 에 데이터를 써넣으면 이 데이터는 칩의 내부에서 바로 앞에 입력되었던 데이터의 바로 뒤에 놓이게 된다. 그리고 그 다음에 입력되는 데이터는 다시 그 밑에 놓이게 되어 입력된 차례대로 배열이 된다. 출력 데이터 버스에서 데이터를 읽어낼 때에는 입력 데이터 버스에서 데이터가 들어간 순서대로 데이터가 읽혀진다. 입력과 출력 데이터 버스는 서로 동시에 사용될 수도 있고 만약 입력된 것이 다 읽혀지고 더 이상 입력 데이터가 없으면 출력 쪽으로 FIFO-empty 신호가 발생되어 더 읽는 것을 방지한다. 그 반대로 입력 데이터 버스 쪽에서 계속 데이터를 넣는데 출력 쪽에서 읽어내는 속도가 느리거나 읽어내지 않으면 메모리 칩이 꽉 차는 경우가 생기는데 이 경우에는 입력 쪽으로 FIFO-full 신호가 발생되어 데이터를 더 이상 쓰지 않게 해 준다.FIFOs are commonly used to interface two different speed systems. There are no address buses, but there are two input and output dedicated data buses. When data is written to the input data bus, the data is placed immediately after the data that was just entered inside the chip. The data that is then input is placed underneath and arranged in the order entered. When data is read from the output data bus, the data is read in the order in which the data was input from the input data bus. The input and output data buses can be used simultaneously and if the input is read and there is no more input data, a FIFO-empty signal is generated at the output to prevent further reading. On the contrary, the input data bus side keeps inserting data, but if the output side reads slowly or not, the memory chip may be full. In this case, a FIFO-full signal is generated on the input side, which prevents the data from being written.

한편, 듀얼 포트 램은 어드레스 버스와 데이터 버스가 두 개인 램이다. 일반 램은 어드레스 버스와 데이터 버스가 하나밖에 없어서 한 시점에 한가지 동작밖에 하지 못한다. 하지만 듀얼 포트 램은 데이터를 써넣는 것과 읽어내는 핀이 따로 마련되어 있어서 한쪽에서는 데이터를 메모리 안에 써넣으면서 동시에 다른 쪽으로는 데이터를 읽어낼 수가 있다.Dual port RAM, on the other hand, is a RAM with two address buses and a data bus. Normal RAM only has one address bus and one data bus, so only one operation can be active at a time. Dual-Port RAM, however, has separate pins for writing and reading data so that one side can write data into memory while the other reads data.

이와 같이 FIFO 또는 듀얼 포트 램으로 이루어진 내부 메모리(47)의 입력단에는 주파수가 108Mhz인 클록을 인가하고 출력단에는 주파수가 입력 클록의 주파수의 3/4배인 81Mhz인 클록을 인가한다.As such, a clock having a frequency of 108 MHz is applied to an input terminal of the internal memory 47 including a FIFO or dual port RAM, and a clock having a frequency of 81 MHz, which is 3/4 times the frequency of the input clock, is applied to the output terminal.

데이터 출력부(48)는 내부 메모리(47)에 기억되어 있는 32비트 데이터를 81Mhz에 동기시켜 읽어낸 후 프레임 메모리(44)에 쓴다. The data output unit 48 reads out 32-bit data stored in the internal memory 47 in synchronization with 81 Mhz and writes it to the frame memory 44.

도 5 내지 도 7을 참고로 하여, 신호 처리부(42) 내에서의 주파수 및 데이터 변환 과정을 설명한다.5 to 7, the frequency and data conversion process in the signal processor 42 will be described.

도 5는 본 발명의 실시예에 따른 신호 처리부(42)에 입력되는 파형을 보여주고, 도 6은 본 발명의 실시예에 따른 데이터 변환부(46)의 출력 파형을 보여주며, 도 7은 본 발명의 실시예에 따른 내부 메모리(47) 및 데이터 출력부(48)의 출력 파형을 보여주고 있다.5 shows a waveform input to the signal processor 42 according to an embodiment of the present invention, FIG. 6 shows an output waveform of the data converter 46 according to an embodiment of the present invention, and FIG. The output waveforms of the internal memory 47 and the data output unit 48 according to the embodiment of the present invention are shown.

도 5에 보이는 것처럼, 신호 처리부(42)에 입력되는 24비트 영상 데이터(R, G, B)는 각각 3개의 8비트 데이터(data[23:16], data[15:8], data[7:0])로 나뉜다. "T"는 주파수 108Mhz에 해당하는 주기이다.As shown in FIG. 5, the 24-bit image data R, G, and B input to the signal processing unit 42 are three 8-bit data (data [23:16], data [15: 8], data [7), respectively. : 0]). "T" is a period corresponding to the frequency 108Mhz.

도 6에 보이는 것처럼, 데이터 변환부(46)는 입력되는 영상 신호를 32비트의 데이터(date[31:24], data[23:16], data[15:8], data[7:0])로 변환한다. 즉, 데이터 변환부(46)는 첫 번째 입력 클록에서 입력되는 영상 데이터(R1, G1, B1)와 두 번째 입력 클록에서 입력되는 영상 데이터(R2)를 합하여 32비트 영상 데이터(R1, G1, B1, R2)를 생성하고 첫 번째 출력 클록에 동기시켜 내부 메모리(47)로 내보낸다. 그리고 두 번째 입력 클록에서 입력된 영상 데이터(G2, B2)와 세 번째 입력 클록에서 입력되는 영상 데이터(R3, G3)를 합하여 32비트 영상 데이터(G2, B2, R3, G3)를 생성하고 두 번째 출력 클록에 동기시켜 내부 메모리(47)로 내보낸다. 그런 후 세 번째 입력 클록에서 입력된 영상 데이터(B3)와 네 번째 입력 클록에서 입력되는 영상 데이터(R4, G4, B4)를 합하여 32비트 영상 데이터(B3, R4, G4, B4)를 생성하고 세 번째 출력 클록에 동기시켜 내부 메모리(47)로 내보낸다. 그리고 네 번 째 출력 클록에도 이전 출력 클록에서와 동일한 32비트 영상 데이터(B3, R4, G4, B4)를 내부 메모리(47)로 내보낸다. 그러면 4클록 시간(4T) 동안에 데이터 변환부(46)에 입력된 24비트의 영상 데이터(R1~B4)의 수효와 데이터 변환부(46)가 출력하는 32비트의 영상 데이터(R1~B4)의 수효가 동일하게 된다.As shown in Fig. 6, the data converter 46 converts the input video signal into 32 bits of data (date [31:24], data [23:16], data [15: 8], data [7: 0]). To. That is, the data converter 46 adds the image data R1, G1 and B1 input from the first input clock and the image data R2 input from the second input clock to add 32-bit image data R1, G1, and B1. R2) is generated and sent to internal memory 47 in synchronization with the first output clock. The 32-bit image data (G2, B2, R3, G3) is generated by adding the image data (G2, B2) input from the second input clock and the image data (R3, G3) input from the third input clock. Synchronizes to the output clock and outputs to the internal memory 47. Then, the 32-bit image data (B3, R4, G4, B4) is generated by adding the image data (B3) input from the third input clock and the image data (R4, G4, B4) input from the fourth input clock. In synchronization with the first output clock, it is sent out to the internal memory 47. The fourth output clock also exports the same 32-bit image data B3, R4, G4, and B4 to the internal memory 47 as in the previous output clock. Then, the number of 24-bit image data R1 to B4 input to the data converter 46 during the 4 clock time 4T and the 32-bit image data R1 to B4 output by the data converter 46 are displayed. The number is the same.

앞서 설명한 바와 같이 내부 메모리(47)의 출력단에 인가되는 클록 주파수는 내부 메모리(47)의 입력단에 인가되는 클록 주파수인 108Mhz의 3/4배인 81Mhz이다. 따라서 내부 메모리(47) 출력단의 클록 주기(4T/3)는 내부 메모리(47) 입력단의 클록 주기(T)의 4/3배가 된다. 도 7에 보이는 것처럼, 내부 메모리(47)의 출력단에서 3개의 클록 시간(4T) 동안에 32비트 영상 데이터(R1~B4)가 출력된다. 동일한 시간 간격(4T) 동안에 입출력되는 영상 데이터(R1~B4)의 수효는 동일하게 된다.As described above, the clock frequency applied to the output terminal of the internal memory 47 is 81 Mhz, which is 3/4 times the 108 Mhz clock frequency applied to the input terminal of the internal memory 47. Therefore, the clock period 4T / 3 of the output terminal of the internal memory 47 is 4/3 times the clock period T of the input terminal of the internal memory 47. As shown in Fig. 7, 32-bit image data R1 to B4 are output for three clock times 4T at the output terminal of the internal memory 47. The number of image data R1 to B4 input and output during the same time interval 4T is the same.

결국 입력된 24비트의 영상 데이터를 32비트로 변환하되 출력 클록의 주파수를 입력 클록의 주파수 대비 (24/32)배, 즉 3/4배 한다면 동일한 시간 간격 동안 입력 영상 데이터의 수효와 출력 영상 데이터의 수효가 동일하게 된다. 다시 말하면, 입력 영상 데이터의 비트수와 입력 클록의 주파수의 곱과 출력 영상 데이터의 비트수와 출력 클록의 주파수의 곱이 동일하면 동일한 시간 간격 동안에 입출력 데이터의 수효가 동일하게 된다.Eventually, the input 24-bit image data is converted into 32 bits, but if the frequency of the output clock is 24/32 times the frequency of the input clock, that is, 3/4 times, the number of input image data and the output image data The number is the same. In other words, if the product of the number of bits of the input image data and the frequency of the input clock is the same as the product of the number of bits of the output image data and the frequency of the output clock, the number of input and output data is the same during the same time interval.

만약 한 프레임의 화소 수효가 1280×1024로 표현되는 SXGA의 경우 한 화소당 24비트의 영상 데이터가 필요하므로 한 프레임의 총 데이터 량은 1,280×1,024×24＝31,457,280비트가 된다. 그런데 32비트의 데이터를 기억할 수 있는 프레임 메모리에서 24비트의 데이터만 사용한다면 실제로 프레임 메모리가 사용되는 기억 공간에 대한 데이터 량은 그 보다 큰 1,280×1,024×32＝41,943,040비트가 된다. 이러한 결과, 64M 비트의 메모리를 사용하는 경우 두 개의 메모리를 사용하여야 한다.In the case of SXGA in which the number of pixels of one frame is expressed as 1280 × 1024, 24 bits of image data are required for one pixel, so the total data amount of one frame is 1,280 × 1,024 × 24 = 31,457,280 bits. However, if only 24 bits of data are used in the frame memory capable of storing 32 bits of data, the amount of data for the storage space in which the frame memory is actually used is 1,280 x 1,024 x 32 = 41,943,040 bits. As a result, when using 64M bits of memory, two memories should be used.

그러나 본 발명의 실시예에 의하면 프레임 메모리에 32비트의 데이터를 기억시킴으로써 한 프레임의 총 데이터 량과 프레임 메모리가 실제로 사용되는 기억 공간에 대한 데이터 량이 일치하게 된다. 따라서 한 프레임의 총 데이터 량이 31,457,280비트이므로 64M 비트의 메모리를 프레임 메모리로 사용하는 경우 하나의 메모리에 2 프레임의 데이터를 기억시킬 수 있다.However, according to the embodiment of the present invention, by storing 32-bit data in the frame memory, the total data amount of one frame and the data amount of the storage space in which the frame memory is actually used coincide. Therefore, since the total data amount of one frame is 31,457,280 bits, two frames of data can be stored in one memory when 64 M bits of memory are used as the frame memory.

이와 같이 본 발명의 실시예에 따른 프레임 메모리(44)는 데이터 출력부(48)로부터의 32비트의 영상 데이터를 2 프레임 단위로 기억한다. 프레임 메모리(44)에 이전 프레임의 영상 데이터와 현재 프레임의 영상 데이터가 기억되어 있다면 다음 프레임의 영상 데이터는 이전 프레임의 영상 데이터가 기억되어 있는 기억 공간에 먼저 기억된다.As described above, the frame memory 44 according to the embodiment of the present invention stores 32-bit video data from the data output unit 48 in units of two frames. If the image data of the previous frame and the image data of the current frame are stored in the frame memory 44, the image data of the next frame is first stored in the storage space in which the image data of the previous frame is stored.

한편 신호 처리부(42)는 프레임 메모리로부터 기억되어 있는 2 프레임의 데이터를 받아 연산 처리하여 보정된 데이터를 출력하는 데이터 보정부(49)를 더 포함한다. 데이터 보정부(49)는 입력된 2 프레임의 영상 데이터를 비교하고 비교 결과에 따라 연산 처리를 행하여 보정된 영상 데이터(R', G', B')를 생성한다. 생성된 보정 영상 데이터(R', G', B')는 데이터 구동부(500)로 전송된다. 데이터 보정부(49)는 2 프레임의 데이터 중 이전 프레임의 데이터는 프레임 메모리(44)에서 받고 현재 프레임의 데이터는 데이터 출력부(48)로부터 받을 수도 있다. On the other hand, the signal processing section 42 further includes a data correction section 49 which receives data of two frames stored from the frame memory and performs arithmetic processing to output the corrected data. The data correction unit 49 compares the input image data of two frames and performs calculation processing according to the comparison result to generate corrected image data R ', G', and B '. The generated corrected image data R ′, G ′, and B ′ are transmitted to the data driver 500. The data corrector 49 may receive data of the previous frame from the frame memory 44 and data of the current frame from the data output unit 48.

본 발명의 실시예에 따른 신호 처리 장치(40)는 위에서 설명한 신호 제어부(600)에 포함될 수도 있고 그 중 신호 처리부(42)만이 포함될 수도 있다.The signal processing device 40 according to the embodiment of the present invention may be included in the signal controller 600 described above, or only the signal processor 42 may be included.

본 발명의 실시예에 의하면 입력되는 영상 데이터의 비트수와 클록 주파수를 조정함으로써 프레임 메모리를 2개에서 1개로 줄일 수 있으며 클록 주파수가 작게 되어 EMI 측면에서도 유리하다.According to an embodiment of the present invention, by adjusting the number of bits and the clock frequency of the input image data, the frame memory can be reduced from two to one, and the clock frequency is reduced, which is advantageous in terms of EMI.

두 번째로, 도 8을 참고로 하여, 본 발명의 다른 실시예에 따른 신호 처리 장치(50)에 대하여 설명한다.Secondly, referring to FIG. 8, a signal processing apparatus 50 according to another embodiment of the present invention will be described.

도 8은 본 발명의 다른 실시예에 따른 신호 처리 장치(50)의 블록도이다. 이 신호 처리 장치(50)는 2개의 프레임 메모리(54, 56)에 3 프레임의 데이터를 기억시킨다. 본 실시예에서는 설명의 편의를 위하여 외부로부터 입력되는 영상 데이터는 54Mhz의 클록 주파수를 가지며 48비트를 한 묶음으로 한다고 가정한다.8 is a block diagram of a signal processing device 50 according to another embodiment of the present invention. The signal processing device 50 stores two frames of data 54 and 56 in three frames of data. In the present embodiment, for convenience of description, it is assumed that image data input from the outside has a clock frequency of 54 MHz and a group of 48 bits.

앞서 설명한 것처럼, 액정 표시 장치의 응답 속도를 개선하기 위하여 2개의 프레임 데이터를 기초로 하여 보정된 영상 데이터를 산출하는 DCC 방식이 개발되어 있다. 그러나 액정 표시 장치의 응답 속도를 더욱 개선하고 보다 고품위의 액정 표시 장치를 제공하기 위하여 3개의 프레임 데이터를 기초로 하여 영상 데이터를 보정하는 기술이 현재 개발되고 있다. 3개의 프레임 데이터를 비교하기 위하여 3 프레임의 데이터를 기억해야 하는데 이를 위하여 일반적으로 3개의 프레임 메모리를 사용할 수 있다.As described above, in order to improve the response speed of the liquid crystal display, a DCC method of calculating corrected image data based on two frame data has been developed. However, in order to further improve the response speed of the liquid crystal display device and to provide a higher quality liquid crystal display device, a technology for correcting image data based on three frame data is currently being developed. In order to compare three frame data, three frames of data must be stored. For this purpose, three frame memories can be generally used.

3개의 프레임 메모리를 사용하는 방법으로, 입력되는 48비트의 영상 데이터를 24비트 영상 데이터로 변환하고 프레임 메모리의 동작 주파수를 108Mhz로 변환 하여 SDRAM(synchronous dynamic RAM) 3개를 사용하거나, 입력되는 48비트의 영상 데이터를 24비트의 영상 데이터로 변환하고 프레임 메모리의 동작 주파수는 54Mhz로 유지하여 DDR RAM(double data rate RAM) 3개를 사용하거나, 입력되는 48비트의 영상 데이터를 32비트의 영상 데이터로 변환하고 프레임 메모리의 동작 주파수를 81Mhz로 변환하여 SDRAM 3개를 사용하는 방법을 고려할 수 있다. 그러나 이와 같은 방법은 메모리가 많이 사용되어 원가가 상승하기 때문에 바람직하지 않다.Using three frame memories, convert 48-bit image data into 24-bit image data and convert the operating frequency of the frame memory to 108Mhz to use three SDRAMs (synchronous dynamic RAM), or input 48 Converts bit video data into 24-bit video data and maintains the operating frequency of the frame memory at 54 MHz, using three DDR RAMs (double data rate RAM), or inputting 48-bit video data in 32-bit video data. We can consider using 3 SDRAMs by converting the frame frequency to 81Mhz and converting the frame memory's operating frequency to 81Mhz. However, such a method is not preferable because the memory is used a lot and the cost increases.

도 8에 보이는 것처럼, 본 실시예의 신호 처리 장치(50)는 신호 처리부(52)와 신호 처리부(52)에 각각 연결되어 있는 제1 프레임 메모리(54) 및 제2 프레임 메모리(56)를 포함한다.As shown in FIG. 8, the signal processing apparatus 50 of this embodiment includes a signal processing unit 52 and a first frame memory 54 and a second frame memory 56 connected to the signal processing unit 52, respectively. .

제1 프레임 메모리(54) 및 제2 프레임 메모리(56)는 모두 DDR RAM으로 이루어진다. DDR RAM은 DDR SDRAM이라고도 부르는데 이것은 메모리에 인가되는 클록의 상승 에지와 하강 에지 모두에서 읽기/쓰기 동작이 될 수 있다. 이에 반하여 SDR SDRAM(single data rate SDRAM) 또는 SDRAM은 클록의 상승 에지에서만 또는 하강 에지에서만 읽기/쓰기 동작이 될 수 있다. 따라서 DDR RAM은 SDRAM에 비하여 두 배 빠른 속도를 낼 수 있다. 다시 말하면, DDR RAM은 SDRAM에 비하여 같은 량의 데이터를 절반의 시간에 기억할 수 있다.The first frame memory 54 and the second frame memory 56 are both made of DDR RAM. DDR RAM is also called DDR SDRAM, which can be a read / write operation on both the rising and falling edges of the clock applied to the memory. In contrast, single data rate SDRAM (SDR SDRAM) or SDRAM may be read / write only at the rising edge or falling edge of the clock. Thus, DDR RAM can be twice as fast as SDRAM. In other words, DDR RAM can store the same amount of data in half the time compared to SDRAM.

그러면, 도 9 내지 도 11을 참고로 하여, 제1 프레임 메모리(54) 및 제2 프레임 메모리(56)에 데이터를 기억시키는 시간이 반으로 줄어드는 과정을 설명한다.9 to 11, a process in which the time for storing data in the first frame memory 54 and the second frame memory 56 is reduced by half.

도 9는 본 발명의 다른 실시예에 따른 신호 처리부(52)에 입력되는 영상 데이터의 파형을 보여주고, 도 10은 본 발명의 다른 실시예에 따른 신호 처리부(52) 에서 변환된 영상 데이터의 파형을 보여주며, 도 11은 본 발명의 다른 실시예에 따른 신호 처리부(52)가 프레임 메모리(54, 56)에 읽기/쓰기를 하는 영상 데이터의 파형을 보여주고 있다.9 illustrates waveforms of image data input to the signal processor 52 according to another embodiment of the present invention, and FIG. 10 illustrates waveforms of image data converted by the signal processor 52 according to another embodiment of the present invention. 11 illustrates a waveform of image data read / write to the frame memories 54 and 56 by the signal processor 52 according to another exemplary embodiment of the present invention.

도 9에 보이는 것처럼, 신호 처리부(52)에 입력되는 48비트 영상 데이터는 각각 3개의 16비트 데이터(data[47:32], data[31:16], data[15:0])로 나눌 수 있다. 여기서 1.5T'는 클록 주파수 54Mhz에 해당하는 주기이다. 그러면, 4개의 클록 시간(X) 동안 16비트의 데이터 12개가 입력된다.As shown in FIG. 9, the 48-bit image data input to the signal processor 52 may be divided into three 16-bit data (data [47:32], data [31:16], and data [15: 0]). have. Here 1.5T 'is a period corresponding to the clock frequency 54Mhz. Then, twelve 16-bit data are input for four clock times (X).

도 10에 보이는 것처럼, 신호 처리부(52)는 54Mhz의 속도로 입력되는 48비트의 영상 데이터를 81Mhz의 32비트 영상 데이터(data[31:16], data[15:0])로 변환한다. 이렇게 변환하는 방법은 앞선 실시예에서 설명한 바와 같으므로 본 실시예에서는 생략한다. 여기서 T'는 클록 주파수 81Mhz에 해당하는 주기이다. 입력되는 영상 데이터와 마찬가지로 6개의 클록 시간(X) 동안 16비트의 데이터 12개가 변환된다. 동일한 시간 간격(X) 동안에 입출력되는 영상 데이터의 수효는 동일하다.As shown in FIG. 10, the signal processor 52 converts 48-bit image data input at a speed of 54 MHz into 32-bit image data (data [31:16], data [15: 0]) of 81 MHz. This conversion method is the same as described in the foregoing embodiment, and thus is omitted in the present embodiment. T 'is a period corresponding to the clock frequency 81Mhz. Similar to the input image data, twelve 16-bit data are converted during six clock times (X). The number of image data input and output during the same time interval X is the same.

그런데, 도 11에 보이는 것처럼, 81Mhz의 클록의 상승 에지와 하강 에지 각각에서 프레임 메모리(54, 56)에 영상 데이터를 읽거나 쓸 수 있다. 그러므로 입력된 16비트 데이터 12개를 처리하는 데 드는 총 시간은 3클록 시간(0.5X)이다. 결국 본 발명의 다른 실시예에 의하면 같은 량의 데이터를 절반의 시간에 프레임 메모리에 기억시킬 수 있다.However, as shown in FIG. 11, image data can be read or written to the frame memories 54 and 56 at the rising and falling edges of the 81 MHz clock. Therefore, the total time to process 12 input 16-bit data is 3 clock times (0.5X). As a result, according to another embodiment of the present invention, the same amount of data can be stored in the frame memory in half the time.

제1 프레임 메모리(54)와 제2 프레임 메모리(56)는 신호 처리부(52)와 각각 별도의 데이터 버스로 연결된다. 이것은 신호 처리부(52)가 프레임 메모리(54, 56)에 개별적으로 접근하여 읽기 또는 쓰기 동작을 할 수 있다는 것과 동시에 두 프레임 메모리(54, 56)에 접근하여 읽기 또는 쓰기를 할 수 있다는 것을 의미한다. 그러나 제1 프레임 메모리(54)와 제2 프레임 메모리(56)의 어드레스 버스는 공통인 것이 바람직하다.The first frame memory 54 and the second frame memory 56 are connected to the signal processor 52 by separate data buses, respectively. This means that the signal processor 52 can access the frame memories 54 and 56 separately to perform a read or write operation, and at the same time, can access the two frame memories 54 and 56 to read or write. . However, it is preferable that the address buses of the first frame memory 54 and the second frame memory 56 are common.

본 발명의 다른 실시예에 따른 신호 처리부(52)는 제1 프레임 메모리(54)와 제2 프레임 메모리(56) 중 어느 한 프레임 메모리에 영상 데이터를 쓰면 다른 프레임 메모리에서는 영상 데이터를 읽는다.The signal processor 52 according to another embodiment of the present invention writes image data to one of the first frame memory 54 and the second frame memory 56, and reads the image data from the other frame memory.

그러면, 2개의 프레임 메모리(54, 56)에 3 프레임의 영상 데이터를 기억시키고, 3 프레임의 영상 데이터를 비교하는 방법에 대하여 설명한다.Next, a method of storing three frames of video data in two frame memories 54 and 56 and comparing the three frames of video data will be described.

우선, 도 12 및 도 13을 참고로 하여, 본 발명의 다른 실시예에 따른 신호 처리부(52)가 행(line)을 기준으로 하여 영상 데이터를 처리하는 경우에 대하여 설명한다.12 and 13, a case in which the signal processor 52 according to another embodiment processes image data based on a line will be described.

도 12는 본 발명의 다른 실시예에 따른 신호 처리부(52)와 프레임 메모리(54, 56)의 N 프레임에서의 동작을 보여주고, 도 13은 본 발명의 다른 실시예에 따른 신호 처리부(52)와 프레임 메모리(54, 56)의 (N＋1) 프레임에서의 동작을 보여주고 있다.12 illustrates an operation of N signals of the signal processor 52 and the frame memories 54 and 56 according to another embodiment of the present invention, and FIG. 13 illustrates the signal processor 52 according to another embodiment of the present invention. And operations in (N + 1) frames of the frame memories 54 and 56 are shown.

설명의 편의를 위하여, 도 10에서와 같이 비트수와 클록 주파수가 변환된 N 프레임의 영상 데이터를 D(N)이라 하고, N 프레임 중 i번째 행의 영상 데이터를 D(N)_i라 하며, i번째 행과 (i+1)번째 행의 영상 데이터를 합하여 D(N)_i,i+1이라 하고, 제m행을 한 프레임의 마지막 행이라 한다.For convenience of description, as shown in FIG. 10, the image data of the N frame in which the number of bits and the clock frequency are converted is referred to as D (N), and the image data of the i th row of the N frames is referred to as D (N) _i . The image data of the i th row and the (i + 1) th row are summed to be D (N) _{i, i + 1} , and the m _th row is called the last row of one frame.

도 12에 보이는 것처럼, 신호 처리부(52)는 변환된 영상 데이터를 행 단위로 처리한다. 본 발명의 다른 실시예에 따른 신호 처리부(52)는 복수의 행 메모리(line memory)(도시하지 않음)를 포함한다. 행 메모리는 한 행의 영상 데이터를 기억할 수 있다.As shown in FIG. 12, the signal processor 52 processes the converted image data in units of rows. The signal processor 52 according to another embodiment of the present invention includes a plurality of line memories (not shown). The row memory can store one row of image data.

설명의 편의를 위하여, N 프레임에서 제1 프레임 메모리(M1)(54)가 쓰기 동작을 하고, 제2 프레임 메모리(M2)(56)가 읽기 동작을 하는 것으로 가정한다.For convenience of explanation, it is assumed that the first frame memory M1 54 performs a write operation and the second frame memory M2 56 performs a read operation in N frames.

첫 번째 행에서, 신호 처리부(52)는 D(N)₁을 제1 행 메모리에 기억시킨다.In the first row, the signal processing unit 52 stores D (N) ₁ in the first row memory.

두 번째 행에서, 신호 처리부(52)는 제1 행 메모리에 기억되어 있는 D(N)₁을 제1 프레임 메모리(M1)(54)에 쓰고, D(N)₂를 제2 행 메모리에 기억시키면서 제1 프레임 메모리(M1)(54)에 쓴다. 동시에 신호 처리부(52)는 제2 프레임 메모리(M2)(56)에 기억되어 있는 D(N-1)₁과 D(N-1)₂를 읽어서 제3 행 메모리 및 제4 행 메모리에 기억시킨다. 앞서 설명한 것처럼, 프레임 메모리(54, 56)는 처리 속도가 2배이므로 1H 주기 동안 2행의 영상 데이터를 처리할 수 있다.In the second row, the signal processing unit 52 writes D (N) ₁ stored in the first row memory into the first frame memory M1 (54), and stores D (N) ₂ in the second row memory. While writing to the first frame memory (M1) 54. At the same time, the signal processing unit 52 reads D (N-1) ₁ and D (N-1) ₂ stored in the second frame memory (M2) 56 and stores them in the third row memory and the fourth row memory. . As described above, since the frame memories 54 and 56 have twice the processing speed, the frame memories 54 and 56 may process two rows of image data during a 1H period.

세 번째 행에서, 신호 처리부(52)는 영상 데이터의 보정을 위해 (N-2), (N-1), N 프레임의 영상 데이터를 서로 비교한다. 신호 처리부(52)는 제1 행 메모리에 기억되어 있는 D(N)₁과 제3 행 메모리에 기억되어 있는 D(N-1)₁과 제2 프레임 메모리에 기억되어 있는 D(N-2)₁을 차례로 읽어들여 비교하고 보정 영상 데이터를 산 출한다. 이와 동시에, 신호 처리부(52)는 영상 데이터의 비교를 위해 읽어들인 D(N)₁이 기억되어 있는 제1 행 메모리에 D(N)₃을 기억시킨다. 이렇게 하면 별도의 행 메모리를 더 사용하지 않아도 된다. 그리고, 신호 처리부(52)는 제3 및 제4 행 메모리에 기억되어 있는 D(N-1)₁과 D(N-1)₂를 제1 프레임 메모리(M1)(54)에 쓴다. 또한, 영상 데이터의 비교를 위하여 제2 프레임 메모리(M2)(56)로부터 D(N-2)₁ 및 D(N-2)₂를 읽어들여 제5 및 제6 행 메모리에 기억시킨다. 여기서 제5 행 메모리는 사용하지 않을 수도 있다.In the third row, the signal processor 52 compares (N-2), (N-1), and N frame image data with each other to correct image data. The signal processing unit 52 stores D (N) ₁ stored in the first row memory and D (N-1) ₁ stored in the third row memory and D (N-2) stored in the second frame memory. Read ₁ to compare and calculate corrected image data. At the same time, the signal processing unit 52 stores D (N) ₃ in the first row memory in which D (N) ₁ read for comparison of the image data is stored. This eliminates the need for additional row memory. The signal processor 52 writes the D (N-1) ₁ and the D (N-1) ₂ stored in the third and fourth row memories to the first frame memory M1 (54). Further, for comparison of the image data, D (N-2) ₁ and D (N-2) ₂ are read from the second frame memory (M2) 56 and stored in the fifth and sixth row memories. The fifth row memory may not be used here.

네 번째 행에서, 신호 처리부(52)는 제2 행 메모리에 기억되어 있는 D(N)₂와 제4 행 메모리에 기억되어 있는 D(N-1)₂와 제6 행 메모리에 기억되어 있는 D(N-2)₂를 읽어들여 비교하고 보정 영상 데이터를 산출한다. 이와 동시에, 신호 처리부(52)는 영상 데이터의 비교를 위해 읽어들인 D(N)₂가 기억되어 있는 제2 행 메모리에 D(N)₄를 기억시킨다. 이렇게 하면 별도의 행 메모리를 더 사용하지 않아도 된다. 그리고, 신호 처리부(52)는 제1 행 메모리에 기억되어 있는 D(N)₃을 제1 프레임 메모리(M1)(54)에 쓰고, D(N)₄를 제2 행 메모리에 기억시키면서 제1 프레임 메모리(M1)(54)에 쓴다. 또한, 영상 데이터의 비교를 위하여 제2 프레임 메모리(M2)(56)로부터 D(N-1)₃ 및 D(N-1)₄를 읽어들여 제3 및 제4 행 메모리에 기억시킨다. In the fourth row, the signal processing unit 52 stores D (N) ₂ stored in the second row memory and D (N-1) ₂ stored in the fourth row memory and D stored in the sixth row memory. (N-2) ₂ is read and compared, and the corrected image data is calculated. At the same time, the signal processing unit 52 stores D (N) ₄ in the second row memory in which D (N) ₂ read for comparison of the image data is stored. This eliminates the need for additional row memory. The signal processing unit 52 writes the D (N) ₃ stored in the first row memory to the first frame memory M1 (54) and stores the D (N) ₄ in the second row memory while storing the D (N) ₄ in the second row memory. Write to frame memory M1 (54). Further, for comparison of the image data, D (N-1) ₃ and D (N-1) ₄ are read from the second frame memory (M2) 56 and stored in the third and fourth row memories.

같은 방식으로 다섯 번째 행부터 m번째 행까지 반복한다.Repeat the fifth to mth lines in the same way.

이와 같이 하면 전체적으로 제1 프레임 메모리(54)에 D(N)를 쓰게 되고 결국 제1 프레임 메모리(54)에 D(N) 및 D(N-1)가 기억되고 제2 프레임 메모리(56)에는 D(N-1) 및 D(N-2)가 기억되어 2개의 프레임 메모리(54, 56)에 3 프레임 영상 데이터를 기억하게 된다. 또한 프레임 메모리(54, 56)에 읽기/쓰기 동작을 하면서 (N-2), (N-1), N 프레임의 영상 데이터를 읽어들여 비교 및 연산 처리를 함으로써 보정된 영상 데이터를 산출할 수 있다.This writes D (N) to the first frame memory 54 as a whole and eventually stores D (N) and D (N-1) in the first frame memory 54 and in the second frame memory 56. D (N-1) and D (N-2) are stored to store three frame image data in the two frame memories 54 and 56. In addition, corrected image data can be calculated by reading (N-2), (N-1), and N frame image data while performing read / write operations to the frame memories 54 and 56 to perform comparison and arithmetic processing. .

도 13에 보이는 것처럼, 다음 (N+1) 프레임에서는 제1 프레임 메모리(M1)(54)와 제2 프레임 메모리(M2)(56)의 역할을 서로 바꾸어 제1 프레임 메모리(M1)(54)는 읽기 동작을 하고 제2 프레임 메모리(M2)(56)는 쓰기 동작을 한다. 즉, 신호 처리부(52)는 제1 프레임 메모리(M1)(54)에 기억되어 있는 D(N) 및 D(N-1)를 읽어들여 영상 데이터 비교를 위해 행 메모리에 기억시키고 제2 프레임 메모리(M2)(56)에는 입력되는 D(N+1)와 행 메모리에 기억되어 있는 D(N)를 쓴다. 그러면 제1 프레임 메모리(M1)(54)에는 D(N) 및 D(N-1)가 기억되고 제2 프레임 메모리(M2)(56)에는 D(N+1) 및 D(N)가 기억된다.As shown in FIG. 13, in the next (N + 1) frame, the roles of the first frame memory (M1) 54 and the second frame memory (M2) 56 are interchanged with each other so that the first frame memory (M1) 54 is changed. Read operation and the second frame memory (M2) 56 performs a write operation. That is, the signal processor 52 reads D (N) and D (N-1) stored in the first frame memory M1 and 54, stores them in the row memory for image data comparison, and then stores the second frame memory. D (N + 1) input and D (N) stored in the row memory are written to (M2) 56. Then, D (N) and D (N-1) are stored in the first frame memory (M1) 54 and D (N + 1) and D (N) are stored in the second frame memory (M2) 56. do.

(N+1) 프레임에서의 신호 처리부(52)와 프레임 메모리(54, 56)의 구체적인 동작에 대한 설명은 N 프레임에서와 동일하므로 생략한다.The detailed description of the operations of the signal processor 52 and the frame memories 54 and 56 in the (N + 1) frame is the same as that in the N frame, and thus the description thereof is omitted.

결과적으로 (N+1) 프레임에서도 3 프레임의 영상 데이터가 2개의 프레임 메모리(54, 56)에 기억되고 3 프레임의 영상 데이터가 비교되어 보정된 영상 신호를 산출할 수 있다. As a result, even in the (N + 1) frame, three frames of image data are stored in the two frame memories 54 and 56, and three frames of image data are compared to calculate a corrected image signal.

다음 (N+2) 프레임에서도 N 프레임에서의 동작을 반복하고 그 이후의 프레임에서도 위의 동작을 반복한다.The operation in the N frame is repeated in the next (N + 2) frame, and the above operation is repeated in the subsequent frame.

다음으로, 도 14 및 도 15를 참고로 하여, 본 발명의 또 다른 실시예에 따른 신호 처리부(52)가 복수의 클록을 기준으로 하여 영상 데이터를 처리하는 경우에 대하여 설명한다.Next, a case in which the signal processor 52 according to another embodiment of the present invention processes image data based on a plurality of clocks will be described with reference to FIGS. 14 and 15.

도 14는 본 발명의 또 다른 실시예에 따른 신호 처리부(52)와 프레임 메모리(54, 56)의 N 프레임에서의 동작을 보여주고, 도 15는 본 발명의 또 다른 실시예에 따른 신호 처리부(52)와 프레임 메모리(54, 56)의 (N＋1) 프레임에서의 동작을 보여주고 있다.14 is a view illustrating an operation of an N frame of the signal processor 52 and the frame memories 54 and 56 according to another embodiment of the present invention, and FIG. 15 is a signal processor according to another embodiment of the present invention. 52 and operations in (N + 1) frames of the frame memories 54 and 56 are shown.

본 실시예에서는 4개의 클록을 기준으로 한다. 그러나 여기서 설명하는 4개의 클록의 경우는 예시일 뿐이고 다른 수효의 클록이라도 무방하다. 한편 4 클록 동안에 16비트 영상 데이터 8개가 입력된다.In this embodiment, four clocks are referenced. However, the four clocks described herein are merely examples and may be any other number of clocks. Meanwhile, eight 16-bit image data are input during four clocks.

설명의 편의를 위하여, 도 10에서와 같이 변환된 N 프레임의 영상 데이터를 D(N)이라 하고, N 프레임의 영상 데이터를 16비트로 나눈 영상 데이터 중 i번째 영상 데이터를 D(N)(i)라 하고, i번째부터 j번째까지의 영상 데이터를 D(N)(i,j)라 한다.For convenience of explanation, as shown in FIG. 10, the converted N frame image data is referred to as D (N), and the i th image data of the image data obtained by dividing the N frame image data into 16 bits is represented as D (N) (i). The i-th to j-th image data is referred to as D (N) (i, j).

도 14에 보이는 것처럼, 신호 처리부(52)는 변환된 영상 데이터를 4클록 단위로 처리한다. 본 발명의 또 다른 실시예에 따른 신호 처리부(52)는 복수의 기억 소자(도시하지 않음)를 포함한다. 기억 소자는 플립플롭 등으로 이루어질 수 있다. 본 실시예에서의 기억 소자는 16비트 데이터 8개를 기억하면 된다. As shown in FIG. 14, the signal processor 52 processes the converted image data in units of four clocks. The signal processor 52 according to another embodiment of the present invention includes a plurality of memory elements (not shown). The memory element may be made of flip-flop or the like. The storage element in this embodiment may store eight 16-bit data.

설명의 편의를 위하여, N 프레임에서 제1 프레임 메모리(M1)(54)가 쓰기 동작을 하고, 제2 프레임 메모리(M2)(56)가 읽기 동작을 한다고 가정한다.For convenience of explanation, it is assumed that the first frame memory M1 54 performs a write operation and the second frame memory M2 56 performs a read operation in N frames.

처음 1 내지 4번째 클록에서, 신호 처리부(52)는 변환된 D(N)(1,8)를 제1 기억 소자에 기억시킨다.In the first to fourth clocks, the signal processing unit 52 stores the converted D (N) (1,8) in the first memory element.

5 내지 8번째 클록에서, 신호 처리부(52)는 변환된 D(N)(9,16)를 제2 기억 소자에 기억시킨다. 그 중 5 및 6번째 클록에서는 제1 기억 소자에 기억되어 있는 D(N)(1,8)를 제1 프레임 메모리(M1)(54)에 쓰고, 제2 프레임 메모리(M2)(56)로부터 D(N-1)(1,8)를 읽어들여 제3 기억 소자에 기억시킨다. 다음 7 및 8번째 클록에서는 제3 기억 소자로부터 D(N-1)(1,8)를 읽어들여 제1 프레임 메모리(M1)(54)에 쓰고 제2 프레임 메모리(M2)(56)로부터 D(N-2)(1,8)를 읽어들여 제4 기억 소자에 기억시킨다.At the fifth to eighth clocks, the signal processing unit 52 stores the converted D (N) 9, 16 in the second memory element. In the fifth and sixth clocks, D (N) (1, 8) stored in the first memory element are written to the first frame memory M1 (54), and from the second frame memory (M2) 56, D (N-1) (1,8) is read and stored in the third memory element. In the next seventh and eighth clocks, D (N-1) (1,8) is read from the third memory element and written to the first frame memory (M1) 54, and the D from the second frame memory (M2) 56 is read. (N-2) (1,8) is read and stored in the fourth memory element.

7 내지 10번째 클록에서, 신호 처리부(52)는 영상 데이터의 보정을 위해 N, (N-1), (N-2) 프레임의 영상 데이터를 읽어들여 서로 비교한다. 즉, 제1 기억 소자에 기억되어 있는 D(N)(1,8)와 제3 기억 소자에 기억되어 있는 D(N-1)(1,8)와 제4 기억 소자에 기억되어 있는 D(N-2)(1,8)를 차례로 읽어들여 비교하고 보정 영상 데이터를 산출한다.In the seventh to tenth clocks, the signal processor 52 reads the image data of the N, (N-1), and (N-2) frames and compares them with each other to correct the image data. That is, D (N) (1,8) stored in the first memory element, D (N-1) (1,8) stored in the third memory element and D (N) stored in the fourth memory element ( N-2) (1, 8) are read in order and compared to calculate corrected image data.

9 내지 12번째 클록에서, 신호 처리부(52)는 변환된 D(N)(17,24)를 제1 기억 소자에 기억시킨다. 그 중 9 및 10번째 클록에서는 제2 기억 소자에 기억되어 있는 D(N)(9,16)를 제1 프레임 메모리(M1)(54)에 쓰고, 제2 프레임 메모리(M2)(56)로부터 D(N-1)(9,16)를 읽어들여 제3 기억 소자에 기억시킨다. 다음 11 및 12번째 클록에서는 제3 기억 소자로부터 D(N-1)(9,16)를 읽어들여 제1 프레임 메모리(M1)(54)에 쓰고 제2 프레임 메모리(M2)(56)로부터 D(N-2)(9,16)를 읽어들여 제4 기억 소자에 기억시킨다.At the ninth to twelfth clocks, the signal processing unit 52 stores the converted D (N) 17, 24 in the first memory element. In the ninth and tenth clocks, the D (N) (9, 16) stored in the second memory element are written to the first frame memory (M1) 54, and from the second frame memory (M2) 56, D (N-1) (9,16) is read and stored in the third memory element. In the next 11th and 12th clocks, D (N-1) (9,16) is read from the third memory element and written to the first frame memory (M1) 54 and written from the second frame memory (M2) 56. (N-2) (9,16) is read and stored in the fourth memory element.

11 내지 12번째 클록에서, 신호 처리부(52)는 제2 기억 소자에 기억되어 있는 D(N)(9,16)와 제3 기억 소자에 기억되어 있는 D(N-1)(9,16)와 제4 기억 소자에 기억되어 있는 D(N-2)(9,16)를 차례로 읽어들여 비교하고 보정 영상 데이터를 산출한다.In the 11th to 12th clocks, the signal processing unit 52 stores D (N) (9,16) stored in the second memory element and D (N-1) (9,16) stored in the third memory element. And D (N-2) (9,16) stored in the fourth memory element are read in order and compared to calculate corrected video data.

같은 방식으로 이후의 클록에 대하여 N 프레임 마지막 데이터까지 반복한다.In the same way, the data is repeated until the last data of N frames for the subsequent clock.

이와 같이 하면 전체적으로 제1 프레임 메모리(54)에 D(N)를 쓰게 되고 결국 제1 프레임 메모리(54)에 D(N) 및 D(N-1)가 기억되고 제2 프레임 메모리(56)에는 D(N-1) 및 D(N-2)가 기억되어 2개의 프레임 메모리(54, 56)에 3 프레임의 영상 데이터를 기억하게 된다. 또한 프레임 메모리(54, 56)에 읽기/쓰기 동작을 하면서 (N-2), (N-1), N 프레임의 영상 데이터를 읽어들여 비교 및 연산 처리를 함으로써 보정된 영상 데이터를 산출할 수 있다.This writes D (N) to the first frame memory 54 as a whole and eventually stores D (N) and D (N-1) in the first frame memory 54 and in the second frame memory 56. D (N-1) and D (N-2) are stored to store three frames of image data in the two frame memories 54 and 56. In addition, corrected image data can be calculated by reading (N-2), (N-1), and N frame image data while performing read / write operations to the frame memories 54 and 56 to perform comparison and arithmetic processing. .

도 15에 보이는 것처럼, 다음 (N+1) 프레임에서는 제1 프레임 메모리(M1)(54)와 제2 프레임 메모리(M2)(56)의 역할을 서로 바꾸어 제1 프레임 메모리(M1)(54)는 읽기 동작을 하고 제2 프레임 메모리(M2)(56)는 쓰기 동작을 한다. 즉, 신호 처리부(52)는 제1 프레임 메모리(M1)(54)에 기억되어 있는 D(N) 및 D(N-1)를 읽어들여 영상 데이터 비교를 위해 기억 소자에 기억시키고 제2 프레임 메모리(M2)(56)에는 입력되는 D(N+1)와 기억 소자에 기억되어 있는 D(N)를 쓴다. 그러 면 제1 프레임 메모리(M1)(54)에는 D(N) 및 D(N-1)가 기억되고 제2 프레임 메모리(M2)(56)에는 D(N+1) 및 D(N)가 기억된다.As shown in FIG. 15, in the next (N + 1) frame, the roles of the first frame memory (M1) 54 and the second frame memory (M2) 56 are interchanged with each other so that the first frame memory (M1) 54 is changed. Read operation and the second frame memory (M2) 56 performs a write operation. That is, the signal processor 52 reads D (N) and D (N-1) stored in the first frame memory M1 and 54, stores them in the memory element for image data comparison, and stores the second frame memory. D (N + 1) input and D (N) stored in the memory element are written to (M2) 56. Then, D (N) and D (N-1) are stored in the first frame memory (M1) 54, and D (N + 1) and D (N) are stored in the second frame memory (M2) 56. I remember.

결과적으로 (N+1) 프레임에서도 3 프레임의 영상 데이터가 2개의 프레임 메모리(54, 56)에 기억되고 3 프레임의 영상 데이터가 비교되어 보정된 영상 신호를 산출할 수 있다.As a result, even in the (N + 1) frame, three frames of image data are stored in the two frame memories 54 and 56, and three frames of image data are compared to calculate a corrected image signal.

본 실시예에서와 같이 4개의 클록을 기준으로 하여 영상 데이터를 처리하면 앞선 실시예에서와 같은 행 메모리를 사용하지 않아도 된다. 단지 작은 용량의 기억 소자를 사용하면 되므로 신호 처리 장치의 크기를 줄일 수 있고 원가를 절감할 수 있다.As in this embodiment, when image data is processed based on four clocks, the row memory as in the previous embodiment is not required. By using only a small memory element, the size of the signal processing device can be reduced and the cost can be reduced.

한편 본 실시예에서는 신호 처리부(52)와 프레임 메모리(54, 56)가 4개의 클록을 기준으로 하여 영상 데이터 처리를 하였으나 반드시 본 실시예에서와 같지 않아도 되며, 타이밍 또한 달리 하여도 무방하며 다양한 변화가 가능하다.In the present embodiment, the signal processor 52 and the frame memories 54 and 56 process the image data based on four clocks. However, the signal processor 52 and the frame memories 54 and 56 do not necessarily have to be the same as in the present embodiment. Is possible.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이와 같이, 입력되는 영상 데이터의 비트수와 클록 주파수를 변환함으로써 1개의 프레임 메모리에 2 프레임의 영상 데이터를 기억시킬 수 있으며, 입력되는 영상 데이터의 비트수와 클록 주파수를 변환하고 DDR RAM을 사용함으로써 2개의 프레임 메모리에 3 프레임의 영상 데이터를 기억시킬 수 있고 3 프레임의 영상 데이터를 비교하여 보정된 영상 데이터를 산출할 수 있다.In this manner, by converting the number of bits of the input image data and the clock frequency, two frames of image data can be stored in one frame memory, and by converting the number of bits of the input image data and the clock frequency and using DDR RAM Three frames of image data can be stored in two frame memories, and the corrected image data can be calculated by comparing the image data of three frames.

Claims

A data converter which receives data of a first number of bits synchronized with a first frequency clock from an external device and converts the data into a second number of bits, and data that outputs the second number of bits in synchronization with a second frequency clock A signal processing unit including an output unit, and

A frame memory configured to receive and store the second number of bits of data from the signal processor;

Signal processing apparatus comprising a.

In claim 1,

The signal processor further includes an internal memory for receiving the second bit data from the data converter and outputting the data to the data output unit,

An input terminal of the internal memory operates in synchronization with the first frequency clock, and an output terminal of the internal memory operates in synchronization with the second frequency clock.

Signal processing device.

In claim 2,

The internal memory is a signal processing device consisting of a first-in-first-out (FIFO) or dual port RAM (FIFO).

The method according to any one of claims 1 to 3,

The signal processor further includes a data corrector configured to receive data of two frames from the frame memory, perform arithmetic processing, and output corrected data.

The method according to any one of claims 1 to 3,

And a product of the first number of bits and the first frequency and the product of the second number of bits and the second frequency are substantially the same.

In claim 5,

The first bit number is 24 bits or 48 bits, and the second bit number is 32 bits.

A display device comprising the signal processing device of claim 1.

Receiving data of a first number of bits synchronized with a first frequency clock,

Converting the first number of bits of data into a second number of bits of data,

Synchronizing the second number of bits of data to a second frequency clock;

Storing data of the second number of bits synchronized with the second frequency in units of two frames;

Reading the stored two frame data, and

Comparing the read two frame data for driving the DCC method and outputting corrected data for driving the DCC method according to a comparison result

Signal processing method comprising a.

In claim 8,

And the product of the first number of bits and the first frequency and the product of the second number of bits and the second frequency are substantially the same.

The method of claim 9,

A signal processor which receives data of the first bit number synchronized with the first frequency clock from an external device, converts the data into the second bit number, and outputs the second bit data in synchronization with the second frequency clock;

A frame memory for storing data of the second number of bits from the signal processor, but storing three frames of data

Signal processing apparatus comprising a.

In claim 11,

And the frame memory includes a first frame memory and a second frame memory, each storing two frames of data.

In claim 12,

And the data frame of the first frame memory and the second frame memory are separated from each other.

The method of claim 13,

And the first frame memory and the second frame memory are capable of reading or writing two pieces of data of the second number of bits per clock.

The method of claim 14,

The first frame memory and the second frame memory are DDR SDRAM (double data rate SDRAM).

16. The method of claim 15,

The signal processing section includes a row memory for storing a plurality of row data consisting of the second bit number data;

The signal processing unit,

In the 2m-1th row section of the current frame N, the 2m-1th row data is stored in the row memory,

In the 2mth row section of the current frame N, the 2mth row data is stored in the row memory, and the 2m-1th row data and the 2mth row data stored in the row memory are stored. Stored in the first frame memory, the 2m-1 < th > and 2m < th > row data of the previous frame N-1 stored in the second frame memory are read out and stored in the row memory,

In the 2m + 1st row section of the current frame N, the 2m-1st and 2mth row data of the previous frame N-1 stored in the row memory are stored in the first frame memory, The 2m-1th and 2mth row data of the previous frame N-2 stored in the second frame memory are read out and stored in the row memory.

Signal processing device.

The method of claim 16,

The signal processing unit may include 2m-1th row data of the current frame N, 2m-1th row data of the previous frame N-1, and the previous frame N-2 from the row memory. A signal processing apparatus that reads 2m-1th row data, compares them for driving of DCC method, and outputs corrected data for driving of DCC method according to the comparison result.

16. The method of claim 15,

The signal processing unit includes a storage element for storing a plurality of data bundles composed of the data of the second bit number,

The signal processing unit,

In the i th data section of the current frame N, the i th data bundle is stored in the storage element.

In the i + 1 th data section of the current frame N, the i + 1 th data bundle is stored in the memory element, and the i th data bundle stored from the memory element is stored in the first frame memory. The previous frame N-1 of the previous frame N-1 stored in the second frame memory, in the storage element and the first frame memory, and stored in the second frame memory. The i-th data bundle of (N-2) is stored in the storage element,

The data section is a section in which data of the second number of bits included in the data bundle is converted and output.

Signal processing device.

The method of claim 18,

The signal processor may include an i th data bundle of the current frame N, an i th data bundle of the previous frame N-1, and an i th data bundle of the previous frame N-2 from the memory device. A signal processing device that reads and compares for driving the DCC method and outputs corrected data for driving the DCC method according to the comparison result.

In claim 11,

The signal processor includes an internal memory for storing the second bit number of data,

Signal processing device.

The method of claim 20,

The method of claim 21,

A display device comprising the signal processing device of any one of claims 11 to 22.

Synchronizing the second number of bits of data to a second frequency clock;

Storing the data of the second number of bits synchronized with the second frequency in units of three frames,

Reading the stored three frame data, and

Comparing the read three frame data for driving the DCC method and outputting corrected data for driving the DCC method according to a comparison result

Signal processing method comprising a.

The method of claim 24,

The method of claim 25,