KR100967518B1 - Level shift circuit and method for the same - Google Patents

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Abstract

본 발명은 레벨시프트회로에 관한 것으로, 입력드라이버회로; 상기 입력드라이버회로의 출력과 전기적으로 연결되는 제1 단부를 갖는 캐패시터와; 상기 캐패시터의 제2 단부와 전기적으로 연결되는 출력드라이버회로와; 및 상기 출력드라이버회로의 출력과 상기 캐패시터의 제2 단부 사이에 전기적으로 연결되며 상기 캐패시터의 제2 단부에서 전압레벨을 유지하기 위한 피드백래치회로를 포함하는 것을 특징으로 한다.The present invention relates to a level shift circuit, comprising: an input driver circuit; A capacitor having a first end electrically connected to an output of the input driver circuit; An output driver circuit electrically connected to the second end of the capacitor; And a feedback latch circuit electrically connected between the output of the output driver circuit and the second end of the capacitor and for maintaining a voltage level at the second end of the capacitor.

레벨시프트회로, 캐패시터; 피드백래치회로 Level shift circuits and capacitors; Feedback latch circuit

Description

레벨시프트회로 및 그 방법{LEVEL SHIFT CIRCUIT AND METHOD FOR THE SAME}LEVEL SHIFT CIRCUIT AND METHOD FOR THE SAME}

본 발명은 레벨시프트에 관한 것으로 특히 양의 공급전압(VDD)에서 음의 공급전압(-VDD)까지 레벨시프트를 이룰 수 있는 레벨시프트회로 및 그 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to level shift, and more particularly, to a level shift circuit and a method for level shifting from a positive supply voltage (VDD) to a negative supply voltage (-VDD).

주로 레벨시프트회로는 전자신호의 레벨을 시프팅하기 위한 전자회로에서 이용된다. VDD/OV 에서 OV/-VDD 까지 하이와 로우 동작레벨을 필요로 할 때, 종래 회로는 여러가지 장치를 필요로 한다. 도1은 하이로우 레벨을 VDD/0V 에서 1/2VDD/0V, 1/2VDD/-1/2VDD, 0V/-1/2VDD 및 0V/-VDD 까지 시프트하는데 필요한 종래기술에 의한 회로를 도시한 것이다. 이와 같은 종래기술에 의한 회로기술을 전력변환 효율성, 속도 및 필요한 장치수의 관점에서 살펴보면 유익한 해결책이라 할 수 없다. 종래기술에 의한 몇몇 회로에서 5단계 레벨시프트 구조는 1/2VDD/0V 및0V/-1/2VDD 단계를 이동하는 3단계 레벨시프트구조를 변형한 것이다. 그러나 역시 3단계 레벨시프트구조 또한 바람직한 해결책은 아니다.The level shift circuit is mainly used in the electronic circuit for shifting the level of the electronic signal. When high and low operating levels are required from VDD / OV to OV / -VDD, conventional circuits require various devices. Figure 1 shows a circuit according to the prior art necessary to shift the high low level from VDD / 0V to 1 / 2VDD / 0V, 1 / 2VDD / -1 / 2VDD, 0V / -1 / 2VDD and 0V / -VDD. . This conventional circuit technology is not an advantageous solution from the viewpoint of power conversion efficiency, speed, and the number of devices required. In some circuits of the prior art, the five-step level shift structure is a variation of the three-step level shift structure that moves 1 / 2VDD / 0V and 0V / -1 / 2VDD steps. However, the three-level level shift structure is also not a desirable solution.

도2는 종래기술에 의한 회로를 도시한 것으로 도1에 도시된 회로보다 속도에 있어서 뛰어난 효과를 발휘하는 것이다. 그러나 도2에 도시된 회로 역시 여러가지 장치를 필요로 하고 만족스러운 결과를 발휘하지 못한다.Fig. 2 shows a circuit according to the prior art, which has a superior effect on speed than the circuit shown in Fig. 1. However, the circuit shown in Fig. 2 also requires various devices and does not produce satisfactory results.

이러한 관점에서 종래기술에 의한 레벨시프트회로는 보다 빠른 속도와 소수의 장치를 이용하는 레벨시프트회로 및 레벨시프트방법으로 개선되는 것이 바람직하다.In view of this, it is desirable that the level shift circuit according to the prior art be improved by a level shift circuit and a level shift method using a higher speed and fewer devices.

본 발명의 제1 목적은 소수의 장치로 양의 공급전압에서 음의 공급전압까지 레벨시프트를 달성할 수 있는 레벨시프트회로를 제공하는 것이다.It is a first object of the present invention to provide a level shift circuit capable of achieving a level shift from a positive supply voltage to a negative supply voltage with a small number of devices.

본 발명의 제2 목적은 레벨시프트방법을 제공하는 것이다.It is a second object of the present invention to provide a level shift method.

상술한 목적을 달성하기 위하여 본 발명에 의한 레벨시프트회로는, 입력드라이버회로; 상기 입력드라이버회로의 출력과 전기적으로 연결되는 제1 단부를 갖는 캐패시터와; 상기 캐패시터의 제2 단부와 전기적으로 연결되는 출력드라이버회로와; 및 상기 출력드라이버회로의 출력과 상기 캐패시터의 제2 단부 사이에 전기적으로 연결되며 상기 캐패시터의 제2 단부에서 전압레벨을 유지하기 위한 피드백래치회로를 포함하는 것을 특징으로 한다.In order to achieve the above object, a level shift circuit according to the present invention includes an input driver circuit; A capacitor having a first end electrically connected to an output of the input driver circuit; An output driver circuit electrically connected to the second end of the capacitor; And a feedback latch circuit electrically connected between the output of the output driver circuit and the second end of the capacitor and for maintaining a voltage level at the second end of the capacitor.

상기 피드백래치회로는 풀래치회로 또는 하프래치회로인 것이 바람직하다.Preferably, the feedback latch circuit is a full latch circuit or a half latch circuit.

또한 본 발명에 의한 레벨시프트방법은, 제1 하이 및 로우 동작전압레벨에서 동작하는 입력신호를 제공하는 단계와; 캐패시터 및 상기 캐패시터에 전압을 제공하는 단계와; 상기 캐패시터에 대한 전압에 따라 출력신호를 발생하는 출력회로를 드라이브하는 단계; 및 상기 출력신호에 따른 캐패시터의 단부에서 전압레벨을 조절하는 단계를 포함하며, 상기 출력신호는 상기 입력신호에 따른 제2 하이 및 로우 동작전압에서 동작하는 것을 특징으로 한다.In addition, the level shift method according to the present invention includes the steps of providing an input signal operating at the first high and low operating voltage levels; Providing a voltage to a capacitor and said capacitor; Driving an output circuit for generating an output signal in accordance with the voltage to the capacitor; And adjusting a voltage level at an end of the capacitor according to the output signal, wherein the output signal operates at second high and low operating voltages according to the input signal.

이상에서 설명한 바와 같이, 본 발명에 의한 레벨시프트회로 및 그 방법에 의하면 종래 레벨시프트회로 보다 빠른 속도와 소수의 장치로 구성되는 것이 가능하다.As described above, according to the level shift circuit and the method according to the present invention, it is possible to be configured with a faster speed and fewer devices than the conventional level shift circuit.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다. 본 발명의 목적, 작용, 효과를 포함하여 기타 다른 목적들, 특징점들, 그리고 작동상의 이점들이 바람직한 실시예의 설명에 의해 보다 명확해질 것이다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. . Other objects, features, and operational advantages, including the object, operation, and effect of the present invention will become more apparent from the description of the preferred embodiment.

첨부된 도3은 본 발명에 의한 레벨시프트회로를 설명하기 위한 것으로, 도시된 바와 같이 입력드라이버회로(10)가 제공되고, 상기 입력드라이버회로(10)는 각각 VDD와 OV의 하이 및 로우 동작전압레벨에서 동작한다. 상기 입력드라이버회로(10)의 출력은 캐패시터(15)와 전기적으로 연결되고 상기 캐패시터의 양단 사이의 전압차를 저장한다. 출력회로(20)는 전기적으로 캐패시터(15)와 연결되고 상기 출력회로(20)는 OV과 -VDD 의 하이 및 로우 동작전압레렙에서 동작하는 출력드라이버회로(24) 및 피드백제어메카니즘에 의한 목표치레벨에서 출력드라이버회로(24)의 입력노드 A를 유지하는 피드백래치회로(22)를 포함한다.3 is for explaining a level shift circuit according to the present invention, and as shown, an input driver circuit 10 is provided, and the input driver circuit 10 has high and low operating voltages of VDD and OV, respectively. It works at the level. The output of the input driver circuit 10 is electrically connected to the capacitor 15 and stores a voltage difference between both ends of the capacitor. The output circuit 20 is electrically connected to the capacitor 15 and the output circuit 20 is a target value level by the output driver circuit 24 and the feedback control mechanism operating at the high and low operating voltage levels of OV and -VDD. A feedback latch circuit 22 for holding the input node A of the output driver circuit 24.

상술한 본 발명의 개념은 다양한 방법으로 이루어질 수 있다. 도4에 도시된 실시예에와 같이 입력드라이버회로(10)는 PMOS 트랜지스터 M11과 NMOS 트랜지스트 M12를 포함하고, 출력회로(20)는 PMOS 트랜지스터 M21과 M22 및 NMOS 트랜지스터 M23과 M24를 포함한다. 상기 PMOS 트랜지스터 M22 및 NMOS 트랜지스터 M24는 출력드라이버회로(24)를 형성하고, PMOS 트랜지스터 M21과 NMOS 트랜지스터 M23은 피드백래치회로(22)를 형성한다. 상기 피드백래치회로(22)는 풀래치회로, 즉 출력터미널 OUT 에서 레벨에 관계없이 피드백래치 기능을 제공한다.The concept of the present invention described above can be made in various ways. As in the embodiment shown in Fig. 4, the input driver circuit 10 includes the PMOS transistor M11 and the NMOS transistor M12, and the output circuit 20 includes the PMOS transistors M21 and M22 and the NMOS transistors M23 and M24. The PMOS transistors M22 and NMOS transistor M24 form an output driver circuit 24, and the PMOS transistors M21 and NMOS transistor M23 form a feedback latch circuit 22. The feedback latch circuit 22 provides a feedback latch function regardless of the level of the full latch circuit, that is, the output terminal OUT.

특히 출력터미널 OUT 피드백은 트랜지스터 M21과 M23의 게이트를 조절하고 노드 A 는 보정레벨에서 유지된다. 상기 출력이 하이레벨(0V) 일 때, 노드 A는 로우레벨(-VDD)이다; 상기 출력이 로우레벨(-VDD)일 때, 노드 A는 하이레벨(OV)이다; 상기 노드 A는 캐패시터(15)에 대한 전압을 유지하기 위해 보정레벨에서 유지되고 신호는 시간의 경과에도 왜곡되지 않는다.In particular, the output terminal OUT feedback regulates the gates of transistors M21 and M23 and node A is maintained at the compensation level. When the output is high level (0V), node A is low level (-VDD); When the output is low level (-VDD), node A is high level (OV); The node A is maintained at the correction level to maintain the voltage to the capacitor 15 and the signal is not distorted over time.

도4에 도시된 회로는 도5 및 도6에 도시된 바와 같이 동작한다. VDD가 5V라고 가정하면, 전체 레벨 시프트회로의 입력이 0V 일 때, PMOS 트랜지스터 M11은 ON 이고 NMOS 트랜지스터 M12 는 OFF 이다. 따라서 캐패시터(15) 좌측단 노드A는 초 기 상태 0V 이다. 그러므로 전압차 5V가 캐패시터(15)에 대해 발생한다. 노드A 는 OV 이기 때문에 NMOS 트랜지스터 M24는 ON 이고 PMOS 트랜지스터 M22는 OFF 이며, 출력터미널 OUT 은 -5V 이다. 또한 출력터미널 OUT 피드백은 트랜지스터 M21 및M23의 게이트를 조절하며 노드 A는 OV를 유지한다. 그러므로 도면에서 화살표에 의해 도시된 바와 같이 충전루프(CHARGING LOOF, VDD(5V)-M11-B-(캐패시터(15)-A-M21-GND)는 캐패시터(15)를 충전하도록 형성되고 5V로 캐패시터에 대한 전압으로 유지하도록 한다.The circuit shown in Fig. 4 operates as shown in Figs. Assuming VDD is 5V, when the input of the full level shift circuit is 0V, the PMOS transistor M11 is ON and the NMOS transistor M12 is OFF. Therefore, node A of the left end of the capacitor 15 is in the initial state of 0V. Therefore, a voltage difference of 5V occurs for the capacitor 15. Because node A is OV, NMOS transistor M24 is ON, PMOS transistor M22 is OFF, and output terminal OUT is -5V. Output terminal OUT feedback also controls the gates of transistors M21 and M23, while node A maintains OV. Therefore, as shown by the arrows in the figure, the charging loop (CHARGING LOOF, VDD (5V) -M11-B- (capacitor 15-A-M21-GND) is formed to charge the capacitor 15 and the capacitor at 5V. Keep the voltage at

한편, 전체 레벨시프트회로의 입력이 5V 일 때 PMOS 트랜지스터 M11은 OFF 이고, NMOS 트랜지스터 M12는 ON이다. 따라서 캐패시터(15) 좌측단 노드B는 상태 0V 이다. 상기 캐패시터(15)에 에 대한 전압 때문에 캐패시터(15) 우측단의 노드A 는 -5V 가 된다. 따라서 PMOS 트랜지스터 M22는 ON 이고 NMOS 트랜지스터 M24는 OFF 이며 출력터미널 OUT 은 0V 이다. 또한 출력터미널 OUT 피드백은 트랜지스터 M21 및M23의 게이트를 조절하며 노드 A는 -5V를 유지한다. 그러므로 도면에서 화살표에 의해 도시된 바와 같이 충전루프[(GND-M12-B-B(캐패시터(15)-A-M23-VDD(-5V)]는 캐패시터(15)를 충전하도록 형성되고 5V로 캐패시터에 대한 전압으로 유지하도록 한다.On the other hand, when the input of the entire level shift circuit is 5V, the PMOS transistor M11 is OFF and the NMOS transistor M12 is ON. Therefore, node B of the left end of the capacitor 15 is in the state 0V. The node A at the right end of the capacitor 15 becomes -5V because of the voltage to the capacitor 15. Therefore, the PMOS transistor M22 is ON, the NMOS transistor M24 is OFF, and the output terminal OUT is 0V. Output terminal OUT feedback also regulates the gates of transistors M21 and M23, while node A maintains -5V. Therefore, as shown by the arrows in the figure, a charging loop [(GND-M12-BB (capacitor 15-A-M23-VDD (-5V)]) is formed to charge the capacitor 15 and is connected to the capacitor at 5V. Keep it at voltage.

실제로, 피드백래치회로(22)는 풀래치회로를 갖지 않도록 구성된다. 다시 설명하면 장치의 갯수를 줄이기 위해 피드백래치회로(22)는 풀래치회로를 갖지 않도록 구성된다. 도7을 참조하면, 피드백래치회로(22)는 오직 하나의 트랜지스터 M21을 포함하는 하프래치회로로 구성된다. 또한 도8을 참조하면 피드백래치회 로(22)는 오직 하나의 트랜지스터 M23을 포함하는 하프래치회로로 구성된다. 상기 회로피드백은, 출력터미널 OUT이 하이레벨에 있을 때 노드 A의 전압레벨을 조절한다. 상술한 도7 및 도8에 도시된 바람직한 실시예 역시 본 발명의 기술적 사상의 범위내에 있는 것이다.In practice, the feedback latch circuit 22 is configured not to have a full latch circuit. In other words, to reduce the number of devices, the feedback latch circuit 22 is configured not to have a full latch circuit. Referring to Fig. 7, the feedback latch circuit 22 is composed of a half latch circuit including only one transistor M21. 8, the feedback latch circuit 22 is composed of a half-latch circuit including only one transistor M23. The circuit feedback adjusts the voltage level at node A when the output terminal OUT is at a high level. 7 and 8 described above are also within the scope of the technical idea of the present invention.

참고로 본 발명의 구체적인 실시예는 여러가지 실시 가능한 예 중에서 당업자의 이해를 돕기 위하여 가장 바람직한 실시예를 선정하여 제시한 것일 뿐, 본 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니다. 예컨대 여러형태의 래치회로가 노드 A를 조절하는 피드백에 이용될 수 있다. 다른 실시예에서 처럼 본 발명은 다양한 형태의 레벨시프트회로에 이용될 수 있으며 양의 공급전압에서 음의 공급전압까지 레벨시프트를 위한 레벨시프트회로에 제한되지 않는다. 본 발명에 개시된 실시예는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화와 부가 및 변경이 가능함은 물론, 균등한 타의 실시예가 가능함을 밝혀 둔다.For reference, the specific embodiments of the present invention are presented by selecting the most preferred embodiments to help those skilled in the art among various possible examples, and the technical spirit of the present invention is not necessarily limited or limited only by the embodiments. . For example, various types of latch circuits can be used for feedback regulating node A. As in other embodiments, the present invention can be used in various types of level shift circuits and is not limited to level shift circuits for level shifting from a positive supply voltage to a negative supply voltage. Embodiments disclosed in the present invention will be apparent that various changes, additions and changes are possible within the scope without departing from the spirit of the present invention, as well as other equivalent embodiments.

도1 및 도2는 종래기술에 의한 레벨시프트회로를 도시한 것으로 양의 공급전압과 0에서 0과 음의 공급전압까지 레벨을 시프트하기 위한 회로를 도시한 것이고,1 and 2 show a level shift circuit according to the prior art, which shows a circuit for shifting the level from a positive supply voltage and from 0 to 0 and a negative supply voltage,

도3은 본 발명에 의한 레벨시프트회로를 설명하기 위해 도시한 것이고,3 is a diagram for explaining a level shift circuit according to the present invention;

도4는 본 발명에 의한 레베시프트회로의 바람직한 실시예를 도시한 것이고,4 shows a preferred embodiment of the lever shift circuit according to the present invention;

도5는 도4에 도시된 회로를 설명하기 위해 도시한 것이고,FIG. 5 is a diagram for explaining the circuit shown in FIG.

도7 및 도8은 본 발명에 의한 레벨시프트회로의 두가지 바람직한 실시예를 도시한 것이다.7 and 8 show two preferred embodiments of the level shift circuit according to the present invention.

Claims (12)

입력드라이버회로;Input driver circuit; 상기 입력드라이버회로의 출력과 전기적으로 연결되는 제1 단부를 갖는 캐패시터와;A capacitor having a first end electrically connected to an output of the input driver circuit; 상기 캐패시터의 제2 단부와 전기적으로 연결되는 출력드라이버회로와; 및An output driver circuit electrically connected to the second end of the capacitor; And 상기 출력드라이버회로의 출력과 상기 캐패시터의 제2 단부 사이에 전기적으로 연결되며 상기 캐패시터의 제2 단부에서 전압레벨을 유지하기 위한 피드백래치회로를 포함하는 것을 특징으로 하는 레벨시프트회로.And a feedback latch circuit electrically connected between the output of the output driver circuit and the second end of the capacitor and for maintaining a voltage level at the second end of the capacitor. 제1항에 있어서,The method of claim 1, 상기 입력드라이버회로는 각각의 양의 공급전압과 0 인 하이 및 로우 동작전압레벨에서 동작하는 것을 특징으로 하는 레벨시프트회로.And said input driver circuit operates at high and low operating voltage levels of each positive supply voltage and zero. 제1항에 있어서,The method of claim 1, 상기 출력드라이버회로는 각각의 0과 음의 공급전압인 하이 및 로우 동작전압레벨에서 동작하는 것을 특징으로 하는 레벨시프트회로.And said output driver circuit operates at high and low operating voltage levels, each of a zero and a negative supply voltage. 제1항에 있어서,The method of claim 1, 상기 피드백래치회로는 풀래치회로인 것을 특징으로 하는 레벨시프트회로.And said feedback latch circuit is a full latch circuit. 제4항에 있어서,The method of claim 4, wherein 상기 풀래치회로는 타편의 트랜지스터의 드레인과 전기적으로 연결되는 일편의 드래인과 타편의 트랜지스터의 게이트와 전기적으로 연결되는 게이트를 각각 갖는 PMOS 및 NMOS를 포함하는 한쌍의 트랜지스터를 포함하는 것을 특징으로 하는 레벨시프트회로.The full latch circuit includes a pair of transistors including a PMOS and an NMOS, each having a drain electrically connected to a drain of the other transistor and a gate electrically connected to a gate of the other transistor. Level shift circuit. 제1항에 있어서,The method of claim 1, 상기 피드백래치회로는 하프래치회로인 것을 특징으로 하는 레벨시프트회로.And said feedback latch circuit is a half latch circuit. 제6항에 있어서,The method of claim 6, 상기 하프래치회로는 출력드라이버회로의 출력에 의해 조절되는 게이트 및 상기 캐패시터의 제2 단부와 전기적으로 연결되는 드레인을 갖는 트랜지스터를 포함하는 것을 특징으로 하는 레벨시프트회로.And said half latch circuit comprises a transistor having a gate regulated by an output of an output driver circuit and a drain electrically connected to a second end of said capacitor. 제1항에 있어서,The method of claim 1, 상기 입력드라이버회로는 타편의 트랜지스터의 드레인과 전기적으로 연결되는 일편의 드래인과 타편의 트랜지스터의 게이트와 전기적으로 연결되는 게이트를 각각 갖는 PMOS 및 NMOS를 포함하는 한쌍의 트랜지스터를 포함하는 인버터이고 상기 트랜지스터 중의 드레인은 상기 입력드라이버회로의 출력인 것을 특징으로 하는 레벨시프트회로.The input driver circuit is an inverter including a pair of transistors including a PMOS and an NMOS, each having a drain electrically connected to the drain of the other transistor and a gate electrically connected to the gate of the other transistor, wherein the transistor The drain of the level shift circuit, characterized in that the output of the input driver circuit. 제1항에 있어서,The method of claim 1, 상기 출력드라이버회로는 타편의 트랜지스터의 드레인과 전기적으로 연결되는 일편의 드래인과 타편의 트랜지스터의 게이트와 전기적으로 연결되는 게이트를 각각 갖는 PMOS 및 NMOS를 포함하는 한쌍의 트랜지스터를 포함하는 인버터이고 상기 트랜지스터 중의 드레인은 상기 출력드라이버회로의 출력인 것을 특징으로 하는 레벨시프트회로.The output driver circuit is an inverter including a pair of transistors including a PMOS and an NMOS, each having a drain electrically connected to a drain of the other transistor and a gate electrically connected to a gate of the other transistor, wherein the transistor The drain of the level shift circuit, characterized in that the output of the output driver circuit. 제1 하이 및 로우 동작전압레벨에서 동작하는 입력신호를 제공하는 단계와;Providing an input signal operating at first high and low operating voltage levels; 캐패시터 및 상기 캐패시터에 전압을 제공하는 단계와;Providing a voltage to a capacitor and said capacitor; 상기 캐패시터에 대한 전압에 따라 출력신호를 발생하는 출력회로를 드라이브하는 단계; 및Driving an output circuit for generating an output signal in accordance with the voltage to the capacitor; And 상기 출력신호에 따른 캐패시터의 단부에서 전압레벨을 조절하는 단계를 포함하며, Adjusting a voltage level at an end of the capacitor according to the output signal, 상기 출력신호는 상기 입력신호에 따른 제2 하이 및 로우 동작전압에서 동작하는 것을 특징으로 하는 레벨시프트방법.And the output signal operates at second high and low operating voltages according to the input signal. 제10항에 있어서,The method of claim 10, 상기 제1 하이 및 로우 동작전압레벨은 각각 양의 공급전압 및 0 인 것을 특 징으로 하는 레벨시프트방법.And said first high and low operating voltage levels are a positive supply voltage and zero, respectively. 제10항에 있어서,The method of claim 10, 상기 제2 하이 및 로우 동작전압레벨은 각각 0 및 음의 공급전압인 것을 특징으로 하는 레벨시프트방법.And said second high and low operating voltage levels are zero and negative supply voltages, respectively.
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