KR100966987B1 - Non-volatile memory device and method of fabricating the same - Google Patents

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Abstract

본 발명은 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로, 반도체 기판상에 다수의 선택 라인 및 다수의 워드 라인을 형성하는 단계와, 상기 선택 라인과 상기 워드 라인이 형성되지 않아 노출된 반도체 기판에 접합 영역을 형성하는 단계와, 상기 선택 라인 및 상기 워드 라인 상에 절연막을 형성하는 단계와, 상기 절연막을 선택적으로 식각하여 상기 선택 라인 및 상기 선택 라인과 인접한 상기 워드 라인 사이의 상기 접합 영역이 노출되는 단계 및 상기 노출된 접합 영역에 전하 차단 영역을 형성하는 단계를 포함하기 때문에, 선택 라인 및 선택 라인에 인접한 워드 라인 사이의 간격을 넓게 형성하지 않으면서도 선택 라인에 인접한 워드 라인이 프로그램 디스터번스되는 것을 방지할 수 있다.The present invention relates to a nonvolatile memory device and a method of manufacturing the same, the method comprising: forming a plurality of selection lines and a plurality of word lines on a semiconductor substrate; Forming a junction region, forming an insulating film on the select line and the word line, selectively etching the insulating film to expose the junction region between the select line and the word line adjacent to the select line And forming a charge blocking region in the exposed junction region so that the word line adjacent to the selection line is program debusted without forming a wide gap between the selection line and the word line adjacent to the selection line. It can prevent.

프로그램 디스터번스, 워드 라인, 선택 라인 Program disturbances, word lines, selection lines

Description

비휘발성 메모리 소자 및 그의 제조 방법{NON-VOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}Non-volatile memory device and manufacturing method thereof {NON-VOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}

도 1a 내지 도 1c는 본 발명에 따른 비휘발성 메모리 소자 및 그의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1C are cross-sectional views of a nonvolatile memory device and a method for manufacturing the same according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 게이트 절연막102 semiconductor substrate 104 gate insulating film

106 : 플로팅 게이트용 도전막 108 : 유전체막106: conductive film for floating gate 108: dielectric film

110 : 콘트롤 게이트용 도전막 112 : 도전층110: conductive film for control gate 112: conductive layer

114a, 114b : 접합 영역 116, 120 : 절연막114a, 114b: junction regions 116, 120: insulating film

116a : 절연막 스페이서 118 : 질화막116a insulating film spacer 118 nitride film

122 : 반사 방지막 124 : 마스크 패턴122: antireflection film 124: mask pattern

126 : 금속 배선126: metal wiring

본 발명은 비휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 선택 라인과 워드 라인간의 프로그램 디스터번스(program disturbance)를 방지할 수 있는 플래시 메모리 소자에 관한 것이다.The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and more particularly, to a flash memory device capable of preventing program disturbance between a select line and a word line.

일반적으로 NAND형 플래시 메모리 소자는 다수의 셀 블럭을 포함하여 구성되는데, 하나의 셀 블럭은 다수의 셀이 직렬 연결된 셀 스트링이 다수 구성된다. 셀 스트링은 다수의 비트 라인, 다수의 워드 라인, 셀 스트링과 비트 라인 사이에 접속된 드레인 선택 트랜지스터, 셀 스트링과 공통 소오스 라인 사이에 접속된 소오스 선택 트랜지스터를 포함하여 구성된다. 한편, 하나의 워드 라인을 공유하는 다수의 메모리 셀은 하나의 페이지를 구성하고, 모든 셀 들은 P웰을 공유한다. 여기서, 직렬 연결되어 하나의 스트링을 구성하는 셀의 개수는 16, 32 또는 64개 등으로 구성된다. In general, a NAND type flash memory device includes a plurality of cell blocks, and one cell block includes a plurality of cell strings in which a plurality of cells are connected in series. The cell string includes a plurality of bit lines, a plurality of word lines, a drain select transistor connected between the cell string and the bit line, and a source select transistor connected between the cell string and the common source line. On the other hand, a plurality of memory cells sharing one word line constitutes one page, and all cells share a P well. In this case, the number of cells connected in series to form one string includes 16, 32, or 64 cells.

그런데, 다수의 메모리 셀은 하나의 워드 라인을 공유하기 때문에, 워드 라인을 공유하는 다른 메모리 셀을 프로그램할 때 소거되어야 하는 메모리 셀이 원치 않게 프로그램되는 프로그램 디스터번스가 발생될 수 있다. 특히, 프로그램 디스터번스는 스트링을 구성하는 셀 중에서 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 인접한 두 셀[이하에서는 에지셀(edge cell)이라고 한다]에서 드레인 선택 트랜지스터 및 소스 선택 트랜지스터 사이의 전압차이가 클 때 주로 발생된다. 이때 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 접합 영역에서 GIDL(Gate Induced Drain leakage)가 발생하여 핫 일렉트론(hot electron)이 생성되고, 핫 일렉트론이 드레인 선택 트랜지스터와 소스 선택 트랜지스터의 접합 영역을 통과하여 상기 에지셀의 전하 저장층으로 주입되어 상기 에지셀이 원치 않게 프로그램된다. 이와 같은 프로그램 디스터번스는 문턱 전압을 변동시켜 프로그램 속도 또는 소거 속도를 저하시키게 된다. However, since a plurality of memory cells share one word line, a program disturbance may occur when an unwanted memory cell is programmed when programming another memory cell sharing a word line. In particular, the program disturbance is mainly used when the voltage difference between the drain select transistor and the source select transistor is large in two cells adjacent to the drain select transistor and the source select transistor among the cells constituting the string. Is generated. In this case, gate induced drain leakage (GIDL) occurs in the junction region of the drain select transistor and the source select transistor to generate hot electrons, and the hot electrons pass through the junction region of the drain select transistor and the source select transistor to form the edge. Injection into the charge storage layer of the cell causes the edge cell to be programmed undesirably. Such a program disturbance causes a threshold voltage to be changed to reduce a program speed or an erase speed.

본 발명은 선택 라인의 접합 영역에 접합 영역과 서로 다른 타입의 불순물을 주입하여 전하 차단 영역을 형성함으로써, 프로그램 디스터번스가 발생되는 것을 방지할 수 있다.According to the present invention, the charge blocking region is formed by injecting impurities of different types from the junction region into the junction region of the selection line, thereby preventing the occurrence of program disturbances.

본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 다수의 선택 라인 및 다수의 워드 라인을 형성하는 단계와, 상기 선택 라인과 상기 워드 라인이 형성되지 않아 노출된 반도체 기판에 접합 영역을 형성하는 단계와, 상기 선택 라인 및 상기 워드 라인 상에 절연막을 형성하는 단계와, 상기 절연막을 선택적으로 식각하여 상기 선택 라인 및 상기 선택 라인과 인접한 상기 워드 라인 사이의 상기 접합 영역이 노출되는 단계 및 상기 노출된 접합 영역에 전하 차단 영역을 형성하는 단계를 포함할 수 있다.A method of manufacturing a nonvolatile memory device according to the present invention includes forming a plurality of selection lines and a plurality of word lines on a semiconductor substrate, and a junction region on the semiconductor substrate exposed because the selection lines and the word lines are not formed. Forming an insulating film on the selection line and the word line, and selectively etching the insulating film to expose the junction region between the selection line and the word line adjacent to the selection line. And forming a charge blocking region in the exposed junction region.

상기 절연막을 식각하여 상기 선택 라인 사이의 상기 접합 영역이 노출되는 단계를 더욱 포함할 수 있다. 상기 선택 라인 사이의 상기 접합 영역에 전하 차단 영역이 형성되는 단계를 더욱 포함할 수 있다. 상기 전하 차단 영역은 상기 접합 영역과 다른 타입의 불순물로 형성될 수 있다. 상기 전하 차단 영역은 P형 불순물을 이용하여 형성될 수 있다. 상기 전자 차단 영역은 B 또는 BF2 를 불순물로 이용하여 형성될 수 있다. 상기 전하 차단 영역은 10kV 이상 50kV 이하의 이온주입 에 너지와 1E12 이상 5E13 이하의 이온 주입량으로 이온 주입하여 형성될 수 있다.The method may further include etching the insulating layer to expose the junction region between the selection lines. The method may further include forming a charge blocking region in the junction region between the selection lines. The charge blocking region may be formed of a different type of impurity than the junction region. The charge blocking region may be formed using P-type impurities. The electron blocking region may be formed using B or BF 2 as an impurity. The charge blocking region may be formed by ion implantation with an ion implantation energy of 10 kV or more and 50 kV or less and an ion implantation amount of 1E12 or more and 5E13 or less.

본 발명의 다른 측면에 따른 비휘발성 메모리 소자는, 다수의 선택 라인, 다수의 워드 라인이 형성된 반도체 기판과, 상기 선택 라인과 상기 워드 라인 사이의 노출된 상기 반도체 기판에 형성된 접합 영역과, 상기 선택 라인의 측벽 및 상기 선택 라인과 인접한 상기 워드 라인의 측벽에 형성된 스페이서 및 상기 스페이서 사이에서 노출된 상기 접합 영역에 형성된 전하 차단 영역을 포함하는 것을 특징으로 한다.According to another aspect of the present invention, a nonvolatile memory device includes a semiconductor substrate having a plurality of selection lines and a plurality of word lines, a junction region formed in the exposed semiconductor substrate between the selection line and the word line, and the selection. And a charge blocking region formed in the junction region exposed between the spacer and the spacer formed on the sidewall of the line and the sidewall of the word line adjacent to the selection line.

상기 접합 영역과 상기 전하 차단 영역은 다른 타입의 불순물로 형성될 수 있다.The junction region and the charge blocking region may be formed of another type of impurity.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1C are cross-sectional views of a device for explaining a method for forming a contact plug of a semiconductor device according to the present invention.

도 1a를 참조하면, 먼저 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)이 형성된다. 그리고, 반도체 기판(102)에 웰 영역을 형성하기 위해 웰(well) 이온 주입 공정과 문턱 전합을 조절하기 위한 문턱 전압 이온 주입 공정을 실시한다. 이때, 스크린 산화막은 웰 이온 주입 공정시 반도체 기판(102)의 계면(surface)이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되며, 특히 웰 영역은 트리플(triple) 구조로 형성될 수 있다. Referring to FIG. 1A, a screen oxide (not shown) is first formed on a semiconductor substrate 102. Then, a well ion implantation process and a threshold voltage ion implantation process for adjusting the threshold total are performed to form a well region in the semiconductor substrate 102. In this case, the screen oxide layer prevents the surface of the semiconductor substrate 102 from being damaged during the well ion implantation process. As a result, a well region (not shown) is formed in the semiconductor substrate 102, and in particular, the well region may be formed in a triple structure.

그리고, 상기 스크린 산화막을 제거한 뒤, 워드 라인 영역과 선택 라인 영역을 포함하는 반도체 기판(102) 상에는 다수의 소스 선택 라인(Source Select Line; SSL), 다수의 워드 라인(WL0 및 WL1) 및 다수의 드레인 선택 라인(Drain Select Line; DSL)이 소정의 간격으로 평행하게 형성된다. 소스 선택 라인과 드레인 선택 라인 사이에는 보통 16, 32 또는 64개의 워드 라인이 형성되지만, 도면에서는 워드 라인을 2개씩만 도시하였으며, 드레인 선택 라인을 생략하고 소오스 선택 라인만 도시하였다. 이하, 소스 선택 라인과 드레인 선택 라인을 함께 지칭할 때 '선택 라인'이라고 하기로 한다. After removing the screen oxide layer, a plurality of source select lines (SSL), a plurality of word lines WL0 and WL1, and a plurality of word lines are formed on the semiconductor substrate 102 including the word line region and the select line region. Drain Select Lines DSL are formed in parallel at predetermined intervals. Normally, 16, 32, or 64 word lines are formed between the source select line and the drain select line. However, only two word lines are shown in the drawing, and only the source select line is illustrated without the drain select line. Hereinafter, the source selection line and the drain selection line will be referred to as a 'selection line'.

이때, 다수의 워드 라인(WL0 및 WL1) 사이의 간격은 일정하게 형성되며, 선택 라인과 선택라인에 인접하여 형성된 워드 라인(WL0) 사이의 간격은 워드 라인(WL0 및 WL1) 사이의 간격보다는 크게 형성된다.In this case, the spacing between the plurality of word lines WL0 and WL1 is constantly formed, and the spacing between the select line and the word line WL0 formed adjacent to the select line is larger than the spacing between the word lines WL0 and WL1. Is formed.

한편, 워드 라인이나 선택 라인은 게이트 절연막(104), 플로팅 게이트용 도전막(106), 유전체막(108), 콘트롤 게이트용 도전막(110), 도전층(112)을 포함하는 적층막 구조의 게이트(gate)로 형성된다. 바람직하게는, 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)은 폴리 실리콘(poly silicon)을 사용하여 형성할 수 있으며, 유전체막(108)은 산화막, 질화막 및 산화막이 적층된 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수 있다. 또한, 도전층(112)은 반도체 제조 공정에서 통상적으로 사용되는 도전 물질인 금속 등을 사용하여 형성할 수 있다.On the other hand, the word line or the selection line has a laminated film structure including a gate insulating film 104, a floating gate conductive film 106, a dielectric film 108, a control gate conductive film 110, and a conductive layer 112. It is formed as a gate. Preferably, the floating gate conductive film 106 and the control gate conductive film 110 may be formed using poly silicon, and the dielectric film 108 may be formed by stacking an oxide film, a nitride film, and an oxide film. It may be formed in an ONO (Oxide / Nitride / Oxide) structure. In addition, the conductive layer 112 may be formed using a metal, which is a conductive material commonly used in a semiconductor manufacturing process.

또한, 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)은 소정의 공정을 통해 전기적으로 연결되지만, 도면상에 도시하지 않았다. 이를 구체적으로 설명하면, 워드 라인과 선택 라인 형성 시 선택 라인 영역에서 유전체막을 제거하여 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)을 전기적으로 연결시킬 수 있다. 다른 방법으로, 후속 공정에서 선택 라인의 플로팅 게이트용 도전막(106) 및 콘트롤 게이트용 도전막(110)이 연결되도록 선택 라인에 플러그를 형성할 수도 있다.In addition, although the floating gate conductive film 106 and the control gate conductive film 110 of the selection line are electrically connected through a predetermined process, they are not shown in the drawings. In detail, when the word line and the selection line are formed, the dielectric layer may be removed from the selection line region to electrically connect the floating gate conductive layer 106 and the control gate conductive layer 110 of the selection line. Alternatively, a plug may be formed in the selection line to connect the floating gate conductive film 106 and the control gate conductive film 110 in the selection line in a subsequent process.

그리고, 게이트 라인을 형성하기 위한 식각 공정 시 발생 된 식각 손상을 감소시키기 위하여 재산화 공정을 실시한다. 또한, 후속 이온 주입 공정의 데미지를 방지하기 위한 버퍼막(도시하지 않음)을 형성한다. 버퍼막은 산화막 또는 질화막 또는 산화막/질화막의 적층 구조로 형성하는 것이 바람직하다. 그 후, 노출된 반도체 기판(102)에 이온 주입 공정을 실시하여 접합 영역(114a, 114b)을 형성한다. 이러한 이온 주입 공정은 하부에 형성된 웰(도시하지 않음)에 따라 N형 불순물 또는 P형 불순물을 이용하여 실시할 수 있다.In addition, the reoxidation process is performed to reduce the etching damage generated during the etching process for forming the gate line. In addition, a buffer film (not shown) is formed to prevent damage of a subsequent ion implantation process. The buffer film is preferably formed in a stacked structure of an oxide film, a nitride film, or an oxide film / nitride film. Thereafter, the exposed semiconductor substrate 102 is subjected to an ion implantation process to form the junction regions 114a and 114b. The ion implantation process may be performed using N-type impurities or P-type impurities, depending on the wells (not shown) formed at the bottom.

소스 선택 라인(SSL) 사이에 형성되는 접합 영역(114b)은 공통 소스가 되고, 드레인 선택 라인 사이에 형성되는 접합 영역(도시하지 않음)은 후속 공정에서 비트 라인과 연결되는 드레인이 된다. 또한, 접합 영역(114a, 114b)은 LDD(Lightly Doped Drain) 구조로 형성될 수 있는데, 이를 위하여 인(P)을 이용한 제1 블랭킷(blanket) 이온 주입을 실시한 후, 비소(As)를 이용한 제2 블랭킷 이온 주입을 실시할 수 있다.The junction region 114b formed between the source select line SSL is a common source, and the junction region (not shown) formed between the drain select line is a drain connected to the bit line in a subsequent process. In addition, the junction regions 114a and 114b may be formed of a lightly doped drain (LDD) structure. To this end, after the first blanket ion implantation using phosphorus (P) is performed, the bonding region 114a and 114b may be formed of arsenic (As). 2 blanket ion implantation can be performed.

도 1b를 참조하면, 워드 라인과 선택 라인을 포함한 반도체 기판(102) 전체 구조 상부에 절연막(116)을 형성한다. 절연막(116)은 산화막 뿐만 아니라 유전상수값이 낮은 물질로 형성할 수 있으며 워드 라인과 선택 라인이 매립되도록 형성하는 것이 바람직하다. 이어서, 절연막(116)에 대해 이방성 전면 식각 공정을 실시하여 비교적 간격이 넓게 형성된 선택 라인들 사이의 영역 및 선택 라인과 워드 라인(WL0) 사이의 영역에 형성된 절연막(116)의 일부를 제거한다. 이로써, 선택 라인과 워드 라인(WL0)의 측벽에 절연막 스페이서(116a)가 형성되고, 선택 라인과 워드 라인(WL0) 사이에 형성된 접합 영역(114a)과 선택 라인들 사이에 형성된 접합 영역(114b)이 노출된다. 한편, 각각의 워드 라인들 사이는 상대적으로 간격이 좁기 때문에 절연막(116)이 잔류한다.Referring to FIG. 1B, an insulating film 116 is formed over the entire structure of the semiconductor substrate 102 including a word line and a selection line. The insulating film 116 may be formed of a material having a low dielectric constant as well as an oxide film. The insulating film 116 may be formed so that a word line and a selection line are buried. Subsequently, an anisotropic front surface etching process is performed on the insulating layer 116 to remove a portion of the insulating layer 116 formed in the region between the selection lines and the region between the selection line and the word line WL0 having a relatively large spacing. Thus, an insulating film spacer 116a is formed on the sidewalls of the select line and the word line WL0, and the junction region 114b formed between the select line and the word line WL0 and the select lines 114b is formed between the select line and the word line WL0. Is exposed. On the other hand, since the interval between each word line is relatively narrow, the insulating film 116 remains.

도 1c를 참조하면, 노출된 반도체 기판(102)에 대해 이온 주입 공정을 실시하여, 선택 라인과 워드 라인(WL0) 사이 및 선택 라인들 사이에 전하 차단 영역(118a, 118b)을 형성한다. 이러한 이온 주입 공정은 전술한 공정에서 형성된 접합 영역(114a, 114b)을 형성하는 불순물 타입과 반대 타입의 불순물을 주입하여 실 시한다. 예를 들어, 접합 영역(114a, 114b)을 형성하는 불순물 타입이 N형인 경우, P형 불순물인 B 또는 BF2 등을 10kV 이상 50kV 이하의 이온주입 에너지와 1E12 이상 5E13 이하의 이온 주입량으로 이온주입하여 전하 차단 영역(118a, 118b)을 형성한다. 또한, 접합 영역(114a, 114b)을 형성하는 불순물 타입이 P형인 경우, N형 불순물을 이온주입하여 전하 차단 영역(118a, 118b)을 형성할 수 있다.Referring to FIG. 1C, an ion implantation process is performed on the exposed semiconductor substrate 102 to form charge blocking regions 118a and 118b between the selection line and the word line WL0 and between the selection lines. The ion implantation process is performed by implanting impurities of a type opposite to that of the impurity types forming the junction regions 114a and 114b formed in the above-described process. For example, when the impurity type forming the junction regions 114a and 114b is N-type, ion implantation of P-type impurities, such as B or BF 2 , with ion implantation energy of 10 kV or more and 50 kV or less and ion implantation amounts of 1E12 or more and 5E13 or less Thus, charge blocking regions 118a and 118b are formed. In addition, when the impurity type forming the junction regions 114a and 114b is P type, the N-type impurities may be ion implanted to form charge blocking regions 118a and 118b.

전하 차단 영역(118a)은 선택 라인과 이와 인접하여 형성된 워드 라인(WL0) 사이의 접합 영역(114a)에서 전자의 이동성을 감소시킬 수 있기 때문에, 선택 라인에서 생성되는 핫 일렉트론이 인접하여 형성된 워드 라인(WL0)까지 이동하는 것을 방지할 수 있다. 따라서 선택 라인과 인접하여 형성된 워드 라인(WL0)이 프로그램 디스터번스 되는 문제점을 해결할 수 있다.Since the charge blocking region 118a can reduce the mobility of electrons in the junction region 114a between the selection line and the word line WL0 formed adjacent thereto, the word line formed adjacent to the hot electrons generated in the selection line is formed. The movement to (WL0) can be prevented. Therefore, the problem that the word line WL0 formed adjacent to the selection line is program disturbed can be solved.

한편, 선택 라인 영역에 형성되는 접합 영역(114b)에서는 전하 차단 영역( 118b)으로 인하여 콘택 플러그의 저항이 증가할 수는 있으나, 전하 차단 영역(118b)을 형성할 때 이온 주입량을 조절하여 콘택 플러그의 저항이 증가되는 양을 최소화할 수 있다. 또는, 도면에는 도시하지 않았지만 선택 라인 영역에 형성된 접합 영역(114b)을 차단하는 마스크를 형성한 뒤 이온 주입 공정을 실시하여 선택 라인 영역에 형성된 접합 영역(114b)에는 전하 차단 영역(118b)을 형성하지 않을 수 있다.On the other hand, in the junction region 114b formed in the selection line region, the resistance of the contact plug may increase due to the charge blocking region 118b. However, when the charge blocking region 118b is formed, the contact plug is controlled by adjusting the ion implantation amount. It is possible to minimize the amount of resistance increases. Alternatively, although not shown in the drawing, a mask is formed to block the junction region 114b formed in the selection line region, and an ion implantation process is performed to form a charge blocking region 118b in the junction region 114b formed in the selection line region. You can't.

상기한 바와 같은 워드 라인에 발생되는 프로그램 디스터번스를 방지하기 위해서는 선택라인과 선택라인에 인접한 워드 라인간의 간격을 충분히 확보할 수도 있다. 도 2는 선택라인과 선택라인에 인접한 워드 라인(WL0) 사이의 간격에 따라 프로그램 디스터번스로 인한 워드 라인(WL0)의 문턱 전압의 변동을 나타낸 그래프이다. 도 2를 참조하면, 선택라인과 선택라인에 인접한 워드 라인(WL0) 사이의 간격이 커질수록 워드 라인(WL0)의 문턱 전압의 변동은 감소되는 것을 알 수 있다. 하지만, 선택 라인과 선택 라인에 인접한 워드 라인(WL0) 사이의 간격을 충분히 확보하면 동시에 칩 사이즈가 커지게 되며, 이에 따라 반도체 소자의 크기가 불필요하게 증대될 수 있다. In order to prevent the program disturbance occurring on the word line as described above, a gap between the select line and the word line adjacent to the select line may be sufficiently secured. FIG. 2 is a graph illustrating a change in the threshold voltage of the word line WL0 due to the program disturbance according to the distance between the select line and the word line WL0 adjacent to the select line. Referring to FIG. 2, it can be seen that the variation in the threshold voltage of the word line WL0 decreases as the distance between the select line and the word line WL0 adjacent to the select line increases. However, if the gap between the select line and the word line WL0 adjacent to the select line is sufficiently secured, the chip size increases at the same time, thereby increasing the size of the semiconductor device.

하지만, 본 발명과 같이 선택 라인과 선택 라인에 인접한 워드 라인(WL0) 사이에 전하 차단 영역(118a, 118b)을 형성하면 선택 라인과 선택 라인에 인접한 워드 라인(WL0) 사이의 간격을 충분히 확보하지 않더라도 워드 라인(WL0)에서 프로그램 디스터번스가 발생되는 것을 효과적으로 방지할 수 있다.However, when the charge blocking regions 118a and 118b are formed between the selection line and the word line WL0 adjacent to the selection line, the gap between the selection line and the word line WL0 adjacent to the selection line may not be sufficiently secured. If not, the occurrence of program disturbance in the word line WL0 may be effectively prevented.

본 발병의 비휘발성 메모리 소자의 제조 방법에 따르면, 선택 라인 및 선택 라인에 인접한 워드 라인 사이에 전하 차단 영역을 형성하여 전하가 이동하는 것을 방지함으로써, 선택 라인 부근에서 발생된 핫 일렉트론이 인접한 워드 라인으로 이동하는 것을 방지할 수 있다. 따라서, 선택 라인 및 선택 라인에 인접한 워드 라인 사이의 간격을 넓게 형성하지 않으면서도 선택 라인에 인접한 워드 라인이 프로그램 디스터번스되는 것을 방지할 수 있다. 따라서 보다 소형화되고 고신뢰성을 가지는 비휘발성 메모리 소자의 제조가 가능하다.According to the present method of manufacturing a nonvolatile memory device, a charge blocking region is formed between a selection line and a word line adjacent to the selection line to prevent charges from moving, whereby a hot electron generated near the selection line is adjacent to the word line. Can be prevented from moving. Therefore, the word lines adjacent to the selection line can be prevented from being program-disrupted without forming a wide gap between the selection line and the word lines adjacent to the selection line. Therefore, it is possible to manufacture a nonvolatile memory device that is more compact and highly reliable.

Claims (9)

반도체 기판상에 다수의 선택 라인 및 다수의 워드 라인을 형성하는 단계;Forming a plurality of select lines and a plurality of word lines on the semiconductor substrate; 상기 선택 라인과 상기 워드 라인 사이의 노출된 반도체 기판에 접합 영역을 형성하는 단계;Forming a junction region in the exposed semiconductor substrate between the select line and the word line; 상기 선택 라인 및 상기 워드 라인 상에 절연막을 형성하는 단계;Forming an insulating film on the selection line and the word line; 상기 절연막을 선택적으로 식각하여 상기 선택 라인 및 상기 선택 라인과 인접한 상기 워드 라인 사이의 상기 접합 영역이 노출되는 단계; 및Selectively etching the insulating layer to expose the junction region between the selection line and the word line adjacent to the selection line; And 상기 노출된 접합 영역에 전하 차단 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.Forming a charge blocking region in the exposed junction region. 제1항에 있어서,The method of claim 1, 상기 절연막을 선택적으로 식각하여 상기 선택 라인 및 상기 선택 라인과 인접한 상기 워드 라인 사이의 상기 접합 영역이 노출될 때, 상기 선택 라인 사이의 상기 접합 영역이 노출되는 비휘발성 메모리 소자의 제조 방법.And selectively exposing the junction region between the selection line and the word line adjacent to the selection line by selectively etching the insulating layer to expose the junction region between the selection line. 제2항에 있어서,The method of claim 2, 상기 선택 라인 사이의 상기 접합 영역에 전하 차단 영역이 형성되는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.And forming a charge blocking region in the junction region between the select lines. 제1항 또는 제3항에 있어서,The method according to claim 1 or 3, 상기 전하 차단 영역은 상기 접합 영역과 다른 타입의 불순물로 형성되는 비휘발성 메모리 소자의 제조 방법.And the charge blocking region is formed of an impurity different from that of the junction region. 제1항 또는 제3항에 있어서,The method according to claim 1 or 3, 상기 전하 차단 영역은 P형 불순물을 이용하여 형성되는 비휘발성 메모리 소자의 제조 방법.And the charge blocking region is formed using a P-type impurity. 제1항 또는 제3항에 있어서, The method according to claim 1 or 3, 상기 전하 차단 영역은 B 또는 BF2 를 불순물로 이용하여 형성되는 비휘발성 메모리 소자의 제조 방법.The charge blocking region is formed using B or BF 2 as an impurity. 제4항에 있어서,The method of claim 4, wherein 상기 전하 차단 영역은 10kV 이상 50kV 이하의 이온주입 에너지와 1E12 이상 5E13 이하의 이온 주입량으로 이온 주입하여 형성되는 비휘발성 메모리 소자의 제조 방법.The charge blocking region is formed by ion implantation with ion implantation energy of 10 kV or more and 50 kV or less and ion implantation amount of 1E12 or more and 5E13 or less. 다수의 선택 라인, 다수의 워드 라인이 형성된 반도체 기판;A semiconductor substrate on which a plurality of select lines and a plurality of word lines are formed; 상기 선택 라인과 상기 워드 라인 사이의 노출된 상기 반도체 기판에 형성된 접합 영역;A junction region formed in the exposed semiconductor substrate between the selection line and the word line; 상기 선택 라인의 측벽 및 상기 선택 라인과 인접한 상기 워드 라인의 측벽에 형성된 스페이서; 및A spacer formed on sidewalls of the selection line and sidewalls of the word line adjacent to the selection line; And 상기 스페이서 사이에서 노출된 상기 접합 영역에 형성된 전하 차단 영역을 포함하는 비휘발성 메모리 소자.And a charge blocking region formed in the junction region exposed between the spacers. 제8항에 있어서,The method of claim 8, 상기 접합 영역과 상기 전하 차단 영역은 다른 타입의 불순물로 형성되는 비휘발성 메모리 소자.And the junction region and the charge blocking region are formed of different types of impurities.
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