KR100966081B1 - 산화아연박막의 방법 및 이를 이용한 박막 트랜지스터의형성방법 - Google Patents

산화아연박막의 방법 및 이를 이용한 박막 트랜지스터의형성방법 Download PDF

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Abstract

진성(intrinsic) 타입의 산화아연박막을 형성하기 위한 방법 및 이를 이용한 박막 트랜지스터의 형성방법이 개시된다. 진성 타입의 산화아연박막을 형성하기 위해 아연 전구체와 인듐 전구체를 공급한다. 이와 동시에 질소 분위기에서 산소를 공급하여 아연과 산소를 결합시키고, 인듐과 산소를 결합시킨다. 이후에는 아연 전구체와 인듐 전구체의 공급을 차단한다. 전구체들의 공급이 차단된 상태에서 산소 가스는 지속적으로 공급된다. 산소 가스만의 공급에 의해 산화아연박막 형성시에 발생되는 산소 공공(Oxygen Vacancy)에 기인한 결함은 치유된다. 상술한 동작은 다수 반복되면서 원하는 두께의 산화아연박막을 형성할 수 있다.
산화아연, p형, 박막 트랜지스터, MOCVD

Description

산화아연박막의 방법 및 이를 이용한 박막 트랜지스터의 형성방법{Method of forming ZnO thin-film and Method of forming thin-film transistor using the same}
본 발명은 산화아연 박막에 관한 것으로, 더욱 상세하게는 산화아연박막의 제조방법 및 이를 이용한 박막 트랜지스터의 제조방법에 관한 것이다.
산화아연은 Ⅱ-Ⅵ족 반도체로서 육방정계 부루짜이트(Wurtzite) 구조를 가진다. 통상적으로 이러한 산화아연은 발광 소자로 그 활용도가 높은 까닭에 연구가 진행되고 있다. 특히, 산화아연의 구조는 현재 사용중인 GaN 발광 다이오드 계열과 유사한 결정 구조를 가진다. 따라서, 광원으로서 연구가 활발히 진행되고 있는 실정이다.
이는 산화아연이 상온에서의 광학적 밴드갭이 3.37eV로서 근자외선 영역의 광원으로 활용이 가능하다는 점, 청색발광소자를 이용하여 백색발광소자를 용이하게 구현할 수 있다는 점에 기인하다. 또한, 산화아연은 상온에서의 엑시톤의 결합에너지가 GaN에 비해 높아서 엑시톤을 이용한 광소자 분야에 활용될 경우, 높은 광이득을 기대할 수 있다. 이외에도 제조공정시, 800℃ 이하의 비교적 저온에서 박막 의 형성이 가능하므로 결정 성장을 위한 제조공정에서의 제어가 용이하다는 장점을 가진다.
그러나, 산화아연은 실제의 박막 형성 공정에서 화학양론적으로 증착되지 못하고, 아연의 과잉이나 산소의 부족에 기인하여 n타입의 반도체 특성을 자연스럽게 가지게 된다. 예컨대, 산소가 부족한 경우, 산화아연의 결정 구조에서 산소의 공공(vacancy)은 산소 주변에 배치되는 8개의 가전자들 중 6개의 전자만을 제거하고, 남아있는 2개의 전자는 도너(donor)로서 기능한다. 결국 산소의 공공에 따른 결함(defect)에 기인한 산화아연 박막은 n타입의 반도체가 된다.
또한, 이러한 결함은 기판과 격자 상수의 불일치에 기인한 strain에 의해서도 발생된다. 즉, 기판과 박막의 격자의 크기가 서로 상이한 경우에도, 기판과 박막의 계면 부근에서 strain이 발생하고 산화아연 결정의 결함을 유발한다.
즉, 산화아연박막을 형성할 경우, 자연스럽게 n형의 반도체 특성을 가지게 된다. 만일, 이를 이용하여 박막 트랜지스터를 형성하는 경우, 채널 영역에 형성된 n타입 특성으로 인해 박막 트랜지스터는 공핍형(depletion mode)으로 형성될 수 밖에 없다. 또한, n형 반도체 특성을 가지는 경우, 이를 p형으로 전환하는 것이 용이하지 않다는 문제가 발생한다.
상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 진성 타입의 산화아연박막을 형성하는 방법을 제공하는데 있다.
또한, 본 발명의 제2 목적은 상기 제1 목적의 달성에 의해 제공되는 산화아연박막을 이용한 박막 트랜지스터를 형성하는 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 질소 분위기에서 아연 전구체, 인듐 전구체 및 산소 가스를 공급하여 기판 상에 산화아연박막을 형성하는 제1 단계; 및 상기 산화아연박막을 형성하는 단계 이후에 상기 아연 전구체 및 인듐 전구체의 공급을 차단하고, 상기 산소 가스를 공급하여 산소 공공에 기인한 결함을 치유하는 제2 단계를 포함하는 산화아연박막의 형성방법을 제공한다.
상기 제2 목적을 달성하기 위한 본 발명은, 산화물이 형성된 실리콘 기판 상에 산화아연박막을 형성하는 단계; 상기 산화아연박막 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 산화아연박막을 형성하는 단계는, 질소 분위기에서 아연 전구체, 인듐 전구체 및 산소 가스를 공급하여 기판 상에 산화아연박막을 형성하는 제1 단계; 및 상기 산화아연박막을 형성하는 단계 이후에 상기 아연 전구체 및 인듐 전구체의 공급을 차단하고, 상기 산소 가스를 공급하여 산소 공공에 기인한 결함을 치유하는 제2 단계를 포함하고, 상기 제1 단계 및 상기 제2 단계는 반복적으로 수행되는 것을 특징으로 하는 산화아연박막을 이용한 박막 트랜지 스터의 형성방법을 제공한다.
상술한 본 발명에 따르면, 특별한 전도 타입을 가지지 않는 진성의 전도 타입을 가지는 산화아연박막을 형성할 수 있다. 즉, 1차적으로 산화아연박막을 형성한 후, 이를 큐어링하는 동작들이 반복되므로, 박막의 형성에 따른 산소 공공에 기인한 결정결함은 치유된다. 또한, 이를 이용하여 박막 트랜지스터를 형성하는 경우, 증가형의 박막 트랜지스터를 형성할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 바람직한 실시예에 따라 진성 산화아연 반도체를 형성하기 위한 방법을 설명하기 위한 타이밍도이다.
상기 진성 산화아연 반도체는 화학적으로 안정한 기판 상에 증착을 통해 수행된다. 상기 증착은 MOCVD(Metal Organic Chemical Vapor Deposition)를 이용한다. 즉, 전구체로서 금속 유기 화합물을 이용하고, 소정의 챔버 내에서 가열된 기판 표면에 금속 유기 화합물의 증기를 공급한다.
바람직하게는 상기 전구체는 DEZ(diethylzinc)이다. 상기 전구체는 질소 분위기에서 공급된다.
먼저, 제1 구간 T1에서 질소 분위기에서 전구체와 산소 가스가 기판에 공급된다. 이때 기판의 온도는 300℃ 내지 450℃로 설정된다. 기판 상에서 전구체는 금속원자인 아연과 유기물로 분리되고, 공급되는 산소와 결합한다.
또한, 실시의 형태에 따라 아연의 과잉이나 산소의 부족의 결정성 결함을 보완하기 위해 불순물을 결정의 형성과정에 도입할 수 있다. 예컨대, 인듐(In)을 산화아연 반도체의 제조공정에 도입할 수 있다.
만일, 인듐을 도입하는 경우, 전구체로는 TEI(triethylindium)이 사용된다. 즉, 아연을 공급하기 위해서는 전구체로서 DEZ가 사용되고, 인듐을 공급하기 위해서는 TEI가 사용된다.
정리하면, 순수한 아연과 산소만으로 산화아연 반도체를 형성하기 위해서는 전구체로 DEZ만이 사용된다. 또한, 인듐 불순물을 도입하는 경우, 아연의 전구체로 DEZ가 사용되고, 인듐의 전구체로 TEI가 동시에 사용된다.
이어서, 제2 구간 T2에서 전구체의 공급은 차단된다. 따라서, 기판 상에는 더 이상의 산화아연의 증착은 발생하지 않는다. 다만, 질소 분위기에서 산소 가스는 지속적으로 공급된다. 제2 구간 T2에서 산소 가스의 공급은 제1 구간 T1에서의 증착동작에 의해 발생되는 산소 공공에 의해 발생되는 결함을 치유하기 위한 것이다. 즉, 제1 구간 T1에서 발생되는 산화아연 박막의 산소 결함을 치유하기 위해 증착 공정의 수행은 중단되고, 제2 구간 T2에서는 질소 분위기에서 산소 가스만을 공급하여 산화아연박막에서 발생되는 산소 공공의 발생을 억제한다.
상술한 제1 구간 T1 및 제2 구간 T2에서의 동작은 횟수를 반복하여 수행된다. 즉, 제1 구간 T1에서의 전구체의 공급 및 제2 구간 T2에서의 산소의 공급을 통한 산화아연박막의 큐어링(curing) 동작은 반복된다.
도 2는 본 발명의 바람직한 실시예에 따라 산화아연박막을 형성하기 위한 증착장치를 도시한 개략도이다.
도 2를 참조하면, 증착장치는 챔버(100) 내에 전구체, 질소 및 산소를 공급한다. 제1 유로(120)를 통하여 전구체인 DEZ만을 사용하거나, DEZ 및 TEI를 사용한다. 또한, 질소 분위기를 형성하기 위해 질소 가스를 공급한다. 또한, 제2 유로(130)를 통해 산소 가스를 공급한다.
먼저, 상기 도 1에 도시된 바대로 제1 구간 T1에서는 제1 유로(120)를 통해 전구체인 DEZ, 또는 DEZ 및 TEI를 공급하고, 질소 가스를 공급한다. 또한, 제2 유로(130)를 통해서는 산소 가스를 공급한다.
챔버(100) 내부는 소정의 각도로 기울어진 상태로 기판(110)이 배치되며, 기판(110) 상에는 산화아연박막이 증착된다.
이어서, 제2 구간 T2에서는 제1 유로(120)를 통한 전구체의 공급은 차단되고, 질소 가스만이 공급된다. 또한, 제2 유로(130)를 통한 산소 가스의 공급은 지속적으로 이루어진다.
실험예
먼저, 상기 도 2에 도시된 증착장비를 이용하여 기판 상에 산화아연 박막을 형성하고, 형성된 박막을 이용하여 박막 트랜지스터를 형성한다.
이 때, 증착 장비의 챔버 내에 공급되는 전구체 및 가스의 조건은 다음과 같다.
1) 질소 가스 유량 : 2000sccm
2) 산소 가스 유량 : 60sccm
3) DEZ 실제 유량(O℃ 증기압 5 torr) : 0.2sccm
4) TEI 실제 유량(30℃ 증기압 0.5 torr) : 0.02sccm
상술한 챔버 조건을 설정하고, 기판 상에 산화아연박막을 성장시킨다. 즉, 상기 도 1에 도시된 제1 구간 T1에서의 공정 시간은 약 20초로 설정한다. 따라서, 20초 동안은 산화아연박막의 증착이 수행된다. 이후에 제2 구간 T2는 약 2분으로 설정한다. 상대적으로 긴 2분 동안, 기형성된 산화아연박막에는 산소가 공급된다. 상술한 과정을 5회 내지 10회 반복한다. 이러한 반복 동작을 이용하여 두께가 300Å 내지 500Å인 산화아연박막을 형성할 수 있다.
도 3은 본 실험예를 이용하여 형성한 박막 트랜지스터를 도시한 단면도이다.
도 3을 참조하면, 산화막(210)이 형성된 실리콘 기판(200)이 준비된다. 상기 산화막(210)의 두께는 110nm이다.
이어서, 산화막(210)이 형성된 실리콘 기판(200)을 상기 도 2에 도시된 증착장치에 장입한다. 이어서 상술한 방법을 따라, 제1 구간 T1과 제2 구간 T2에서의 동작을 반복적으로 수행하여 산화아연박막(220)을 형성한다. 상기 산화아연박막(220)의 두께는 약 50nm이다.
이어서, 산화아연박막(220) 상에 금속층을 형성한다. 상기 금속층은 화학적 기상증착 또는 물리적 기상증착에 의해 형성한다. 형성된 금속층 상부에 포토레지스트를 도포하고, 통상의 포토리소그래피 공정을 이용하여 포토레지스트 패턴을 형성한다.
형성된 포토레지스트 패턴을 식각 마스크로 하여 식각 공정을 수행한다. 식각 공정을 통해 포토레지스트 패턴 이외의 금속층은 제거한다. 이어서, 잔류하는 포토레지스트 패턴을 제거하여 금속 전극층을 얻을 수 있다. 상기 금속 전극층은 알루미늄으로 형성한다.
금속 전극층은 박막 트랜지스터의 소스 전극(230) 및 드레인 전극(235)으로 사용된다.
상기 소스 전극(230) 및 드레인 전극(235)은 쇄도우 마스크를 이용하여 형성할 수도 있다. 즉, 산화아연박막(220)이 형성된 기판(200) 상에 크롬 등의 금속재질의 쇄도우 마스크를 이용하여 직접 소스 전극(230)과 드레인 전극(235)을 형성할 수도 있다.
도 4a 내지 도 4c는 본 발명의 바람직한 실시예에 따라 상기 도 3에 도시된 박막 트랜지스터의 전기적 특성을 도시한 그래프들이다.
먼저, 상기 도 3에서 드레인 전극(235)과 소스 전극(230) 사이에는 10V의 전압차를 인가하며, 게이트 전극의 역할을 수행하는 실리콘 기판(200)에 전압을 변경하면서, 드레인-소스 간의 전류 Ids를 측정하였다.
도 4a는 인듐 불순물이 도입되지 않은 순수한 산화아연 박막에 대한 전기적 특성을 도시한 것으로, 질소 가스의 유량은 3000sccm이며, 산소 가스의 유량은 60sccm이다. 또한, 아연 전구체인 DEZ의 실제유량은 0.6sccm이다.
상기 도 4a에서, 산화아연 박막을 기반으로 하는 박막 트랜지스터는 약 1.5V에서 턴온된다. 이는 도 4a에 알 수 있다. 또한, 실리콘 기판(200)에 높은 전압을 인가할수록 박막 트랜지스터의 Ids는 증가함을 알 수 있다.
이는 본 실시예에 의해 제조되는 박막 트랜지스터가 증가형(enhancement mode) 트랜지스터임을 나타낸다. 또한, n형 타입으로 형성되지 아니하고, 진성 반도체의 특성을 가짐을 알 수 있다.
또한, 도 4b를 참조하면, 질소 가스를 기준으로 8% 몰비의 산소 가스가 공급되는 경우, 산화아연 박막을 기반으로 하는 박막 트랜지스터는 약 0.7V에서 턴온된 다. 또한, 실리콘 기판(200)에 높은 전압을 인가할수록 박막 트랜지스터의 Ids는 증가함을 알 수 있다.
이는 본 실시예에 의해 제조되는 박막 트랜지스터가 증가형(enhancement mode) 트랜지스터임을 나타낸다. 종래 기술란에서도 언급된 바와 같이, 산화아연박막을 형성하는 경우, 산소 공공 등의 결함에 기인하여 산화아연 박막은 n형의 전도 타입을 가진다. 따라서, 이를 이용하여 박막 트랜지스터를 형성하는 경우, 이미 산화아연박막은 n형으로 도핑된 효과가 나타난다. 따라서, 박막 트랜지스터의 문턱전압은 음의 전압이 된다. 즉, 박막 트랜지스터는 공핍형으로 구성될 수 밖에 없다.
그러나, 본 발명에 따를 경우, 산소 공공의 적절한 큐어링에 의해 산화아연박막은 진성 트랜지스터에 가깝게 형성되며, 문턱전압은 양의 전압으로 전환된다. 즉, 박막 트랜지스터는 증가형으로 형성될 수 있다.
또한, 본 실시예에서는 챔버 내의 산소 가스의 농도에 따라 박막 트랜지스터의 전기적 특성이 변함을 알 수 있다. 즉, 챔버 내의 산소 가스의 농도가 낮은 경우, 산소 공공의 치유가 불충분한 상황이 발생한다. 따라서, 산화아연박막은 n형의 전도타입을 가지고, 이를 기반으로 형성된 박막 트랜지스터는 공핍형의 동작 모드를 가진다. 이는 상기 도 4c에서 알 수 있다. 즉, 실리콘 기판에 0V의 전압을 인가하는 상황에서도 Ids가 발생함을 알 수 있다. 상기 도 4c는 질소 가스 기준으로 4%의 몰비로 산소 가스를 공급한 경우이다. 도 4b보다 낮은 농도의 산소 가스가 공급되는 경우, 산화아연박막에서 산소 공공은 충분히 큐어링되지 못한다. 따라서, 산화아연박막은 n형의 전도타입을 가진다.
만일, 공급되는 산소 가스의 농도가 낮은 경우, 상기 도 1에서 제2 구간 T2에 해당하는 큐어링 시간을 충분히 주는 것을 고려할 수 있다. 그러나, 큐어링 시간을 충분히 주는 것은 박막 제조공정의 제조원가를 상승시키는 일요인이 될 수 있으므로 바람직한 것은 아니다. 따라서, 산소 가스의 농도를 높여서 산소 공공을 큐어링하는 것이 바람직하다.
본 발명에 따를 경우, 박막 트랜지스터를 증가형으로 형성할 수 있다. 또한, 산화아연 박막은 n타입으로 형성되지 아니하고, 진성으로 형성될 수 있다. 따라서, 이후에 p형 도판트를 주입하여 p형 타입의 산화아연박막을 형성할 수도 있다.
도 1은 본 발명의 바람직한 실시예에 따라 진성 산화아연 반도체를 형성하기 위한 방법을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 바람직한 실시예에 따라 산화아연박막을 형성하기 위한 증착장치를 도시한 개략도이다.
도 3은 본 실험예를 이용하여 형성한 박막 트랜지스터를 도시한 단면도이다.
도 4a 내지 도 4c는 본 발명의 바람직한 실시예에 따라 상기 도 3에 도시된 박막 트랜지스터의 전기적 특성을 도시한 그래프들이다.

Claims (8)

  1. 질소 분위기에서 아연 전구체 및 산소 가스를 공급하여 기판 상에 산화아연박막을 형성하는 제1 단계;
    상기 산화아연박막을 형성하는 단계 이후에 상기 아연 전구체의 공급을 차단하고, 상기 산소 가스를 공급하여 산소 공공에 기인한 결함을 치유하는 제2 단계를 포함하는 산화아연박막의 형성방법.
  2. 제1항에 있어서, 상기 제1 단계 및 상기 제2 단계는 반복적으로 수행되는 것을 특징으로 하는 산화아연박막의 형성방법.
  3. 제2항에 있어서, 상기 제1 단계의 동작에 소요되는 시간보다 상기 제2 단계의 동작에 소요되는 시간이 더 긴 것을 특징으로 하는 산화아연박막의 형성방법.
  4. 제1항에 있어서, 상기 아연 전구체는 DEZ(diethylzinc)인 것을 특징으로 하는 산화아연박막의 형성방법.
  5. 제4항에 있어서, 상기 제1단계는 상기 기판의 온도를 300℃ 내지 450℃로 설정하는 것을 특징으로 하는 산화아연박막의 형성방법.
  6. 질소 분위기에서 아연 전구체, 인듐 전구체 및 산소 가스를 공급하여 기판 상에 산화아연박막을 형성하는 제1 단계;
    상기 산화아연박막을 형성하는 단계 이후에 상기 아연 전구체의 공급을 차단하고, 상기 산소 가스를 공급하여 산소 공공에 기인한 결함을 치유하고, 상기 제1 단계의 동작에 소요되는 시간보다 더 긴 동작 소요시간을 가지는 제2 단계를 포함하고,
    상기 제1 단계 및 상기 제2 단계는 반복적으로 수행되는 것을 특징으로 하는 산화아연박막의 형성방법.
  7. 제6항에 있어서, 상기 제1단계는 상기 기판의 온도를 300℃ 내지 450℃로 설정하는 것을 특징으로 하는 산화아연박막의 형성방법.
  8. 산화물이 형성된 실리콘 기판 상에 산화아연박막을 형성하는 단계;
    상기 산화아연박막 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 산화아연박막을 형성하는 단계는,
    질소 분위기에서 아연 전구체 및 산소 가스를 공급하거나, 상기 아연 전구체, 인듐 전구체 및 산소 가스를 공급하여 기판 상에 산화아연박막을 형성하는 제1 단계; 및
    상기 산화아연박막을 형성하는 단계 이후에 상기 아연 전구체 및 인듐 전구 체의 공급을 차단하고, 상기 산소 가스를 공급하여 산소 공공에 기인한 결함을 치유하는 제2 단계를 포함하고, 상기 제1 단계 및 상기 제2 단계는 반복적으로 수행되는 것을 특징으로 하는 산화아연박막을 이용한 박막 트랜지스터의 형성방법.
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* Cited by examiner, † Cited by third party
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KR20050104956A (ko) * 2004-04-30 2005-11-03 인하대학교 산학협력단 마그네트론 스퍼터링법에 의한 ZnO 박막의 제조방법
KR20060125500A (ko) * 2005-06-01 2006-12-06 니뽄파이오닉스가부시끼가이샤 산화아연막의 형성 방법
KR20070030507A (ko) * 2005-09-13 2007-03-16 한국과학기술연구원 p형 산화아연(ZnO) 박막 제조방법 및 이를 이용한산화아연계 광전소자 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050104956A (ko) * 2004-04-30 2005-11-03 인하대학교 산학협력단 마그네트론 스퍼터링법에 의한 ZnO 박막의 제조방법
KR20060125500A (ko) * 2005-06-01 2006-12-06 니뽄파이오닉스가부시끼가이샤 산화아연막의 형성 방법
KR20070030507A (ko) * 2005-09-13 2007-03-16 한국과학기술연구원 p형 산화아연(ZnO) 박막 제조방법 및 이를 이용한산화아연계 광전소자 제조방법

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