KR100959730B1

KR100959730B1 - 수신 장치, 디스크램블러, 및 스크램블러

Info

Publication number: KR100959730B1
Application number: KR1020057004557A
Authority: KR
Inventors: 오사무 이토
Original assignee: 소니 주식회사
Priority date: 2002-10-31
Filing date: 2003-10-21
Publication date: 2010-05-25
Also published as: JP2004153694A; CN101707576A; CN1708943A; US20060041576A1; US7760881B2; CN101707576B; JP4254201B2; KR20050084560A; WO2004040837A1; AU2003301736A1

Abstract

본 발명은 송신 데이터를 스크램블 처리하는 데이터 처리 장치로서, 소정 주기의 순회하는 비트 데이터열을 생성하는 순회 부호 생성 수단과, 송신 데이터에 순회 비트 데이터열을 순차로 EXOR 연산하여 스크램블 처리 완료 데이터를 출력하는 EXOR 연산 수단과, 소정 패턴의 비트 데이터를 생성하는 데이터 발생 수단과, 스크램블 처리 완료 데이터와 데이터 발생 수단에 의해 생성된 소정 패턴의 비트 데이터를 입력하고, 송신 데이터의 동기 처리시에는 소정의 패턴의 비트 데이터를 선택하고, 송신 데이터의 동기 처리를 하지 않는 때에는 스크램블 처리 완료 데이터를 선택하고, 스크램블러 출력 데이터로서 출력하는 전환 수단을 구비한다.

데이터 처리, 데이터 수신

Description

수신 장치, 디스크램블러, 및 스크램블러{RECEIVING DEVICE, DESCRAMBLER, AND SCRAMBLER}

본 발명은 송신 데이터를 스크램블 처리하는 데이터 처리 장치 및 수신 데이터를 디스크램블 처리하는 데이터 수신 처리 장치에 관한 것으로, 특히 자기(自己) 동기형의 스크램블 방식 및 디스크램블 방식을 채용하는 데이터 처리 장치 및 데이터 수신 처리 장치에 관한 것이다.

본 출원은 일본에서 2OO2년10월31일에 출원된 일본 특허출원 번호2OO2-318579를 기초로 하여 우선권을 주장한 것이고, 이 출원은 참조함에 의해, 본 출원에 원용된다.

전송 대상이 되는 데이터를 암호화하고, 또는 내방해(耐妨害) 특성의 향상 등을 도모하기 위해, 전송 데이터에 있어서 동일한 데이터 패턴이 반복하여 발생하는 것을 방지하는 것 등을 목적으로 하여, 전송 대상이 되는 데이터를 스크램블/디스크램블하는 통신 방식이, 여러가지의 통신 시스템에서 널리 채용되고 있다. 이 스크램블/디스크램블 방식을 사용하기 위해서는 전송 대상이 되는 임의의 데이터에 관해, 송신 장치에서 스크램블하기 위해 작용시키는 데이터와 수신 장치에서 디스크램블하기 위해 작용시키는 데이터와의 정합을 도모하는 것, 즉 송신 장치와 수신 장치 사이에서 동기를 취할 필요가 있다. 동기를 취하는 방법으로서는 스크램블 패턴(디스크램블 패턴)을 미리 규정하여 두는 방법이나, 스크램블 패턴을 규정하는 정보를 전송 데이터의 소정의 위치에 배치하여 전송하는 방법 등이 이용되고 있다.

특히, 전송 데이터 내에 동일한 데이터 패턴이 반복하여 발생하는 것을 방지하기 위해 스크램블/디스크램블 방식을 사용할 때에는 스크램블 패턴으로서 범용적인 PN계열이 사용되는 것이 많다.

도 1은 PN계열을 출력하는 디스크램블러의 일예를 도시한 도면이다. 도 1에 있어서, 101은 4비트의 시프트 레지스터, 102는 3비트의 시프트 레지스터, 103은 비트 데이터(X7)와 비트 데이터(X4)를 입력하고 익스클루시브OR(이하, EXOR이라고 칭한다) 연산을 실시하는 모듈로2의 가산기, 104는 가산기(103)의 출력 데이터와 스크램블(디스크램블) 대상이 되는 데이터를 입력하여 EXOR 연산을 실시하는 모듈로2의 가산기이다. 또한, 가산기(103)의 출력 데이터는 시프트 레지스터(101)에 입력되고, 시프트 레지스터(101)의 출력 데이터는 시프트 레지스터(102)에 입력된다. 즉, 시프트 레지스터(101)와 시프트 레지스터(102)로부터 가산기(103)의 출력 데이터를 순차적(逐次的)으로 시프트하는 7비트의 시프트 레지스터가 구성된다. 이와 같은 구성을 갖음으로써, 도 1에 도시된 디스크램블러는 127(271)비트의 주기로 랜덤한 비트 데이터열을 출력하고, 의사 난수 발생 회로로서 동작한다.

상술한 바와 같이 PN계열을 출력하는 디스크램블러를 이용하여, 스크램블/디스크램블 방식을 실시할 때에는 통상, 송신 장치에 마련되는 스크램블러 및 수신 장치에 마련된 디스크램블러로서 기본적으로 같은 구성을 갖는 도 1과 같은 디스크램블러를 사용한다. 스크램블러와 디스크램블러를 동일한 구성으로 함에 의해, 스크램블 패턴을 규정하는 정보를 전송 데이터에 포함함으로써 송신 장치와 수신 장치의 동기를 취하는 자기 동기형 통신 시스템을 비교적 용이하게 구축하는 것이 가능해진다. 예를 들면, 비트 데이터(X)와 "0"에 관한 EXOR 연산치가 비트 데이터(X) 자체로 되는 것을 감안하여, 스크램블러에 대해 소정의 비트수 연속하여 "0"을 입력함과 함께, 스크램블러 출력 데이터를 순차적으로 디스크램블러 내에 마련된 소정의 비트수의 시프트 레지스터에 출력하도록 통신 시스템을 제어한다. 이로써, 스크램블러를 구성하는 소정의 비트수의 시프트 레지스터와 디스크램블러를 구성하는 소정의 비트수의 시프트 레지스터에는 같은 비트 데이터가 순차적으로 소정의 비트수 연속하여 입력되기 때문에, 스크램블러에 소정의 비트수 연속하여 "0"이 입력된 후에는 스크램블러의 시프트 레지스터와 디스크램블러의 시프트 레지스터에는 같은 비트 데이터열이 기억되게 되고, 송신 장치와 수신 장치 사이에서 동기가 취해진다.

도 2는 종래의 디스크램블러의 구성을 도시한 도면이다. 또한, 도 2에 있어서, 도 1과 공통되는 구성 요소에는 공통의 부호를 붙이고 상세한 설명은 생략한다.

도 2에 있어서, 105는 디스크램블러에 입력되는 데이터와 가산기(103)로부터의 출력 데이터를 입력하여 어느 한쪽을 선택적으로 시프트 레지스터(101)에 출력하는 스위치이다. 이 스위치(105)에 관해서는 스크램블러에 7비트 연속하는 "0"이 입력되어 상기 데이터에 대해 스크램블 처리를 실시함으로써 얻어진 데이터가 전송 되는 동안에 있어서, 디스크램블러에 입력되는 전송 데이터가 시프트 레지스터(101)에 입력되도록 전환 제어를 실시한다. 이 때, 스크램블러에 입력된 7비트의 "0"에 대해 각각 얻어지는 스크램블러의 출력 데이터 즉 스크램블러 내의 가산기(103)의 출력 데이터가 디스크램블러의 시프트 레지스터(101)에 순차적으로 입력된다. 이로써, 7비트째의 "0"에 대한 스크램블러의 출력 데이터가 디스크램블러의 시프트 레지스터(101)에 입력된 시점에서, 스크램블러 내의 7비트의 시프트 레지스터에 기억되는 비트 데이터열과, 디스크램블러 내의 7비트의 시프트 레지스터에 기억되는 비트 데이터열이 동등하게 되고, 동기가 취해진다. 그 후, 가산기(103)로부터 출력되는 데이터가 시프트 레지스터(101)에 입력되도록 스위치(105)를 전환한다. 동기가 취해진 후는 전송 대상이 되는 데이터에 대해, 스크램블러 및 디스크램블러에서, 동일한 스크램블 패턴이 작용하기 때문에, 스크램블/디스크램블 방식을 이용한 데이터 전송이 실시된다.

그런데, 무선 LAN의 패킷 송신 등에 관한 표준화를 실현하기 위한 규격으로서 주어저 있는 IEEE802.11에서는 수신 장치의 디스크램블러를 송신 장치의 스크램블러에 동기시키기 위해, 패킷의 헤더부에 있어서 소정의 비트수 연속하여 "0"를 스크램블러에 입력하는 구성을 취하여야 할 것이 규정되어 있다. 도 3은 IEEE802.11에 규정되는 프레임 구조를 도시한 도면이다. 도 3에 있어서, "PCLP Preamble" 필드는 프레임 동기를 취하기 위해 이용되고, "SIGNAL" 필드는 전송 속도나 변조 방식 등을 통지하기 위해 이용되고, "SERVICE" 필드는 디스크램블러를 스크램블러에 동기시키기 위해 이용된다. "SERVICE" 필드에 있어서, 전반의 7비트 로 이루어지는 "Scrambler Initialization"은 스크램블러와 디스크램블러의 동기를 취하기 위해 전부 "0"의 값을 취한다. 또한, 후반의 9비트로 이루어지는 "Reserved SERVICE Bits"에 관해서는 장래의 사용을 내다보고 현재 그 사용이 보류되어 있다. IEEE802.11에 준거하여 생성된 프레임 데이터에 관해서는 도 1에 도시된 바와 같은 스크램블러 및 도 2에 도시된 바와 같은 디스크램블러를 이용하여, "Scrambler Initialization"에 응하여 디스크램블러에 입력되는 전송 데이터의 출력 전환 등에 관한 각종 제어를 적절히 실시함에 의해, 스크램블러와 디스크램블러의 동기를 확립한다. 또한, PN계열을 이용한 스크램블/디스크램블 방식에 관한 기술에 관해서는 예를 들면 특개평8-2O4613호 공보에 기재된 것이 있다.

상술한 바와 같이, 장래 광범한 카테고리의 통신 시스템에의 채용이 예상되는 IEEE802.11에 준거하는 통신 시스템에서는 스크램블러와 디스크램블러의 동기를 취하기 위해, 프레임 내의 소정의 위치에 소정의 비트수의 "0"을 연속하여 송신 장치의 스크램블러에 출력하는 것이 규정되어 있다. 이 동안에 있어서는 송신 장치로부터 수신 장치에, "0"에 대해 스크램블 처리함으로써 얻어지는 데이터가 전송된다. 그런데도 불구하고, 이 송신 장치로부터 출력되는 동기용의 전송 데이터는 통상의 데이터 필드를 이용하여 전송되는 데이터와 비교하면, 프레임상에서의 위치가 확정되어 있는 것에 의거하여 여러가지의 속성을 부여할 수 있는 우위성을 구비한 데이터임에도 불구하고, 동기를 확립하는 것 이외에는 사용하는 일이 없기 때문에, 통신 시스템으로서 데이터의 유효 이용이 부족한다는 과제가 있다.

본 발명의 목적은 상술한 바와 같은 종래의 기술이 가지는 기술 과제를 해결할 수 있는 신규 데이터 처리 장치 및 데이터 수신 처리 장치를 제공하는 것에 있다.

본 발명의 다른 목적은 예를 들면 IEEE802.11에 준거한 범용적인 통신 시스템에 있어서, 전송되는 데이터의 유효 이용을 도모할 수 있는 데이터 처리 장치 및 데이터 수신 처리 장치를 제공하는 것에 있다.

상술한 바와 같은 목적을 달성하기 위해 제안되는 본 발명은 송신 데이터를 스크램블 처리한 데이터 처리 장치로서, 복수단의 시프트 레지스터와, 이 시프트 레지스터의 소정 단의 보존치와 송신 데이터에 의거하여 소정의 연산 처리를 행하고 스크램블 처리 완료의 데이터를 생성함과 함께, 스크램블 처리 완료 데이터를 시프트 레지스터의 입력단에 순차로 입력하는 순회 연산 처리 회로를 갖는 스크램블 연산 처리 수단과, 소정 패턴의 비트 데이터를 생성하는 데이터 발생 수단과, 스크램블 처리 완료 데이터와 데이터 발생 수단에 의해 생성된 소정 패턴의 비트 데이터를 입력하고, 송신 데이터의 동기 처리시에는 소정 패턴의 비트 데이터를 선택하고, 그 이외에는 스크램블 처리 완료 데이터를 선택하고, 스크램블러 출력 데이터로서 출력하는 전환 수단을 구비한다.

이 데이터 처리 장치를 구성하는 데이터 발생 수단은 송신 데이터의 동기 처리시일 때에, 소정 패턴의 비트 데이터를 시프트 레지스터에 로드하는 구성으로 되어 있다.

본 발명에 관한 다른 데이터 처리 장치는 송신 데이터를 스크램블 처리하는 데이터 처리 장치로서, 소정 주기의 순회하는 비트 데이터열을 생성하는 순회 부호 생성 수단과, 송신 데이터에 순회 비트 데이터열을 순차로 EX0R 연산하여 스크램블 처리 완료 데이터를 출력하는 EXOR 연산 수단과, 소정 패턴의 비트 데이터를 생성하는 데이터 발생 수단과, 스크램블 처리 완료 데이터와 데이터 발생 수단에 의해 생성된 소정 패턴의 비트 데이터를 입력하고, 송신 데이터의 동기 처리시에는 상기 소정의 패턴의 비트 데이터를 선택하고, 그 이외에는 상기 스크램블 처리 완료 데이터를 선택하고, 스크램블러 출력 데이터로서 출력하는 전환 수단을 구비한다.

여기서, 본 발명에 관한 데이터 처리 장치에 이용되는 전환 수단은 송신 데이터의 동기를 취하기 위해 송신 데이터에 삽입된 소정의 동기 패턴 데이터가 송신 데이터에 삽입되어 있는 경우에, 소정 패턴의 비트 데이터를 선택하여 스크램블러 출력 데이터로서 출력하는 구성으로 되어 있다.

또한, 데이터 발생 수단은 미리 소정의 정보가 할당된 소정 패턴의 비트 데이터를 생성하는 구성으로 되어 있다.

또한, 본 발명은 수신 데이터를 디스크램블 처리하는 데이터 수신 처리 장치로서, 수신 데이터로부터 동기용의 소정 패턴의 비트 데이터를 검출하는 검출 수단과, 복수단의 시프트 레지스터와, 이 시프트 레지스터의 소정 단의 보존치와 수신 데이터에 의거하여 소정의 연산 처리를 행하고 디스크램블 처리 완료 데이터를 출력함과 함께, 디스크램블 처리 완료 데이터를 시프트 레지스터의 입력단에 순차로 입력하는 순회 연산 처리 회로를 갖는 디스크램블 연산 처리 수단을 구비한다. 검출 수단은 소정 패턴의 비트 데이터가 검출된 경우, 소정 패턴의 비트 데이터를 시프트 레지스터에 로드한다.

이 데이터 수신 처리 장치에 이용되는 검출 수단은 소정 패턴의 비트 데이터에 미리 할당된 정보로 특정하는 구성으로 되어 있다.

본 발명의 또다른 목적, 본 발명에 의해 얻어지는 구체적인 이점은 이하에 있어서 도면을 참조하여 설명되는 실시의 형태의 설명으로부터 한층 분명하게 될 것이다.

도 1은 PN계열을 출력하는 디스크램블러의 일예를 도시한 블록도.

도 2는 종래의 스크램블러의 구성을 도시한 블록도.

도 3은 IEEE802.11에 규정된 프레임 구조를 도시한 도면.

도 4는 본 발명이 적용된 스크램블러의 구성을 도시한 블록도.

도 5는 본 발명이 적용된 디스크램블러의 구성을 도시한 블록도.

도 6은 본 발명이 적용된 스크램블러의 변형예를 도시한 블록도.

도 7은 본 발명이 적용된 스크램블러의 다른 예를 도시한 블록도.

도 8은 본 발명이 적용된 스크램블러의 또다른 예를 도시한 블록도.

이하, 본 발명의 구체적인 실시의 형태를 도면을 참조하여 설명한다.

우선, 본 발명이 적용된 스크램블러를 설명한다.

본 발명이 적용된 스크램블러는 도 4에 도시한 바와 같은 구성을 구비한다. 이 도 4에 있어서, 1은 4비트의 시프트 레지스터이고, 2는 시프트 레지스터(1)의 출력부에 입력부가 접속되는 3비트의 시프트 레지스터이고, 3은 시프트 레지스터(1)의 출력 데이터인 비트 데이터(X4)와 시프트 레지스터(2)의 출력 데이터인 비트 데이터(X7)를 입력하여 EXOR 연산을 실시하는 모듈로2의 가산기이다. 그리고, 4는 가산기(3)의 출력 데이터와 스크램블러에 입력되는 송신 데이터를 입력하여 EXOR 연산을 실시하는 가산기이고, 5는 시프트 레지스터(1) 및 시프트 레지스터(2)로 이루어지는 7비트의 시프트 레지스터에 비트 데이터를 패럴렐로 출력하는 복수의 패럴렐 출력부 및 별도로 비트 데이터를 시리얼로 출력하는 시리얼 출력부를 갖는 데이터 발생기이고, 6은 가산기(4)로부터의 출력 데이터와 데이터 발생기(5)로부터의 출력 데이터를 입력하여 어느 한쪽을 선택적으로 스크램블러 출력 데이터로서 출력하는 스위치이다. 가산기(3)의 출력 데이터는 시프트 레지스터(1)에도 입력된다. 또한, 시프트 레지스터(1), 시프트 레지스터(2) 및 가산기(3)로부터, 소정의 주기로 랜덤한 비트 데이터열을 출력하는 난수 발생 수단이 구성된다.

또한, 이하의 설명에서는 스크램블러에 입력되는 데이터를 「송신 데이터」라고 칭하고, 스크램블로부터 출력되고 디스크램블러에 입력된 데이터를 「전송 데이터」라고 칭하고, 디스크램블로부터 출력되는 데이터를 「수신 데이터」라고 칭함으로써, 이들 데이터를 적절히 식별하기로 한다.

도 5는 본 발명이 적용된 디스크램블러의 구성을 도시한 도면이다. 도 5에 있어서, 11은 4비트의 시프트 레지스터이고, 12는 3비트의 시프트 레지스터이고, 13은 비트 데이터(X4)와 비트 데이터(X7)를 입력하여 EXOR 연산을 실시하는 모듈로2의 가산기이다. 그리고, 14는 가산기(13)로부터의 출력 데이터와 디스크램블러에 입력되는 전송 데이터를 입력하여 EXOR 연산을 실시하는 가산기이고, 15는 가산기(13)로부터의 출력 데이터와 디스크램블러에 입력되는 전송 데이터의 어느 한쪽을 선택적으로 시프트 레지스터(11)에 출력하는 스위치이다. 또한, 전송 데이터를 디스크램블하는 일 없이 취출하기 위해, 전송 데이터를 별도 취출하는 배선로가 마련된다. 또한, 시프트 레지스터(11), 시프트 레지스터(12) 및 가산기(13)로부터, 소정의 주기로 랜덤한 비트 데이터열을 출력하는 난수 발생 수단이 구성된다.

다음에, 동작에 관해 설명한다. 본 발명이 적용된 송신 장치에서는 송신 장치의 스크램블러와 수신 장치의 디스크램블러의 동기를 취하기 위해 7비트 연속하는 "0"으로 이루어지는 데이터 즉 "Scrambler Initialization"이 스크램블러에 입력될 때에는 송신 장치 내의 CPU(제어 수단)를 이용하여 스위치(6)의 전환 제어를 실시하여, 데이터 발생기(5)로부터의 출력 데이터를 스크램블러 출력 데이터로서 출력한다. 이로써, 동기 확립용의 7비트의 송신 데이터가 스크램블러에 입력되는 동안에 있어서는 데이터 발생기(5)로부터의 출력 데이터를 동기 확립용의 전송 데이터로서 전송한다. 또한, 동기 확립용의 7비트의 데이터 입력이 완료된 후에, 데이터 발생기(5)로부터 스위치(6)를 통하여 전송한 7비트의 비트 데이터열과 동일한 비트 데이터열을 시프트 레지스터(1) 및 시프트 레지스터(2)에 패럴렐로 출력하여 기억시킨다. 이 때, 스위치(6)를 통하여 시계열로 출력된 각각의 비트 데이터가 차례로 비트 데이터(X7) 내지 비트 데이터(X1)로 되도록 비트 데이터열을 출력한다. 다음에, 가산기(4)로부터의 출력 데이터를 스크램블러 출력 데이터로서 출력하도록 스위치(6)의 전환 제어를 실시한다. 상기한 바와 같이 동작시킴에 의해, 동기 확립 용의 송신 데이터의 후에 스크램블러에 입력되는 송신 데이터에 관해서는 상기 데이터에 대해 스크램블 처리를 실시함으로써 얻어진 데이터를 송신 장치로부터 전송한다.

본 발명이 적용된 수신 장치에서는 수신 장치 내의 CPU(제어 수단)를 이용하여 동기 확립용의 7비트의 전송 데이터가 디스크램블러에 입력되는 동안에 있어서, 전송 데이터가 시프트 레지스터(11)에 입력되도록 스위치(15)의 전환 제어를 실시한다. 이 때, 시프트 레지스터(11) 및 시프트 레지스터(12)로 이루어지는 7비트의 시프트 레지스터에 동기 확립용의 7비트의 전송 데이터가 순차적으로 입력된다. 이로써, 7비트째의 동기 확립용의 비트 데이터가 시프트 레지스터(11)에 입력된 시점에서, 스크램블러 내의 7비트의 시프트 레지스터에 기억된 비트 데이터열과, 디스크램블러 내의 7비트의 시프트 레지스터에 기억된 비트 데이터열이 동등하게 되고, 동기가 취해진다. 다음에, 가산기(13)로부터 출력되는 데이터가 시프트 레지스터(11)에 입력되도록 스위치(15)의 전환 제어를 실시한다. 동기가 취해진 후는 스크램블러 및 디스크램블러에서, 각각 대응하는 송신 데이터 및 전송 데이터에 대해 동일한 스크램블 패턴이 작용하기 때문에, 스크램블/디스크램블 방식을 이용한 데이터 전송이 실시된다. 또한, 동기 확립용의 7비트의 전송 데이터에 관해서는 스위치(15)를 통하여 시프트 레지스터(11)에 출력할 뿐만이 아니라, 별도 마련된 신호선을 통하여 전송 데이터를 취출한다. 따라서 스크램블러 내의 데이터 발생기(5)로부터 출력된 동기 확립용의 전송 데이터를 수신 장치에서 취출할 수 있기 때문에, 이것을 CPU에 의해 해석하여 예를 들면 전송 특성 등에 관한 정보를 얻는 것이 가 능해진다. 동기 확립용의 전송 데이터로서는 7비트 전부가 "0"으로 되는 데이터 이외의 임의의 데이터를 이용하는 것이 가능하기 때문에, 데이터 발생기(5)로부터 출력되는 데이터를 동기 확립 이외의 용도에 용이하게 사용할 수 있다.

이상과 같이, 본 발명이 적용된 통신 장치는 시프트 레지스터(1) 및 시프트 레지스터(2)로 이루어지는 7비트의 시프트 레지스터와, 가산기(3)와, 가산기(4)와, 시프트 레지스터에 데이터 로드 가능함과 함께 별도 시프트 레지스터에 로드한 비트 데이터열과 동일한 비트 데이터열을 출력 가능하게 구성된 데이터 발생기(5)와, 가산기(4)의 출력 데이터와 데이터 발생기(5)의 출력 데이터의 어느 한쪽을 선택적으로 스크램블러 출력 데이터로서 출력하는 스위치(6)를 갖고 구성되는 스크램블러를 이용하여, 동기 확립용의 송신 데이터가 스크램블러에 입력되는 동안에 있어서, 데이터 발생기(5)로부터의 출력 데이터가 스크램블러 출력 데이터로서 출력되도록 스위치(6)를 전환 제어하도록 구성하였기 때문에, 데이터 발생기(5)로부터 출력되는 데이터를 동기 확립용의 전송 데이터로서 전송하기 때문에, 동기 확립용의 데이터를 동기 확립 이외의 용도에 이용하는 것이 가능해지고, 예를 들면 IEEE802.11에 준거하는 범용적인 통신 시스템에 있어서 전송되는 데이터의 유효 이용을 실현할 수 있다.

또한, 본 발명이 적용된 수신 장치에 있어서는 동기 확립용의 전송 데이터를 취출함과 함께, 전송 특성 등에 관한 정보를 나타내는 비트 데이터열이 동기 확립용의 전송 데이터에 포함되어 있으면, 이것을 해석하여 정보를 얻도록 구성하였기 때문에, 동기 확립용의 데이터를 동기 확립 이외의 용도에 이용하는 것이 가능하게 되어, 예를 들면 IEEE802.11에 준거하는 범용적인 통신 시스템에 있어서 전송되는 데이터의 유효 이용을 실현할 수 있다.

또한, 상술한 스크램블러를 갖는 송신 장치에 관해서는 데이터 발생기(5)로부터 출력되는 동기 확립용의 전송 데이터에 대해서는 스크램블을 걸지 않기 때문에, 스크램블러에 입력되는 동기 확립용의 송신 데이터로서는 반드시 소정의 비트수 "0"이 연속하는 데이터를 이용할 필요가 없고, 임의의 비트 패턴을 갖는 동기 확립용의 송신 데이터를 스크램블러에 입력할 수 있기 때문에, IEEE802.11과는 다른 프레임 포맷을 갖는 다른 여러가지의 규격에 준거하는 통신 시스템에 적용하는 것이 가능하다. 또한, 실시의 형태 1에서는 동기 확립용으로 7비트 연속하는 "0"이 스크램블러에 입력된 동안에 있어서 데이터 발생기(5)로부터의 출력 데이터를 스크램블러 출력 데이터로서 출력하도록 제어하였지만, 송신 장치 내의 스크램블러와 수신 장치 내의 디스크램블러에 동일한 비트 데이터열을 기억시켜서 스크램블/디스크램블을 시작하기 전의 기간에서도 데이터 발생기(5)로부터의 출력 데이터를 전송하도록 제어하는 것도 가능하다.

또한, 데이터 발생기(5)로부터의 출력 데이터에 대해서는 스크램블을 걸지 않기 때문에, 유의한 정보를 그대로 전송하는 것도 생각되지만, 정보의 누설 방지 등을 위해 유의한 정보에 대해 소정의 방식에 기초한 암호화를 실시함으로써 얻어지는 데이터를 전송하는 것도 가능하다.

또한, 상술한 예에서는 시프트 레지스터(1) 및 시프트 레지스터(2)로 이루어지는 시프트 레지스터를 7비트로 하고 있지만, 이것은 IEEE802.11에 의해 규정되는 프레임 포맷의 "Scrambler Initialization"이 7비트인 것에 대응한 것으로서, PN계열을 발생하도록 구성되는 것이면, 입력되는 송신 데이터의 프레임 포맷에 응하여 시프트 레지스터(1) 및 시프트 레지스터(2)의 비트수를 적절히 선정하는 것이 가능하다. 또한, 실시의 형태 1에서는 2개의 시프트 레지스터(1, 2)와 1개의 가산기(3)를 이용하여 PN계열을 발생하는 회로를 구성하고 있지만, 소정의 주기로 랜덤한 비트 데이터열을 출력하는 기능을 이루는 다른 여러가지의 형태의 회로 구성을 채택하는 것이 가능하다.

도 6은 본 발명에 관한 상술한 스크램블러의 변형예를 도시한 도면이다. 도 6에 있어서, 도 4에 도시한 것과 공통하는 구성에 관해서는 동일한 부호를 붙이고 상세한 설명은 생략한다.

도 6에 있어서, 21은 비트 데이터를 시리얼로 출력하는 시리얼 출력부를 갖는 데이터 발생기이고, 22는 가산기(3)로부터의 출력 데이터와 데이터 발생기(21)로부터의 출력 데이터의 어느 한쪽을 입력하고 선택적으로 시프트 레지스터(1)에 출력하는 스위치이다.

다음에, 도 6에 도시한 스크램블러의 동작에 관해 설명한다. 본 발명이 적용된 송신 장치에서는 스크램블러와 디스크램블러의 동기를 취하기 위한 "Scrambler Initialization"이 스크램블러에 입력되는 동안에 있어서는 송신 장치 내의 CPU에 의해 스위치(6) 및 스위치(22)의 전환 제어를 실시하여, 데이터 발생기(21)로부터의 출력 데이터를 스크램블러 출력 데이터로서 출력함과 함께 시프트 레지스터(1)에 출력한다. 이로써, 데이터 발생기(21)로부터의 출력 데이터가 순차적으로 시프 트 레지스터(1)에 입력됨과 함께 송신 장치로부터 전송된다. 다음에, 송신 장치 내의 CPU(6)에 의해, 스위치(6)의 전환 제어를 실시하여 가산기(4)로부터의 출력 데이터를 스크램블러 출력 데이터로서 출력함과 함께, 스위치(22)의 전환 제어를 실시하여 가산기(3)로부터의 출력 데이터를 시프트 레지스터(1)에 출력한다. 이로써, "Scrambler Initialization"의 후에 스크램블러에 입력되는 데이터에 관해서는 상기 데이터에 대해 스크램블 처리함으로써 얻어진 데이터를 송신 장치로부터 전송하다. 또한, 수신 장치의 동작에 관해서는 상술한 예와 마찬가지이기 때문에 그 설명을 참조하고 상세한 설명은 생략한다.

이 도 6에 도시한 스크램블러를 이용함으로써, 상술한 도 4에 도시한 스크램블러와 동등한 효과를 이룸과 함께, 데이터 발생기(21)로부터의 시리얼 출력 데이터와 가산기(3)로부터의 출력 데이터를 입력하여 어느 한쪽을 시프트 레지스터(1)에 선택적으로 출력하는 스위치(22)를 구비하도록 구성하였기 때문에, 데이터 발생기(21)에는 비트 데이터를 시리얼로 출력한 출력부를 하나 마련하면 좋고, 간이한 구성을 갖는 데이터 발생기를 이용함으로써 스크램블러 전체의 회로 구성을 간략화할 수 있다.

다음에, 본 발명의 다른 예의 스크램블러를 도 7을 참조하여 설명한다.

도 7에 있어서, 도 4에 도시한 예라고 공통되는 부분에는 공통의 부호를 붙이고 상세한 설명은 생략한다.

도 7에 있어서, 31은 시프트 레지스터(1) 및 시프트 레지스터(2)로 이루어지는 7비트의 시프트 레지스터에 대해 비트 데이터를 패럴렐로 출력하는 복수의 패럴 렐 출력부를 갖는 데이터 발생기이다. 또한, 도 7에 도시된 스크램블러는 도 4에 도시된 스크램블러와 비교하면 데이터 발생기(31)로부터의 출력 데이터를 스크램블러 출력 데이터로서 출력하기 위한 스위치(6)가 생략되어 있다. 또한, 디스크램블러에 관해서는 상술한 디스크램블러와 같은 것을 사용하기 때문에, 그 설명을 생략한다.

다음에, 동작에 관해 설명한다. 본 발명이 적용된 송신 장치에서는 스크램블러와 디스크램블러의 동기를 취하기 위한 "Scrambler Initialization"이 스크램블러에 입력되기 전에, 송신 장치 내의 CPU에 의한 제어에 의거하여, 데이터 발생기(31)로부터 시프트 레지스터(1) 및 시프트 레지스터(2)에 비트 데이터열을 패럴렐로 출력하여, 상기 비트 데이터열을 시프트 레지스터(1) 및 시프트 레지스터(2)에 초기 데이터로서 기억시킨다. "Scrambler Initialization"이 스크램블러에 입력되는 동안에 있어서는 가산기(4)는 송신 데이터로서 주어지는 "0"과 가산기(3)의 출력 데이터의 EXOR 연산을 실시하여, 연산 데이터를 순차적으로 출력한다. EXOR 연산의 대상이 되는 한쪽의 비트 데이터가 "0"이기 때문에, 이 연산 데이터는 가산기(3)로부터의 출력 데이터와 동등하게 된다.

이 예의 스크램블러는 상술한 바와 같이 동작하기 때문에, 예를 들면 참조 테이블을 이용하여, 7비트의 전송 데이터가 소망하는 비트 데이터열으로 되도록 초기 데이터를 설정함으로써, 스크램블러로부터 출력되는 동기 확립용의 전송 데이터를 동기 확립 이외의 용도에 사용하는 것이 가능해진다. 또한, 수신 장치 내의 디스크램블러의 동작에 관해서는 상술한 예와 마찬가지이기 때문에, 그 설명을 생략 한다.

이상과 같이, 본 발명의 다른 예의 송신 장치는 시프트 레지스터(1) 및 시프트 레지스터(2)로 이루어지는 7비트의 시프트 레지스터와, 가산기(3)와, 가산기(4)와, 시프트 레지스터에 데이터 로드 가능하게 구성된 데이터 발생기(31)를 갖고 구성되는 스크램블러를 이용하여, 동기 확립용의 송신 데이터가 스크램블러에 입력되기 전에, 데이터 발생기(31)로부터 비트 데이터열을 출력하여, 상기 비트 데이터열을 시프트 레지스터(1) 및 시프트 레지스터(2)에 기억시키도록 제어하기 때문에, 가산기(3)로부터 출력되는 7비트의 데이터가 소망하는 전송 데이터로 되도록 데이터 발생기(31)로부터 시프트 레지스터(1) 및 시프트 레지스터(2)에 출력되는 초기 데이터를 적절히 설정함으로써, 동기 확립용의 전송 데이터를 동기 확립 이외의 용도에 이용하는 것이 가능해진다. 따라서 예를 들면 IEEE802.11에 준거하는 범용적인 통신 시스템에 있어서, 전송되는 데이터의 유효 이용을 실현할 수 있다. 또한, 상술한 예와 마찬가지로, PN계열을 발생하는 회로에 관해서는 여러가지의 형태를 취할 수 있다.

다음에, 본 발명에 관한 스크램블러의 또다른 예를 설명한다. 이 스크램블러는 도 8에 도시한 바와 같은 구성을 구비한 것으로, 전술한 도 4에 도시한 스크램블러와 공통되는 부분에는 동일한 부호를 붙이고 상세한 설명은 생략하다,

도 8에 있어서, 41은 비트 데이터를 시리얼로 출력하는 시리얼 출력부를 갖는 데이터 발생기이고, 42는 가산기(3)로부터의 출력 데이터와 데이터 발생기(41)로부터의 출력 데이터를 입력하여 어느 한쪽을 선택적으로 시프트 레지스터(1) 및 가산기(4)에 출력하는 스위치이다. 또한, 디스크램블러에 관해서는 전술한 디스크램블러와 같은 것을 사용하기 때문에, 그 설명은 생략한다.

다음에, 동작에 관해 설명한다. 본 발명이 적용된 송신 장치에서는 스크램블러와 디스크램블러의 동기를 취하기 위한 "Scrambler Initialization"이 스크램블러에 입력되는 동안에 있어서, 송신 장치 내의 CPU에 의해 스위치(42)의 전환 제어를 실시하여, 데이터 발생기(41)로부터의 출력 데이터를 시프트 레지스터(1) 및 가산기(4)에 출력한다. 이로써, 데이터 발생기(41)로부터 출력되는 비트 데이터열이 시프트 레지스터(1) 및 시프트 레지스터(2)로 이루어지는 7비트의 시프트 레지스터에 입력됨과 함께, 상술한 바와 같이 비트 데이터(X)와 "0"의 EXOR 연산치는 비트 데이터(X)로 됨에 의거하여 상기 비트 데이터열이 스크램블러로부터 전송되어 수신 장치 내의 7비트의 시프트 레지스터에 입력된다.

이상과 같이, 본 발명에 또다른 예의 송신 장치에 있어서도, 시프트 레지스터(1) 및 시프트 레지스터(2)로 이루어지는 7비트의 시프트 레지스터와, 가산기(3)와, 가산기(4)와, 비트 데이터를 시리얼로 출력하는 데이터 발생기(41)와, 가산기(3)로부터의 출력 데이터와 데이터 발생기(41)로부터의 출력 데이터를 전환하는 스위치(42)를 갖고 구성되는 스크램블러를 이용하여, 동기 확립용의 송신 데이터가 스크램블러에 입력되는 동안에 있어서, 데이터 발생기(41)로부터의 출력 데이터가 시프트 레지스터(1) 및 가산기(4)에 입력되도록 스위치(42)의 전환 제어를 실시하기 때문에, 데이터 발생기(41)로부터의 출력 데이터를 동기 확립용의 전송 데이터로서 전송하기 때문에, 동기 확립용의 데이터를 동기 확립 이외의 용도에 이용하는 것이 가능해지고, 예를 들면 IEEE802.11에 준거하는 범용적인 통신 시스템에 있어서 전송되는 데이터의 유효 이용을 실현할 수 있다는 효과를 이룬다.

또한, 본예에 있어서도, 전술한 예의 스크램블러와 마찬가지로, PN계열을 발생하는 회로에 관해서는 여러가지의 형태를 취할 수 있다.

상술한 본 발명이 적용된 각 스크램블러, 송신 장치 및 수신 장치는 본 발명을 한정하는 것이 아니고, 본 발명의 취지를 일탈하는 일 없이, 다양한 변경, 치환 또는 그 동등한 것을 행할 수가 있다.

본 발명에 관한 데이터 처리 장치는 스크램블 처리 완료 데이터와 데이터 발생 수단에 의해 생성된 소정 패턴의 비트 데이터를 입력하고, 송신 데이터의 동기 처리시에는 소정 패턴의 비트 데이터를 선택하고, 그 이외에는 스크램블 처리 완료 데이터를 선택하고, 스크램블러 출력 데이터로서 출력하도록 하고 있기 때문에, 스크램블 처리되는 송신 데이터의 비트 패턴에 영향을 주는 일 없이 데이터 발생 수단으로부터 출력되는 데이터를 동기 확립용의 전송 데이터로서 전송할 수 있기 때문에, 동기 확립용의 데이터를 동기 확립 이외의 용도에 이용하는 것이 가능하게 되어, 프레임 내의 소정의 위치에서 동기 확립용의 데이터가 스크램블 처리되는 것이 규정된 데이터 전송 포맷을 갖는 범용적인 통신 시스템에 있어서, 전송되는 데이터의 유효 이용을 실현할 수 있다.

또한, 본 발명에 관한 데이터 수신 처리 장치는 수신 데이터로부터 동기용의 소정 패턴의 비트 데이터가 검출된 경우, 이 소정 패턴의 비트 데이터를 시프트 레 지스터에 로드하도록 하고 있기 때문에, 동기 확립용의 데이터를 동기 확립 이외의 용도에 이용하는 것이 가능해지고, 프레임 내의 소정의 위치에서 동기 확립용의 데이터가 디스크램블러에 입력되는 것이 규정된 데이터 전송 포맷을 갖는 범용적인 통신 시스템에 있어서, 전송되는 데이터의 유효 이용을 실현할 수 있다.

Claims

삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
소정의 주기로 임의의 비트 데이터열을 출력하는 난수 발생 수단과, 상기 난수 발생 수단의 출력 데이터와 전송데이터를 입력하여 EXOR 연산을 실시하여 디스크램블러 출력 데이터로서 출력하는 EXOR 연산수단과, 상기 전송 데이터를 선택적으로 상기 난수 발생 수단으로 출력하는 전환 수단과, 상기 전송 데이터를 정보 신호로서 취출하는 배선로를 구비하는 디스크램블러와,

스크램블러와 상기 디스크램블러와 동기를 취하기 위한 전송 데이터가 상기 디스크램블러로 입력되는 사이에 상기 전송 데이터를 상기 난수 발생 수단으로 출력하도록 상기 전환 수단을 제어함과 함께, 상기 전송 데이터를 상기 배선로를 통해 취출하도록 제어하는 제어수단을 구비하는 것을 특징으로 하는 수신 장치.
제 10항에 있어서,

상기 배선로에 의해 취출되는 전송 데이터는 전송 특성에 관한 정보를 포함하는 것을 특징으로 하는 수신 장치.
소정의 주기로 임의의 비트 데이터열을 출력하는 난수 발생 수단과, 상기 난수 발생 수단의 출력 데이터와 전송 데이터를 입력하여 EXOR 연산을 실시하여 디스크램블러 출력 데이터로서 출력하는 EXOR 연산수단과, 상기 전송 데이터를 선택적으로 상기 난수 발생 수단으로 출력하는 전환 수단과, 상기 전송 데이터를 정보 신호로서 취출하는 배선로를 구비하는 것을 특징으로 하는 디스크램블러.
제 12항에 있어서.

상기 배선로에 의해 취출되는 전송 데이터는 전송 특성에 관한 정보를 포함하는 것을 특징으로 하는 디스크램블러.
소정의 주기로 임의의 비트 데이터열을 출력하는 난수 발생 수단과, 상기 난수 발생 수단의 출력 데이터와 전송 데이터를 입력하여 EXOR 연산을 실시하고 디스크램블러 출력 데이터로서 출력하는 EXOR 연산수단과, 상기 전송 데이터를 선택적으로 상기 난수 발생 수단으로 출력하는 전환 수단과, 상기 전송 데이터를 정보 신호로서 취출하는 배선로를 구비하는 디스크램블러에 대하여 상기 전송 데이터를 출력하는 스크램블러로서,

제 1의 시프트 레지스터와, 상기 제 1의 시프트 레지스터의 출력부에 입력부가 접속되는 제 2의 시프트 레지스터와, 상기 제 1의 시프트 레지스터의 출력 데이터와 상기 제 2의 시프트 레지스터의 출력 데이터를 입력하여 EXOR 연산을 실시하며, 출력부가 상기 제 1의 시프트 레지스터의 입력부에 접속되는 제 1의 EXOR 연산수단과,

상기 제 1의 EXOR 연산수단의 출력 데이터와 송신 데이터를 입력하여 EXOR 연산을 실시하는 제 2의 EXOR 연산수단과,

하나 또는 복수의 출력부를 가지고 비트 데이터를 패럴렐 또는 시리얼로 출력하는 데이터 발생 수단과,

상기 제 2의 EXOR 연산수단의 출력 데이터와 상기 데이터 발생 수단의 출력 데이터를 입력하여 어느 한쪽을 상기 전송 데이터로서 선택적으로 출력하는 제 1의 전환 수단을 가지고 구성되며,

상기 데이터 발생 수단의 적어도 하나의 출력부가 상기 제 1의 시프트 레지스터에 접속되는 것을 특징으로 하는 스크램블러.
제 14항에 있어서,

상기 배선로에 의해 취출되는 전송 데이터는 전송특성에 관한 정보를 포함하는 것을 특징으로 하는 스크램블러.