KR100955938B1 - Memory module - Google Patents

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Abstract

본 발명에 따른 메모리 모듈은, 상하면 중 적어도 어느 하나의 면에 이격하여 돌출되도록 배치된 다수의 제1연결부 및 상기 제1연결부 사이 부분에 배치된 다수의 제2연결부를 포함하는 모듈 기판; 및 상기 제1연결부 및 제2연결부 상에 각각 실장된 반도체 패키지를 포함한다.

Figure R1020080006604

In accordance with another aspect of the present invention, a memory module includes: a module substrate including a plurality of first connectors disposed to be spaced apart from at least one surface of an upper and lower surfaces thereof, and a plurality of second connectors disposed between portions of the first connector; And a semiconductor package mounted on the first connector and the second connector, respectively.

Figure R1020080006604

Description

메모리 모듈{Memory module}Memory module

본 발명은 메모리 모듈에 관한 것으로서, 보다 상세하게는, 용량을 증대시킬 수 있는 메모리 모듈에 관한 것이다. The present invention relates to a memory module, and more particularly, to a memory module capable of increasing its capacity.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다. In the semiconductor industry, packaging technology for integrated circuits is continuously developed to meet the demand for miniaturization and mounting reliability. For example, the demand for miniaturization is accelerating the development of technologies for packages close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting operations and the mechanical and electrical reliability after mounting. I'm making it.

또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 메모리 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. In addition, as miniaturization of electric and electronic products and high performance is required, various technologies for providing a high capacity semiconductor memory module have been researched and developed.

고용량의 반도체 메모리 모듈을 제공하기 위한 방법으로서는 반도체 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. As a method for providing a high capacity semiconductor memory module, there is a high integration of a semiconductor chip, which can be realized by integrating a larger number of cells in a limited space of a semiconductor chip.

그러나, 이와 같은 반도체 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 메 모리 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다. However, such high integration of semiconductor chips requires high-level technology and a lot of development time, such as requiring precise fine line widths. Therefore, a stack technology has been proposed as another method for providing a high capacity semiconductor memory module.

상기와 같은 스택 기술은 2개 이상의 반도체 칩을 하나의 패키지 내에 내장시켜 스택 패키지를 구성하는 방법과, 패키징된 2개 이상의 단품 반도체 패키지를 모듈 기판 상에 스택시켜 실장하여 메모리 모듈을 구성하는 방법이 있다. The stack technology described above includes a method of constructing a stack package by embedding two or more semiconductor chips in one package, and a method of configuring a memory module by stacking two or more packaged semiconductor packages on a module substrate. have.

그러나, 자세하게 도시하고 설명하지는 않았지만, 주지된 종래 반도체 메모리 모듈은 스택되는 반도체 패키지의 크기 감소가 점점 그 한계에 다다르고 있으며, 이에 따라, 반도체 모듈 기판 상에 실장시킬 수 있는 반도체 패키지의 수량에 한계가 발생하고 있다.However, although not shown and described in detail, well-known conventional semiconductor memory modules are approaching their limits in size reduction of stacked semiconductor packages, and therefore, the number of semiconductor packages that can be mounted on a semiconductor module substrate is limited. Is occurring.

결국, 그에 따른 메모리 모듈을 구성함에 있어서, 용량의 한계가 발생하게 된다.As a result, in configuring the memory module accordingly, a capacity limitation occurs.

본 발명은 용량을 증대시킬 수 있는 메모리 모듈을 제공한다.The present invention provides a memory module capable of increasing capacity.

본 발명에 따른 메모리 모듈은, 상하면 중 적어도 어느 하나의 면에 이격하여 돌출되도록 배치된 다수의 제1연결부 및 상기 제1연결부 사이 부분에 배치된 다수의 제2연결부를 포함하는 모듈 기판; 및 상기 제1연결부 및 제2연결부 상에 각각 실장된 반도체 패키지를 포함한다.In accordance with another aspect of the present invention, there is provided a memory module including: a module substrate including a plurality of first connectors disposed to be spaced apart from at least one surface of an upper and lower surfaces thereof, and a plurality of second connectors disposed between portions of the first connector; And a semiconductor package mounted on the first connector and the second connector, respectively.

상기 제1 및 제2연결부의 상면에 각각 상기 반도체 패키지와 전기적으로 연결되도록 구비된 제1 및 제2접속 패드를 더 포함한다.The first and second connection pads may further include first and second connection pads provided to be electrically connected to the semiconductor package, respectively.

상기 반도체 패키지들은 하면에 부착된 외부접속단자를 매개로 상기 제1 및 제2접속 패드와 전기적으로 연결된다.The semiconductor packages are electrically connected to the first and second connection pads through external connection terminals attached to a lower surface of the semiconductor package.

상기 제1연결부는 상기 제2연결부 상에 실장된 반도체 패키지의 높이와 동일하거나 높은 높이를 갖는다.The first connector has a height equal to or higher than a height of the semiconductor package mounted on the second connector.

본 발명은 상하면 각각에 상기 모듈 기판과 전기적인 연결이 가능하며 이격하여 돌출되도록 배치된 제1연결부 및 상기 제1연결부들의 사이 부분에 형성된 제2연결부를 포함하는 모듈 기판의 상기 제1연결부 및 제2연결부 상에 웨이퍼 레벨 칩 스케일 패키지를 실장하여 메모리 모듈을 형성함으로써 웨이퍼 레벨 칩 스케일 패키지의 실장 면적이 증대되어 용량이 증가된 메모리 모듈을 구현할 수 있다. The first connection part and the first connection part of the module substrate may include a first connection part which is electrically connected to the module substrate on each of the upper and lower surfaces thereof and is disposed to protrude spaced apart from each other, and a second connection part formed between the first connection parts. By mounting a wafer level chip scale package on the two connectors to form a memory module, the mounting area of the wafer level chip scale package is increased to implement a memory module having increased capacity.

또한, 실장 면적이 증대된 모듈 기판 상에 서로 다른 기능을 지니는 반도체 패키지를 하나의 메모리 모듈에 구현할 있어 상기 메모리 모듈이 실장되는 외부회로의 면적을 줄일 수 있으며, 신호전송 거리를 단축시킬 수 있다. In addition, since a semiconductor package having different functions on a module substrate having an increased mounting area may be implemented in a single memory module, an area of an external circuit on which the memory module is mounted may be reduced, and a signal transmission distance may be shortened.

본 발명은 상하면에 각각 돌출된 구조로 이격하여 배치되고 상면에 제1접속 패드가 구비된 다수의 제1연결부 및 상기 제1연결부들의 사이 부분에 제2접속 단자가 구비된 제2연결부를 포함하는 모듈 기판의 상기 제1연결부 및 제2연결부 상에 웨이퍼 레벨 칩 스케일 패키지를 실장하여 메모리 모듈을 형성한다. The present invention includes a plurality of first connection parts disposed to be spaced apart from each other in a protruding structure on the upper and lower surfaces, and a second connection part having a second connection terminal at a portion between the first connection parts and a first connection pad having a first connection pad on an upper surface thereof. A memory module is formed by mounting a wafer level chip scale package on the first and second connectors of the module substrate.

따라서, 모듈 기판의 상하면에 교차하는 2단 구조로 소형화된 구조를 갖는 웨이퍼 레벨 칩 스케일 패키지를 실장함으로써 실장 면적이 증대되어 용량이 증가 된 메모리 모듈을 구현할 수 있다. Therefore, by mounting a wafer-level chip scale package having a miniaturized structure having a two-stage structure intersecting the upper and lower surfaces of the module substrate, it is possible to implement a memory module having an increased mounting area and an increased capacity.

또한, 실장 면적이 증대된 모듈 기판 상에 서로 다른 기능을 지니는 반도체 패키지를 하나의 메모리 모듈에 구현할 있어 상기 메모리 모듈이 실장되는 외부회로의 면적을 줄일 수 있으며, 신호전송 거리를 단축시킬 수 있다. In addition, since a semiconductor package having different functions on a module substrate having an increased mounting area may be implemented in a single memory module, an area of an external circuit on which the memory module is mounted may be reduced, and a signal transmission distance may be shortened.

이하에서는, 본 발명의 실시예에 따른 메모리 모듈을 상세히 설명하도록 한다. Hereinafter, a memory module according to an embodiment of the present invention will be described in detail.

도 1은 본 발명의 실시예에 따른 메모리 모듈을 도시한 도면이며, 도 2는 본 발명의 메모리 모듈에 사용되는 웨이퍼 레벨 칩 스케일 패키지를 설명하기 위한 도면이다. 1 is a view showing a memory module according to an embodiment of the present invention, Figure 2 is a view for explaining a wafer level chip scale package used in the memory module of the present invention.

도 1을 참조하면, 본 발명에 따른 메모리 모듈은 모듈 기판(100) 상에 다수의 반도체 패키지(110)가 실장되어 이루어진다.Referring to FIG. 1, in the memory module according to the present invention, a plurality of semiconductor packages 110 are mounted on a module substrate 100.

자세하게, 상기 모듈 기판(100)은 상하면 중 적어도 어느 하나의 면에 상기 모듈 기판(100)의 상하면으로부터 돌출되어 상호 이격하도록 배치되며, 상면에 상기 모듈 기판(100)과 전기적으로 연결되는 제1접속 패드(122)가 구비된 다수의 제1연결부(120)를 구비된다.In detail, the module substrate 100 is disposed on at least one of the upper and lower surfaces so as to protrude from the upper and lower surfaces of the module substrate 100 to be spaced apart from each other, and a first connection electrically connected to the module substrate 100 on the upper surface. A plurality of first connectors 120 having pads 122 are provided.

상기 모듈 기판(100) 상하면의 상기 제1연결부(120) 사이 부분에는 상기 모듈 기판(100)과 전기적으로 연결되고, 상면에 제2접속 패드(132)가 구비된 제2연결부(130)가 구비된다.A second connection part 130 is electrically connected to the module substrate 100 at a portion between the first connection part 120 on the upper and lower surfaces of the module substrate 100, and the second connection pad 132 is provided on the upper surface of the module substrate 100. do.

상기 각 제1 및 제2연결부(120, 130)를 포함하는 상기 모듈 기판(100)의 제1접속 패드(122) 및 제2접속 패드(132) 상에는 솔더볼과 같은 외부접속단자(112)를 구비한 반도체 패키지(110)가 실장된다. External connection terminals 112 such as solder balls are provided on the first connection pads 122 and the second connection pads 132 of the module substrate 100 including the first and second connectors 120 and 130, respectively. One semiconductor package 110 is mounted.

따라서, 상기 반도체 패키지(110)는 상기 외부접속단자(112)가 상기 제1 및 제2연결부(120, 130)의 제1 및 제2접속 패드(122, 132)와 전기적으로 연결되도록 실장되어, 상호 간의 일부 면적이 중첩되는 2단 구조를 갖는다.Therefore, the semiconductor package 110 is mounted such that the external connection terminal 112 is electrically connected to the first and second connection pads 122 and 132 of the first and second connection portions 120 and 130. It has a two-stage structure in which some areas of each other overlap.

상기 제1연결부(120)는 상기 제2연결부(130) 상에 실장된 반도체 패키지(110)의 높이와 동일하거나 높은 높이를 갖는다. The first connector 120 has a height equal to or higher than that of the semiconductor package 110 mounted on the second connector 130.

상기 제1연결부(120)는 상기 제2연결부(130) 상에 실장된 반도체 패키지(110)의 높이보다 낮게 형성되어 상기 제1연결부(120)의 제1접속 패드(120) 상에 실장된 반도체 패키지(110)의 외부접속단자(112)까지의 높이로 형성할 수 있다. The first connector 120 is formed to be lower than the height of the semiconductor package 110 mounted on the second connector 130 to be mounted on the first connection pad 120 of the first connector 120. It may be formed to a height up to the external connection terminal 112 of the package 110.

그러나, 상기 제1연결부(120)는 상기 반도체 패키지(110)의 실장시 작업성과 열에 의한 반도체 패키지(110)의 팽창 등 사용상의 문제를 고려하면 상기 제2연결부(130)의 제2접속 패드(132) 상에 실장된 반도체 패키지(110)의 높이와 동일하거나 높은 높이로 형성한다.However, when the first connector 120 is used in the mounting of the semiconductor package 110 in consideration of a problem in use, such as expansion of the semiconductor package 110 due to workability and heat, the second connection pad of the second connector 130 ( The height of the semiconductor package 110 mounted on the 132 is the same as or higher than that of the semiconductor package 110.

상기 제1 및 제2접속 패드(122, 132) 상에 실장되는 반도체 패키지(110)는 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package)로 이루어진다. The semiconductor package 110 mounted on the first and second connection pads 122 and 132 is formed of a wafer level chip scale package.

도 2를 참조하면, 상기 웨이퍼 레벨 칩 스케일 패키지와 같은 반도체 패키지(110)는 종래 하나의 웨이퍼를 개별 반도체 칩(111)으로 분리된 상태에서 패키징 공정이 진행되지 않고, 웨이퍼 상태에서 재배선(115), 절연막(114, 116), 범프(112) 또는 솔더볼과 같은 외부접속단자 및 봉지부(118)를 형성 공정을 수행한 후, 상기 웨이퍼를 칩 레벨로 분리하여 형성한다. Referring to FIG. 2, in the semiconductor package 110 such as the wafer level chip scale package, the packaging process is not performed in a state where a single wafer is separated into individual semiconductor chips 111, and the redistribution 115 is performed in the wafer state. ), The insulating layers 114 and 116, the bumps 112 or the external connection terminals such as solder balls and the encapsulation portion 118 are formed, and the wafers are separated and formed at the chip level.

상기 웨이퍼 레벨 칩 스케일 패키지의 제조 방법을 간단히 살펴보면, 우선, 웨이퍼를 구성하고 상면에 본딩 패드(113)가 구비된 반도체 칩(111) 상면 전체에 제1절연층(114)을 형성하고 포토 공정을 통하여 상기 본딩 패드(113)를 노출시킨 후, 상기 제1절연층(114) 상에 상기 본딩 패드(113)들과 개별 연결되는 재배선(115)을 형성한다. Looking at the manufacturing method of the wafer-level chip scale package, first, the first insulating layer 114 is formed on the entire upper surface of the semiconductor chip 111 including the wafer, and the bonding pad 113 is formed on the upper surface, and the photo process is performed. After exposing the bonding pads 113 through, the redistribution lines 115 are formed on the first insulating layer 114 to be individually connected to the bonding pads 113.

그런 다음, 상기 재배선(115)의 일부분이 노출되도록 상기 제1절연층(114)과 재배선(115) 상에 제2절연층(116)을 형성한 후, 상기 노출된 재배선(115) 상에 솔더볼과 같은 외부접속단자(112)를 부착한다.Thereafter, a second insulating layer 116 is formed on the first insulating layer 114 and the redistribution 115 so that a portion of the redistribution 115 is exposed, and then the exposed redistribution 115 is formed. Attach an external connection terminal 112 such as a solder ball on it.

이어서, 상기 외부접속단자(112)가 형성된 웨이퍼를 칩 레벨로 절단하여 웨이퍼 레벨 칩 스케일 패키지의 제조를 완료한다. Subsequently, the wafer on which the external connection terminal 112 is formed is cut at the chip level to complete the manufacture of the wafer level chip scale package.

이와 같이, 상기 본 발명의 실시예에서는 상술한 웨이퍼 레벨 칩 스케일 패키지를 사용함으로써 메모리 모듈에 실장되는 반도체 패키지를 소형화할 수 있어 많은 수의 반도체 패키지를 실장할 수 있다. As described above, according to the embodiment of the present invention, the semiconductor package to be mounted in the memory module can be miniaturized by using the above-described wafer level chip scale package, so that a large number of semiconductor packages can be mounted.

이에 따라, 본 발명의 따른 메모리 모듈에 2단으로 반도체 패키지가 실장되지만 낮은 높이를 갖는 메모리 모듈을 구현할 수 있다.Accordingly, the semiconductor package is mounted in two stages in the memory module according to the present invention, but a memory module having a low height can be implemented.

이상에서와 같이, 본 발명은 상하면에 각각 돌출된 구조로 이격하여 배치되고 상면에 제1접속 패드가 구비된 다수의 제1연결부 및 상기 제1연결부들의 사이 부분에 제2접속 단자가 구비된 제2연결부를 포함하는 모듈 기판의 상기 제1연결부 및 제2연결부 상에 웨이퍼 레벨 칩 스케일 패키지를 실장하여 메모리 모듈을 형성한다. As described above, according to the present invention, a plurality of first connection parts having a first connection pad and a second connection terminal provided between the first connection parts are disposed spaced apart from each other in a protruding structure on the upper and lower surfaces. A memory module is formed by mounting a wafer level chip scale package on the first and second connectors of the module substrate including two connectors.

따라서, 모듈 기판의 상하면에 교차하는 2단 구조로 소형화된 구조를 갖는 웨이퍼 레벨 칩 스케일 패키지를 실장함으로써 실장 면적이 증대되어 용량이 증대된 메모리 모듈을 구현할 수 있다. Therefore, by mounting a wafer-level chip scale package having a miniaturized structure having a two-stage structure intersecting the upper and lower surfaces of the module substrate, it is possible to implement a memory module having an increased mounting area and an increased capacity.

또한, 실장 면적이 증대된 모듈 기판 상에 서로 다른 기능을 지니는 반도체 패키지를 하나의 메모리 모듈에 구현할 있어 상기 메모리 모듈이 실장되는 외부회로의 면적을 줄일 수 있으며, 신호전송 거리를 단축시킬 수 있다. In addition, since a semiconductor package having different functions on a module substrate having an increased mounting area may be implemented in a single memory module, an area of an external circuit on which the memory module is mounted may be reduced, and a signal transmission distance may be shortened.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 본 발명의 실시예에 따른 메모리 모듈을 도시한 도면1 illustrates a memory module according to an embodiment of the present invention.

도 2는 본 발명의 메모리 모듈에 사용되는 웨이퍼 레벨 칩 스케일 패키지를 설명하기 위한 도면. 2 is a view for explaining a wafer level chip scale package used in the memory module of the present invention.

Claims (4)

상하면 중 적어도 어느 하나의 면으로부터 돌출되어 상호 이격하도록 배치된 다수의 제1연결부 및 상기 제1연결부 사이 부분에 배치된 다수의 제2연결부를 포함하는 모듈 기판; 및A module substrate including a plurality of first connectors disposed to protrude from at least one of the upper and lower surfaces and spaced apart from each other, and a plurality of second connectors disposed between portions of the first connectors; And 상기 제1연결부 및 제2연결부 상에 각각 실장되어, 상호 간의 일부 면적이 중첩된 반도체 패키지;를A semiconductor package mounted on the first connection part and the second connection part, respectively, and partially overlapping an area of the semiconductor package; 포함하는 것을 특징으로 하는 메모리 모듈.Memory module comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2연결부의 상면에 각각 상기 반도체 패키지와 전기적으로 연결되도록 구비된 제1 및 제2접속 패드를 더 포함하는 것을 특징으로 하는 메모리 모듈.And first and second connection pads provided on upper surfaces of the first and second connectors, respectively, to be electrically connected to the semiconductor package. 제 2 항에 있어서,The method of claim 2, 상기 반도체 패키지들은 하면에 부착된 외부접속단자를 매개로 상기 제1 및 제2접속 패드와 전기적으로 연결된 것을 특징으로 하는 메모리 모듈.And the semiconductor packages are electrically connected to the first and second connection pads through an external connection terminal attached to a bottom surface thereof. 제 1 항에 있어서,The method of claim 1, 상기 제1연결부는 상기 제2연결부 상에 실장된 반도체 패키지의 높이와 동일하거나 높은 높이를 갖는 것을 특징으로 하는 메모리 모듈.And the first connector has a height equal to or higher than a height of the semiconductor package mounted on the second connector.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR20010061796A (en) * 1999-12-29 2001-07-07 박종섭 Stack type memory module and method of fabricating the same
KR20030063108A (en) * 2000-06-15 2003-07-28 불 에이치엔 인포메이션 시스템즈 인코포레이티드 Packaging system for mass memory units having uniform or mixed form factors
KR20050029540A (en) * 2003-09-23 2005-03-28 동부아남반도체 주식회사 The setting up construction of semi-conductor package on pcb

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010061796A (en) * 1999-12-29 2001-07-07 박종섭 Stack type memory module and method of fabricating the same
KR20030063108A (en) * 2000-06-15 2003-07-28 불 에이치엔 인포메이션 시스템즈 인코포레이티드 Packaging system for mass memory units having uniform or mixed form factors
KR20050029540A (en) * 2003-09-23 2005-03-28 동부아남반도체 주식회사 The setting up construction of semi-conductor package on pcb

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