KR100943482B1 - Method for fabricating semiconductor device having flash memory cell - Google Patents
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Abstract
본 발명은 플래시메모리 셀을 갖는 반도체소자의 제조방법에 관한 것으로, 반도체기판상에 제 1 게이트층과 하드마스크층을 순차적으로 형성하는 단계; 상기 제 1 게이트층 양측의 반도체기판내에 소오스/드레인영역을 형성하는 단계; 상기 소오스/드레인영역 상부의 제 1 게이트층사이에 제 1 절연막을 매립한 후 상기 하드마스크층이 노출될때 까지 연마하는 단계; 상기 노출된 하드마스크층을 제거하여 상기 제 1 절연막과의 오목부분을 형성하는 단계; 상기 오목부분을 포함한 결과물의 전면에 제 2 게이트층을 형성하여 상기 제 2 게이트층내에 오목부분용 트렌치를 형성하는 단계; 상기 소오스/드레인영역부분의 반도체기판 내부까지 선택적으로 제거하여 상기 반도체기판내에 소자분리용 트렌치를 형성하는 단계; 상기 결과물의 전체상부에 제 2 절연막을 형성한 후, 상기 소자분리용 트렌치가 전부 노출될때 까지 상기 제 2 절연막을 제거하는 단계; 및 상기 노출된 소자분리용 트렌치를 포함한 결과물의 전면에 배리어막을 형성한 후 상기 배리어막 상부에 제 3 게이트층을 형성하는 단계를 포함하여 구성된다.
The present invention relates to a method of manufacturing a semiconductor device having a flash memory cell, the method comprising: sequentially forming a first gate layer and a hard mask layer on a semiconductor substrate; Forming a source / drain region in the semiconductor substrate on both sides of the first gate layer; Embedding a first insulating film between the first gate layer over the source / drain region and then polishing until the hard mask layer is exposed; Removing the exposed hard mask layer to form a recess with the first insulating layer; Forming a trench for the recess in the second gate layer by forming a second gate layer on the entire surface of the resultant including the recess; Selectively removing a portion of the source / drain region to the inside of the semiconductor substrate to form an isolation trench in the semiconductor substrate; Forming a second insulating film on the entirety of the resultant, and then removing the second insulating film until all of the device isolation trenches are exposed; And forming a barrier layer on the entire surface of the resultant device including the exposed device isolation trench, and then forming a third gate layer on the barrier layer.
Description
도 1은 일반적인 AND형 플래시메모리 셀의 어레이를 도시한 도면.1 illustrates an array of a typical AND flash memory cell.
도 2는 일반적인 AND형 플래시메모리 셀의 어레이 레이아웃을 도시한 도면2 illustrates an array layout of a typical AND flash memory cell.
도 3은 도 2의 라인 A-A'에 따른 단면도.3 is a cross-sectional view taken along the line A-A 'of FIG.
도 4a 내지 도 4l은 본 발명의 일실시예에 따른 플래시메모리 셀을 갖는 반도체소자의 제조방법을 도시한 공정별 단면도.4A to 4L are cross-sectional views illustrating a method of manufacturing a semiconductor device having a flash memory cell according to an embodiment of the present invention.
(도면의 주요부분에 대한 부호설명)(Code description of main parts of drawing)
100 : 반도체기판 140 : 제 1 플로팅게이트층100: semiconductor substrate 140: first floating gate layer
160 : 하드마스크층 200 : 제 1 절연막160: hard mask layer 200: first insulating film
210 : 제 2 플로팅게이트층 215 : 오목부분용 트렌치210: second floating gate layer 215: trench for recess
230 : 소자분리용 트렌치 240 : 갭필절연막230: trench for device isolation 240: gap fill insulating film
250 : 배리어막 260 : 제어게이트층250: barrier layer 260: control gate layer
본 발명은 플래시메모리 셀을 갖는 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 2층구조의 플로팅게이트층을 구비한 플래시메모리 셀을 갖는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device having a flash memory cell, and more particularly, to a method for manufacturing a semiconductor device having a flash memory cell having a floating gate layer having a two-layer structure.
도 1은 일반적인 AND형 플래시메모리 셀의 어레이를 도시한 도면이며, 도 2는 일반적인 AND형 플래시메모리 셀의 어레이 레이아웃을 도시한 도면이다. 그리고, 도 3은 도 2의 라인 A-A'에 따른 단면도이다.FIG. 1 is a diagram illustrating an array of a typical AND flash memory cell, and FIG. 2 is a diagram illustrating an array layout of a typical AND flash memory cell. 3 is a cross-sectional view taken along the line A-A 'of FIG.
플래시 메모리장치는 전원이 공급되지 않더라도 그 메모리 셀에 저장되어 있는 정보를 유지할 뿐만 아니라, 회로기판에 장착되어 있는 상태로 고속의 전기적 소거가 가능한 불휘발성 메모리장치이다.The flash memory device is a nonvolatile memory device capable of high-speed electrical erasing while being mounted on a circuit board as well as maintaining information stored in the memory cell even when power is not supplied.
플래시 메모리기술은 셀 구조를 다양한 형태로 개선시키면서 계속적으로 발전하여 왔다. 이러한 다양한 셀의 종류로는 스택게이트 셀, 스프릿 게이트셀, 소오스사이드 인젝션 셀 및 기타구조의 셀들이 있다.Flash memory technology has been continuously developed while improving the cell structure in various forms. Such various types of cells include stack gate cells, split gate cells, source side injection cells, and other structured cells.
스택게이트 셀은 플로팅게이트층(17)와 제어게이트층(21)가 순차적으로 적층되어 있는 형태이다.In the stack gate cell, the
이러한 스택게이트 셀을 설명하면, 셀은 기판(10)상에 형성되어 있으며, CHEI(Channel Hot Electron Injection)를 이용하여 소오스/드레인영역(15)이 형성되고, 드레인측에서 프로그래밍 동작을 실시하고, F-N(Follower-Nordheim)터널링을 이용하여 소오스측에서 소거동작을 실시한다.Referring to the stack gate cell, the cell is formed on the
이러한 스택게이트 셀은 그 크기가 작기 때문에 플래시메모리장치의 단위셀로서 가장 많이 사용되어져 왔다. Such stack gate cells have been used the most as unit cells of flash memory devices because of their small size.
또한, 일반적으로 셀 어레이방식은 기억소자구조, 소거방식 및 프로그램방식과 더불어 플래시 메모리사양을 결정하는 중요한 기술이다.Also, in general, the cell array method is an important technique for determining the flash memory specification along with the memory device structure, the erase method, and the program method.
이러한 셀 어레이방식중에서 AND형 셀 어레이방식은 고밀도화 고기능(바꿔쓰기 단위축소)에 적용되는 어레이방식이다.Among these cell array methods, the AND-type cell array method is an array method applied to high-density high-performance (replacement unit reduction).
AND형 플래시메모리 셀을 도 2 및 3을 참조하여 설명하면 다음과 같다.The AND-type flash memory cell is described with reference to FIGS. 2 and 3 as follows.
먼저, 실리콘기판(10)상에 터널산화막(14)과 플로팅게이트층(17)을 형성한 후 소오스/드레인영역(15)와 소자분리막(12)을 형성한다.First, the
그 다음, 상기 플로팅게이트층(17)을 포함한 결과물의 상부에 배리어막(20)과 제어게이트층(21)을 형성하여 AND형 플래시메모리 셀을 완성한다. Then, the
이러한 AND형 셀 어레이방식은 다수의 셀에서 비트라인콘택과 소오스라인을 공유하여 고밀도화를 실현하고 있으며, 또한 병렬접속과 비트라인, 소오스라인 모두를 계층화하여 쓰기동작시의 디스터브 현상을 억제하고, 바꿔쓰기 단위축소를 가능케하고 있다.The AND-type cell array system realizes high density by sharing the bit line contact and the source line in a plurality of cells. Also, the parallel connection, the bit line, and the source line are layered to suppress and change the disturb phenomenon during the write operation. It is possible to reduce the write unit.
그러나, 이러한 AND형 셀어레이방식에서는 확산층배선밀도가 높고 고집적화를 위한 셀 사이즈 감소로 인해 커플링 비가 감소하게 되어 내부전압의 증가를 초래하고 이로써 신뢰성이 떨어지는 문제점이 있다.However, in the AND-type cell array method, the coupling ratio is reduced due to the high diffusion layer wiring density and the reduction of the cell size for high integration, resulting in an increase in the internal voltage, thereby decreasing reliability.
또한, DUV급의 마스크공정은 레티클의 제조원가 뿐만 아니라 포토레지스트의 단가도 매우 비싸 생산단가가 높아지는 문제점이 있다.In addition, the mask process of the DUV class has a problem that the production cost of the photoresist is very high as well as the manufacturing cost of the reticle.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 플로팅게이트층을 3차원의 2층구조로 형성함으로써 셀 사이즈의 증가없이 고밀도 고기능화에 의한 커플링비 감소를 방지할 수 있는 플래시메모리 셀을 갖는 반도체소자의 제조방법을 제공함에 그 목적이 있다.Therefore, the present invention has been made to solve the above problems of the prior art, by forming a floating gate layer in a three-dimensional two-layer structure flash can prevent the reduction in the coupling ratio due to high density and high functionality without increasing the cell size It is an object of the present invention to provide a method for manufacturing a semiconductor device having a memory cell.
본 발명의 또 다른 목적은 플로팅게이트층의 패턴 형성시 하나의 마스크를 이용하여 소자분리패턴도 함께 형성함으로써 공정의 단순화를 가져오면서 집적도를 더욱 향상시킬 수 있는 플래시메모리 셀을 갖는 반도체소자의 제조방법을 제공하는 것이다.It is still another object of the present invention to manufacture a semiconductor device having a flash memory cell capable of further improving the integration degree by simplifying a process by forming a device isolation pattern using a mask when forming a pattern of a floating gate layer. To provide.
상기 목적을 달성하기 위한 본 발명은, 반도체기판상에 제 1 게이트층과 하드마스크층을 순차적으로 형성하는 단계; 상기 제 1 게이트층 양측의 반도체기판내에 소오스/드레인영역을 형성하는 단계; 상기 소오스/드레인영역 상부의 제 1 게이트층사이에 제 1 절연막을 매립한 후 상기 하드마스크층이 노출될때 까지 연마하는 단계; 상기 노출된 하드마스크층을 제거하여 상기 제 1 절연막과의 오목부분을 형성하는 단계; 상기 오목부분을 포함한 결과물의 전면에 제 2 게이트층을 형성하여 상기 제 2 게이트층내에 오목부분용 트렌치를 형성하는 단계; 상기 소오스/드레인영역부분의 반도체기판 내부까지 선택적으로 제거하여 상기 반도체기판내에 소자분리용 트렌치를 형성하는 단계; 상기 결과물의 전체상부에 제 2 절연막을 형성한 후, 상기 소자분리용 트렌치가 전부 노출될때 까지 상기 제 2 절연막을 제거하는 단계; 및 상기 노출된 소자분리용 트렌치를 포함한 결과물의 전면에 배리어막을 형성한 후 상기 배리어막 상부에 제 3 게이트층을 형성하는 단계를 포함하여 구성됨 을 특징으로 한다.The present invention for achieving the above object, the step of sequentially forming a first gate layer and a hard mask layer on a semiconductor substrate; Forming a source / drain region in the semiconductor substrate on both sides of the first gate layer; Embedding a first insulating film between the first gate layer over the source / drain region and then polishing until the hard mask layer is exposed; Removing the exposed hard mask layer to form a recess with the first insulating layer; Forming a trench for the recess in the second gate layer by forming a second gate layer on the entire surface of the resultant including the recess; Selectively removing a portion of the source / drain region to the inside of the semiconductor substrate to form an isolation trench in the semiconductor substrate; Forming a second insulating film on the entirety of the resultant, and then removing the second insulating film until all of the device isolation trenches are exposed; And forming a barrier layer on the entire surface of the resultant device including the exposed device isolation trench and forming a third gate layer on the barrier layer.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4l은 본 발명의 일실시예에 따른 플래시메모리 셀을 갖는 반도체소자의 제조방법을 도시한 공정별 단면도이다.4A to 4L are cross-sectional views illustrating a method of manufacturing a semiconductor device having a flash memory cell according to an embodiment of the present invention.
먼저, 도 4a에 도시된 바와 같이, 실리콘기판(100)상에 터널산화막(120), 제 1 플로팅게이트층(140) 및 질화막등의 하드마스크층(160)을 순차적으로 증착한다.First, as shown in FIG. 4A, a
그 다음, 도 4b에 도시된 바와 같이, 상기 결과물의 상부에 제 1 마스크(180)를 이용하여 플로팅게이트층용 패턴을 형성한다.Next, as shown in FIG. 4B, a pattern for the floating gate layer is formed on the resultant using the
이어서, 도 4c에 도시된 바와 같이, 상기 패터닝된 제 1 마스크(180)를 이용하여 상기 터널산화막(120)이 노출될때 까지 상기 하드마스크층(160)과 상기 제 1 플로팅게이트층(140)을 식각한다.Subsequently, as illustrated in FIG. 4C, the
이러한 식각공정 진행시, 상기 터널산화막(120)은 식각되지 않고 남아서 후속의 이온주입공정시 차단막으로 기능하여 실리콘기판(100)의 손상을 방지하게 된다.During the etching process, the
그 다음, 도 4d에 도시된 바와 같이, 상기 결과물의 상부에 As 또는 P등의 N형 불순물을 이온주입하여 소오스/드레인영역(190)을 형성한 후 어닐링공정을 수행한다.Next, as shown in FIG. 4D, an N-type impurity such as As or P is ion-implanted on the resultant to form a source /
이어서, 도 4e에 도시된 바와 같이, 상기 제 1 마스크(180)를 제거한 후 상 기 결과물의 전체상부에 제 1 절연막(200)을 증착한다. Subsequently, as illustrated in FIG. 4E, the
이때, 상기 제 1 절연막(200)은 TEOS계열의 산화막등을 이용할 수 있다.In this case, the first
그 다음, 상기 제 1 절연막(200)의 상부에 대해 CMP공정 또는 이방성 블랭킷식각과 등방성식각을 혼합한 식각공정을 수행하여 상기 하드마스크층(160)을 노출시킨다.Next, the
이어서, 도 4f에 도시된 바와 같이, 상기 노출된 하드마스크층(160)을 제거함으로써 상기 제 1 플로팅게이트층(140)의 상면을 노출시켜 상기 제 1 절연막(200)과의 오목부분(A)을 형성한다.Subsequently, as shown in FIG. 4F, the upper surface of the first floating
그 다음, 도 4g에 도시된 바와 같이, 상기 오목부분(A)을 포함한 결과물의 상부에 제 2 플로팅게이트층(210)을 증착한다.Next, as shown in FIG. 4G, a second floating
이때, 상기 제 2 플로팅게이트층 형성시 상기 제 2 플로팅게이트층(210)의 내부에는 상기 오목부분(A)으로 인한 트렌치(215)가 형성되어 상기 제 2 플로팅게이트층(210)은 3차원의 입체구조를 갖게 된다.In this case, when the second floating gate layer is formed, a
이러한 3차원의 입체구조는 상기 제 2 플로팅게이트층(210)의 표면적을 증가시켜 커플링비를 증가시킨다.This three-dimensional structure increases the surface area of the second floating
이어서, 도 4h에 도시된 바와 같이, 상기 제 2 플로팅게이트층(210)을 셀 단위로 분리하기 위해 상기 제 2 플로팅게이트층내의 트렌치(215)를 포함한 결과물의 상부에 제 2 마스크(220)를 형성한 후 이를 패터닝한다.Subsequently, as shown in FIG. 4H, the
그 다음, 도 4i에 도시된 바와 같이, 상기 패터닝된 제 2 마스크(220)를 이용하여 상기 소오스/드레인영역(190) 부분의 실리콘기판(100)내부까지 선택적으로 식각함으로써 소자분리용 트렌치(230)를 상기 실리콘기판(100)내에 형성한다.Next, as shown in FIG. 4I, the trench for
이때, 상기 제 2 플로팅게이트층용 패턴과 자기정합된 소자분리용 트렌치패턴이 하나의 마스크(220)로 동시에 형성된다.In this case, the second floating gate layer pattern and the self-aligned trench isolation pattern are simultaneously formed with one
이어서, 도 4j에 도시된 바와 같이, 상기 트렌치(215)(230)를 포함한 결과물의 상부를 덮도록 충분한 두께로 갭필절연막(240)을 증착한다.Next, as shown in FIG. 4J, the gap fill insulating
여기서, 상기 갭필절연막(240)은 TEOS계열의 산화막, BPSG막 또는 HDP막을 이용할 수 있다.Here, the gap fill insulating
그 다음, 도 4k에 도시된 바와 같이, 상기 제 2 플로팅게이트층내의 트렌치(215)가 전부 노출될때 까지 상기 갭필절연막(240)에 대해 CMP공정 후 등방성식각공정을 수행하거나 또는 에치백(전면 이방성식각)공정후 등방성식각공정을 수행한다.Next, as shown in FIG. 4K, an isotropic etching process or an etch back (front anisotropy) is performed on the gap fill insulating
이어서, 도 4l에 도시된 바와 같이, 상기 노출된 트렌치(215)를 포함한 결과물의 전면에 배리어막(250)을 증착한 후 상기 배리어막(250)의 전면에 제어게이트층(260)을 형성한다.Subsequently, as shown in FIG. 4L, the
여기서, 상기 배리어막(250)은 단일의 산화막을 이용하거나 또는 산화막/질화막/산화막의 샌드위치구조의 막을 이용한다.In this case, the
그 다음, 상기 제어게이트층(260)을 패터닝하면 높은 커플링비를 가지면서 고집적화된 AND형 플래시 메모리셀이 완성된다.Next, when the
상술한 바와 같이, 본 발명은 플로팅게이트층을 3차원의 2층구조로 형성함으 로써 셀 사이즈의 증가없이 고밀도 고기능화에 의한 커플링비 감소를 방지할 수 있다는 효과가 있다.As described above, the present invention has the effect of preventing the coupling ratio decrease due to high density and high functionalization without increasing the cell size by forming the floating gate layer in a three-dimensional two-layer structure.
또한, 플로팅게이트층의 패턴 형성시 하나의 마스크를 이용하여 소자분리패턴도 함께 형성함으로써 공정의 단순화를 가져오면서 집적도를 더욱 향상시킬 수 있다는 효과가 있다.In addition, when the pattern of the floating gate layer is formed, the device isolation pattern is also formed by using one mask, thereby simplifying the process and increasing the degree of integration.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.
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| KR19990045444A (en) * | 1997-11-20 | 1999-06-25 | 가네꼬 히사시 | Nonvolatile Semiconductor Memory Device and Manufacturing Method Thereof |
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