KR100940852B1 - Write driver - Google Patents

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Abstract

PURPOSE: A write driver is provided to maintain the stability of an output line by including a control latch part which decides whether to enable a driving signal and whether to activate a global input/output line. CONSTITUTION: A driving signal generating part is activated in response to an enable signal. The driving signal generating part(100) differentially amplifies inputted data. The driving signal generating part generates the first and the second driving signal. A driving part(10) drives a global input/output line in response to the first and the second driving signal. A control latch part activates or deactivates according to the level of a global input and output line and whether the first and second driving signals are enabled or not. A control latch part(200) latches the global input/output line.

Description

라이트 드라이버{Write Driver}Write Driver

본 발명은 반도체 메모리 장치의 설계에 관한 것으로, 더 상세하게는 라이트 드라이버에 관한 것이다.The present invention relates to the design of semiconductor memory devices, and more particularly to a write driver.

일반적으로 반도체 메모리 장치는 라이트 드라이버(Write Driver)를 구비하여 라이트(Write) 동작을 수행한다. 상기 라이트 드라이버는 반도체 메모리 장치의 라이트 동작시 글로벌 입출력 라인(Global I/O Line)을 활성화시키게 된다.In general, a semiconductor memory device includes a write driver to perform a write operation. The write driver activates a global I / O line during a write operation of the semiconductor memory device.

도 1은 종래기술에 따른 반도체 메모리 장치의 라이트 드라이버의 회로도이다.1 is a circuit diagram of a write driver of a semiconductor memory device according to the prior art.

종래기술에 따른 라이트 드라이버는 드라이빙부(10) 및 래치부(20)로 구성된다. 상기 드라이빙부(10)는 데이터(Din)를 입력 받아 글로벌 입출력 라인(GIO)을 풀업 또는 풀다운 구동한다. 상기 드라이빙부(10)는 피모스 트랜지스터(PD) 및 엔모스 트랜지스터(ND)로 구성된다. 상기 피모스 트랜지스터(PD)는 로우 레벨의 데이터(Din)가 입력될 때 턴온되어, 글로벌 입출력 라인(GIO)을 외부전압(VDD) 레벨로 풀업 구동한다. 상기 엔모스 트랜지스터(ND)는 하이 레벨의 데이터(Din)가 입력될 때 턴온되어, 글로벌 입출력 라인(GIO)을 접지전압(VSS) 레벨로 풀다운 구동한다.The light driver according to the related art is composed of a driving unit 10 and a latch unit 20. The driving unit 10 receives the data Din to pull up or pull down the global input / output line GIO. The driving unit 10 includes a PMOS transistor PD and an NMOS transistor ND. The PMOS transistor PD is turned on when the low-level data Din is input, thereby driving the global input / output line GIO to the external voltage VDD level. The NMOS transistor ND is turned on when the high-level data Din is input to pull down the global input / output line GIO to the ground voltage VSS level.

상기 래치부(20)는 상기 글로벌 입출력 라인(GIO)의 레벨을 래치한다. 상기 래치부(20)는 일반적으로 서로의 출력을 입력으로 하는 인버터 두 개(IV1, IV2)로 구성된다.The latch unit 20 latches the level of the global input / output line GIO. The latch unit 20 is generally composed of two inverters IV1 and IV2 having inputs to each other.

상기 글로벌 입출력 라인(GIO)의 안정성을 위해서 상기 래치부(20)를 구성하는 트랜지스터의 사이즈(Size)를 크게 하는 것이 바람직하다. 그러나 종래기술은 상기 래치부(20)를 구성하는 트랜지스터의 사이즈를 크게 하는데 한계를 갖고 있다. 즉, 래치부(20)를 구성하는 트랜지스터의 사이즈를 너무 크게 키울 경우, 글로벌 입출력 라인(GIO)을 반대 레벨로 구동하는데 오랜 시간을 요하고 이는 전류소모가 커지는 문제점을 발생시킨다.In order to stabilize the global input / output line GIO, it is preferable to increase the size of the transistors constituting the latch unit 20. However, the prior art has a limitation in increasing the size of a transistor constituting the latch portion 20. That is, when the size of the transistor constituting the latch unit 20 is made too large, it takes a long time to drive the global input / output line GIO to the opposite level, which causes a problem in that the current consumption becomes large.

본 발명은 상기와 같은 문제점을 해결하기 위해서 래치 기능을 강화하면서도 글로벌 입출력 라인을 빠르게 구동할 수 있는 라이트 드라이버를 제공하는데 그 목적이 있다.An object of the present invention is to provide a write driver capable of quickly driving a global input / output line while enhancing a latch function in order to solve the above problems.

본 발명의 실시예에 따른 라이트 드라이버는 인에이블 신호에 응답하여 활성화 되고, 입력 받은 데이터를 차동 증폭하여 제 1 및 제 2 구동신호를 생성하는 구동신호 생성부; 상기 제 1 및 제 2 구동신호에 응답하여 글로벌 입출력 라인을 구동하는 드라이빙부; 및 상기 제 1 및 제 2 구동신호의 인에이블 여부 및 상기 글로벌 입출력 라인의 레벨에 따라 활성화 여부가 결정되어 상기 글로벌 입출력 라인을 래치하는 제어 래치부; 를 포함한다According to an exemplary embodiment of the present invention, a write driver is activated in response to an enable signal, and generates a first and second driving signal by differentially amplifying input data; A driving unit driving a global input / output line in response to the first and second driving signals; And a control latch unit configured to latch the global input / output line by determining whether the first and second driving signals are enabled or not and activation according to the level of the global input / output line. Contains

또한, 본 발명의 실시예에 따른 라이트 드라이버는 인에이블 신호에 응답하여 활성화 여부가 결정되고, 데이터를 입력 받아 상기 글로벌 입출력 라인을 하이 레벨로 풀업 구동, 로우 레벨로 풀다운 구동하거나 상기 글로벌 입출력 라인을 플로팅 시키는 3 상태 드라이빙부; 및 상기 3상태 드라이빙부가 상기 글로벌 입출력 라인을 반대 레벨로 풀업 또는 풀다운 구동할 때부터 소정 시점까지 비활성화 되어있다가, 상기 소정 시점 이후 활성화되어 상기 글로벌 입출력 라인을 래치하는 래치 제어부; 를 포함한다. In addition, the write driver according to an embodiment of the present invention determines whether to activate in response to the enable signal, and receives data to pull up the global input / output line to a high level, pull-down driving to a low level, or to operate the global input / output line. A three-state driving unit for floating; And a latch control unit which is inactivated from a time when the three-state driving unit pulls up or pulls down the global input / output line to the opposite level, and then activates the latch after the predetermined time to latch the global input / output line. It includes.

본 발명에 의하면, 글로벌 입출력 라인을 래치하는 트랜지스터의 사이즈를 확장시킬 수 있어 글로벌 입출력 라인의 안정성을 확보할 수 있다. 또한, 글로벌 입출력 라인을 빠르게 구동하여 동작속도를 향상시키고, 전류소모를 감소시킬 수 있는 효과가 있다.According to the present invention, the size of the transistor latching the global input / output line can be increased, thereby ensuring the stability of the global input / output line. In addition, there is an effect that can quickly drive the global input and output lines to improve the operating speed, and reduce the current consumption.

도 2는 본 발명의 실시예에 따른 라이트 드라이버의 구성을 보여주는 블록도이다.2 is a block diagram illustrating a configuration of a write driver according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 라이트 드라이버는 구동신호 생성부(100), 드라이빙부(10) 및 제어 래치부(200)를 포함한다. 상기 구동신호 생성부(100)는 데이터(Din, Dinb)를 인가 받고, 인에이블 신호(wtclk)에 응답하여 상기 데이터(Din, Dinb)를 차동 증폭하여 제 1 및 제 2 구동신호(A, B)를 생성한다. 상기 드라이빙부(10)는 상기 제 1 및 제 2 구동신호(A, B)에 응답하여 글로벌 입출력 라인(GIO)을 구동한다. 상기 제어 래치부(200)는 상기 제 1 및 제 2 구동신호(A, B)에 응답하여 활성화 여부가 결정되고, 상기 글로벌 입출력 라인(GIO)의 레벨에 따라 상기 글로벌 입출력 라인(GIO)을 래치 구동한다.The write driver according to an exemplary embodiment of the present invention includes a driving signal generator 100, a driving unit 10, and a control latch unit 200. The driving signal generator 100 receives the data (Din, Dinb), differentially amplifies the data (Din, Dinb) in response to the enable signal (wtclk), the first and second driving signals (A, B) ) The driving unit 10 drives the global input / output line GIO in response to the first and second driving signals A and B. The control latch unit 200 determines whether to activate in response to the first and second driving signals A and B, and latches the global input / output line GIO according to the level of the global input / output line GIO. Drive.

상기 구동신호 생성부(100)는 상기 인에이블 신호(wtclk) 및 데이터(Din, Dinb)를 입력 받아 제 1 및 제 2 구동신호(A, B)를 생성한다. 즉, 상기 구동신호 생성부(100)는 차동 증폭부(110), 비반전 증폭부(120) 및 반전 증폭부(130)로 구성된다. 상기 차동 증폭부(110)는 상기 인에이블 신호(wtclk)에 의해 활성화 되어 상기 데이터(Din, Dinb)를 입력 받아 제 1 및 제 2 드라이버 입력신호(D, Db)를 생성 한다. 상기 비반전 증폭부(120)는 상기 제 1 드라이버 입력신호(D)를 비반전 증폭하여 상기 제 1 구동신호(A)를 생성한다. 상기 반전 증폭부(130)는 상기 제 2 드라이버 입력신호(Db)를 반전 증폭하여 상기 제 2 구동신호(B)를 생성한다.The driving signal generator 100 receives the enable signal wtclk and the data Din and Dinb to generate first and second driving signals A and B. That is, the driving signal generator 100 includes a differential amplifier 110, a non-inverted amplifier 120, and an inverted amplifier 130. The differential amplifier 110 is activated by the enable signal wtclk and receives the data Din and Dinb to generate first and second driver input signals D and Db. The non-inverting amplifier 120 non-inverts and amplifies the first driver input signal D to generate the first driving signal A. FIG. The inverting amplifier 130 inverts and amplifies the second driver input signal Db to generate the second driving signal B. FIG.

상기 데이터(Din, Dinb)는 외부에서 라이트 명령(Write Command)이 인가 되면, 데이터 패드(Data Pad)를 통해 입력될 수 있다. 상기 인에이블 신호(wtclk)는, 예를 들어, 반도체 메모리 장치의 액티브(Active) 동작 시에 활성화되고, 반도체 메모리 장치가 스탠바이(Standby) 상태일 때는 디스에이블 되는 라이트 클럭(Write Clock)일 수 있다.The data Din and Dinb may be input through a data pad when a write command is applied from the outside. The enable signal wtclk may be, for example, a write clock activated when the semiconductor memory device is active and disabled when the semiconductor memory device is in a standby state. .

또, 상기 드라이빙부(10)는 상기 제 1 및 제 2 구동신호(A, B)를 입력 받아 상기 글로벌 입출력 라인(GIO)을 구동하도록 종래기술과 동일하게 구성될 수 있다.In addition, the driving unit 10 may be configured in the same manner as in the related art to receive the first and second driving signals A and B to drive the global input / output line GIO.

특히 상기 구동신호 생성부(100)와 상기 드라이빙부(10)는 데이터와 인에이블 신호에 따라 상기 글로벌 입출력 라인을 3가지 상태로 만든다. 즉, 상기 인에이블 신호(wtclk)가 인에이블 되었을 때, 상기 데이터(Din, Dinb)에 따라 상기 글로벌 입출력 라인(GIO)을 풀업 구동하거나 풀다운 구동하고, 상기 인에이블 신호(wtclk)가 디스에이블 되었을 때는 상기 데이터(Din, Dinb)에 무관하게 상기 글로벌 입출력 라인(GIO)을 플로팅(Floating) 시킨다. 상기와 같은 동작을 수행하므로 상기 구동신호 생성부(100) 및 상기 드라이빙부(10)는 3 상태 드라이버(Tri-state Driver)라고도 불린다.In particular, the driving signal generating unit 100 and the driving unit 10 make the global input / output line into three states according to data and an enable signal. That is, when the enable signal wtclk is enabled, the global input / output line GIO may be pulled up or pulled down according to the data Din and Dinb, and the enable signal wtclk may be disabled. In this case, the global input / output line GIO is floated regardless of the data Din and Dinb. Since the above operation is performed, the driving signal generator 100 and the driving unit 10 are also referred to as a tri-state driver.

상기 제어 래치부(200)는 상기 제 1 및 제 2 구동신호(A, B)에 응답하여 글로벌 입출력 라인(GIO)의 상태에 따라 다른 동작을 수행한다. 상기 제어 래치 부(200)는 상기 제 1 및 제 2 구동신호(A, B)가 디스에이블 되면 상기 글로벌 입출력 라인(GIO)을 래치한다. 상기 제어 래치부(200)는 상기 제 1 구동신호(A)가 인에이블 되면 상기 글로벌 입출력 라인(GIO)의 레벨에 따라 외부전압(VDD)을 인가하여 상기 글로벌 입출력 라인(GIO)을 래치하고, 상기 제 2 구동신호(B)가 인에이블 되면 상기 글로벌 입출력 라인(GIO)의 레벨에 따라 접지전압(VSS)을 인가하여 상기 글로벌 입출력 라인(GIO)을 래치한다. 본 발명의 실시예에서 상기 제 1 구동신호(A)는 로우로 인에이블 되는 신호이며, 상기 제 2 구동신호(B)는 하이로 인에이블 되는 신호이다.The control latch unit 200 performs different operations according to the state of the global input / output line GIO in response to the first and second driving signals A and B. The control latch unit 200 latches the global input / output line GIO when the first and second driving signals A and B are disabled. When the first driving signal A is enabled, the control latch unit 200 applies an external voltage VDD according to the level of the global input / output line GIO to latch the global input / output line GIO. When the second driving signal B is enabled, the global input / output line GIO is latched by applying a ground voltage VSS according to the level of the global input / output line GIO. In the embodiment of the present invention, the first driving signal A is a signal enabled low, and the second driving signal B is a signal enabled high.

더 상세히 설명하면, 상기 인에이블 신호(wtclk)가 디스에이블 되는 경우, 상기 제어 래치부(200)는 상기 글로벌 입출력 라인(GIO)을 래치한다. 상기 인에이블 신호(wtclk)가 인에이블 되어 상기 글로벌 입출력 라인(GIO)이 로우 레벨에서 하이 레벨로 풀업 구동될 때, 상기 제어 래치부(200)는 상기 글로벌 입출력 라인(GIO)이 로우 레벨에서 하이 레벨로 천이하기 전까지는 비활성화 되고, 하이 레벨로 천이하는 시점부터 상기 글로벌 입출력 라인(GIO)을 풀업 구동함과 동시에 래치한다. 마찬가지로, 상기 글로벌 입출력(GIO)이 하이 레벨에서 로우 레벨로 풀다운 구동될 때, 상기 제어 래치부(200)는 상기 글로벌 입출력 라인이 하이 레벨에서 로우 레벨로 천이하기 전까지는 비활성화 되고, 로우 레벨로 천이하는 시점부터 상기 글로벌 입출력 라인(GIO)을 풀다운 구동함과 동시에 래치한다.In more detail, when the enable signal wtclk is disabled, the control latch unit 200 latches the global input / output line GIO. When the enable signal wtclk is enabled and the global input / output line GIO is pulled up from a low level to a high level, the control latch unit 200 causes the global input / output line GIO to be high at a low level. It is deactivated until the level transition is made, and the global input / output line GIO is pulled-up and latched at the time of transition to the high level. Similarly, when the global input / output GIO is pulled down from the high level to the low level, the control latch unit 200 is inactivated until the global input / output line transitions from the high level to the low level, and transitions to the low level. At this point, the global input / output line GIO is pulled down and latched.

도 3은 본 발명의 실시예에 따른 구동신호 생성부(100)의 상세한 구성을 보여주는 회로도이다. 3 is a circuit diagram illustrating a detailed configuration of a driving signal generator 100 according to an exemplary embodiment of the present invention.

상기 구동신호 생성부(100)는 차동 증폭부(110), 비반전 구동부(120), 반전 구동부(130)로 구성된다. 상기 차동 증폭부(110)는 제 1 내지 제 5 피모스 트랜지스터(P1~P5) 및 제 1 내지 제 5 엔모스 트랜지스터(N1~N5)를 포함한다. 상기 차동 증폭부(110)는 데이터(Din, Dinb)를 입력 받아 차동 증폭시켜 제 1 드라이버 입력신호(D) 및 제 2 드라이버 입력신호(Db)를 생성한다.The driving signal generator 100 includes a differential amplifier 110, a non-inverting driver 120, and an inversion driver 130. The differential amplifier 110 includes first to fifth PMOS transistors P1 to P5 and first to fifth NMOS transistors N1 to N5. The differential amplifier 110 receives the data (Din, Dinb) and differentially amplifies and generates a first driver input signal (D) and a second driver input signal (Db).

상기 비반전 증폭부(120)는 직렬로 연결된 짝수개의 인버터로 구성될 수 있다. 본 발명의 실시예에서는, 상기 비반전 구동부(120)는 두 개의 인버터(IV3, IV4)로 구성됨을 예로 보였다. 상기 반전 증폭부(130)는 직렬로 연결된 홀수개의 인버터로 구성될 수 있다. 본 발명의 실시예에서는 상기 반전 구동부가 한 개의 인버터(IV5)로 구성됨을 예로 보였다.The non-inverting amplifier 120 may be composed of an even number of inverters connected in series. In the embodiment of the present invention, the non-inverting driver 120 is shown as an example consisting of two inverters (IV3, IV4). The inverting amplifier 130 may be composed of an odd number of inverters connected in series. In the embodiment of the present invention, it was shown that the inversion driving unit is composed of one inverter IV5.

도 4는 본 발명의 실시예에 따른 라이트 드라이버의 드라이빙부(10) 및 제어 래치부(200)의 상세한 구성을 보여주는 회로도이다.4 is a circuit diagram illustrating a detailed configuration of the driving unit 10 and the control latch unit 200 of the write driver according to an embodiment of the present invention.

상기 드라이빙부(10)는 풀업 드라이버(11) 및 풀다운 드라이버(12)를 포함한다. 상기 풀업 드라이버(11)는 상기 제 1 구동신호(A)를 입력 받아 상기 글로벌 입출력 라인(GIO)을 외부전압(VDD) 레벨로 풀업 구동한다. 상기 풀업 드라이버(11)는 게이트로 상기 제 1 구동신호(A)를 인가받고, 소스 단으로 외부전압(VDD)을 인가 받으며, 드레인 단이 상기 글로벌 입출력 라인(GIO)과 연결되는 피모스 트랜지스터(PD)로 구성될 수 있다.The driving unit 10 includes a pull-up driver 11 and a pull-down driver 12. The pull-up driver 11 receives the first driving signal A to pull up the global input / output line GIO to an external voltage VDD level. The pull-up driver 11 receives a first driving signal A through a gate, an external voltage VDD through a source terminal, and a PMOS transistor having a drain terminal connected to the global input / output line GIO. PD).

상기 풀다운 드라이버(12)는 상기 제 2 구동신호(B)를 입력 받아 상기 글로벌 입출력 라인(GIO)을 접지전압(VSS) 레벨로 풀다운 구동한다. 상기 풀다운 드라 이버(12)는 게이트로 상기 제 2 구동신호(B)를 인가 받고, 소스 단이 접지전압(VSS) 단과 연결되며, 드레인 단이 상기 글로벌 입출력 라인(GIO)과 연결되는 엔모스 트랜지스터(ND)로 구성될 수 있다.The pull-down driver 12 receives the second driving signal B and pulls down the global input / output line GIO to the ground voltage VSS level. The pull-down driver 12 receives the second driving signal B as a gate, a source terminal is connected to a ground voltage VSS terminal, and a drain terminal is connected to the global input / output line GIO. (ND).

상기 제어 래치부(200)는 전압 감지부(210) 및 래치 구동부(220)를 포함한다. 상기 전압 감지부(210)는 입력 단이 상기 글로벌 입출력 라인(GIO)과 연결된다. 상기 전압 감지부(210)는 글로벌 입출력 라인(GIO)의 레벨이 반전된 신호를 상기 래치 구동부(220)에 인가하도록 구성된다. 본 발명의 실시예에서 상기 전압 감지부(210)는 일반적인 인버터(IV1)로 구현할 수 있다. The control latch unit 200 includes a voltage detector 210 and a latch driver 220. The voltage sensing unit 210 has an input terminal connected to the global input / output line GIO. The voltage detector 210 is configured to apply a signal in which the level of the global input / output line GIO is inverted to the latch driver 220. In the embodiment of the present invention, the voltage sensing unit 210 may be implemented as a general inverter IV1.

상기 래치 구동부(220)는 제 1 및 제 2 구동신호(A, B)에 의해 활성화 여부가 결정되어, 상기 제어 래치부(200)가 상기 글로벌 입출력 라인(GIO)을 래치하도록 한다. 상기 래치 구동부(220)는 글로벌 입출력 라인(GIO)이 플로팅 되면 상기 글로벌 입출력 라인(GIO)이 플로팅 되기 직전의 레벨을 유지하도록, 제어 래치부(200)가 상기 글로벌 입출력 라인(GIO)을 래치하도록 한다. The latch driver 220 determines whether to be activated by the first and second driving signals A and B so that the control latch unit 200 latches the global input / output line GIO. When the global input / output line GIO is floated, the latch driver 220 allows the control latch unit 200 to latch the global input / output line GIO to maintain the level just before the global input / output line GIO is floated. do.

상기 래치 구동부(220)는 상기 글로벌 입출력 라인(GIO)이 로우 레벨에서 풀업 구동될 때, 하이 레벨로 천이하기 직전까지는 상기 제어 래치부(200)를 비활성화 시켜, 드라이빙부(10)가 글로벌 입출력 라인(GIO)을 충분히(Fully) 풀업 구동하도록 한다. 이후 글로벌 입출력 라인(GIO)이 하이 레벨로 천이하는 시점부터는, 상기 제어 래치부(200)가 드라이빙부(10)와 함께 상기 글로벌 입출력 라인(GIO)을 풀업 구동함과 동시에 래치하는 기능을 수행하도록 한다.When the global input / output line GIO is pulled-up at a low level, the latch driver 220 deactivates the control latch 200 until just before the high level transition, so that the driving unit 10 may disable the global input / output line. Make sure the GIO is fully pulled up. After that, when the global input / output line GIO transitions to a high level, the control latch unit 200 performs a function of simultaneously pulling up the global input / output line GIO together with the driving unit 10 and latching the same. do.

마찬가지로, 상기 래치 구동부(210)는 상기 글로벌 입출력 라인(GIO)이 하이 레벨에서 로우 레벨로 풀다운 구동될 때, 로우 레벨로 천이하기 직전까지는 상기 제어 래치부(200)를 비활성화 시켜, 드라이빙부(10)가 글로벌 입출력 라인(GIO)을 충분히 풀다운 구동하도록 하고, 이후 글로벌 입출력 라인(GIO)이 로우 레벨로 천이하는 시점부터는 상기 제어 래치부(200)가 드라이빙부와 함께 상기 글로벌 입출력 라인(GIO)을 풀다운 구동함과 동시에 래치하는 기능을 수행하도록 한다.Similarly, when the global input / output line GIO is pulled down from a high level to a low level, the latch driver 210 deactivates the control latch 200 until just before the low level transition, thereby driving the driving unit 10. ) Fully pulls down the global input / output line (GIO), and then, when the global input / output line (GIO) transitions to the low level, the control latch unit 200 moves the global input / output line (GIO) together with a driving unit. The latching function is performed at the same time as the pull-down driving.

상기 래치 구동부(220)는 저전압 인가부(221), 고전압 인가부(222) 및 스위칭부(223)로 구성된다. 상기 저전압 인가부(221)는 제 1 구동신호(A)에 응답하여 접지전압(VSS)을 제공한다. 상기 고전압 인가부(222)는 제 2 구동신호(B)에 응답하여 외부전압(VDD)을 제공한다. 상기 스위칭부(223)는 전압 감지부(210)의 출력에 응답하여 상기 저전압 인가부(221) 및 상기 고전압 인가부(222)와 선택적으로 연결된다.The latch driver 220 includes a low voltage applying unit 221, a high voltage applying unit 222, and a switching unit 223. The low voltage applying unit 221 provides the ground voltage VSS in response to the first driving signal A. FIG. The high voltage applying unit 222 provides an external voltage VDD in response to the second driving signal B. FIG. The switching unit 223 is selectively connected to the low voltage applying unit 221 and the high voltage applying unit 222 in response to the output of the voltage sensing unit 210.

본 발명의 실시예에서, 상기 래치 구동부(220)는 3 상태 인버터(Tri-state Inverter, TIV)로 구성됨을 예로 들었다. 상기 3 상태 인버터(TIV)는 상기 제 1 구동신호(A) 및 상기 제 2 구동신호(B)에 의해 턴온 여부가 결정되고, 입력 단이 상기 인버터(IV)의 출력 단과 연결되며, 출력 단이 상기 글로벌 입출력 라인(GIO)과 연결된다. 상기 3 상태 인버터(TIV)는 제 1 및 제 2 피모스 트랜지스터(PI1, PI2)와 제 1 및 제 2 엔모스 트랜지스터(NI1, NI2)를 포함한다. 상기 제 1 피모스 트랜지스터(PI1)는 게이트로 상기 제 2 구동신호(B)를 인가 받으며, 소스 단으로 외부전압(VDD)이 인가된다. 상기 제 2 피모스 트랜지스터(PI2)는 게이트가 상기 인버터(IV)의 출력 단과 연결되고, 소스 단이 상기 제 1 피모스 트랜지스터(PI1)의 드 레인 단과 연결되며, 드레인 단이 상기 글로벌 입출력 라인(GIO)과 연결된다. 상기 제 1 엔모스 트랜지스터(NI1)는 게이트로 상기 제 1 구동신호(A)를 인가 받고, 소스 단이 접지전압(VSS) 단과 연결된다. 상기 제 2 엔모스 트랜지스터(NI2)는 게이트가 상기 인버터(IV)의 출력 단과 연결되고, 소스 단이 상기 제 1 엔모스 트랜지스터(NI1)의 드레인 단과 연결되며, 드레인 단이 상기 글로벌 입출력 라인(GIO)과 연결된다.In the exemplary embodiment of the present invention, the latch driver 220 is configured as a tri-state inverter (TIV). The tri-state inverter (TIV) is turned on or off by the first driving signal (A) and the second driving signal (B), the input terminal is connected to the output terminal of the inverter (IV), the output terminal is It is connected to the global input / output line GIO. The three-state inverter TIV includes first and second PMOS transistors PI1 and PI2 and first and second NMOS transistors NI1 and NI2. The first PMOS transistor PI1 receives the second driving signal B through a gate and an external voltage VDD through a source terminal. The second PMOS transistor PI2 has a gate connected to an output terminal of the inverter IV, a source terminal connected to a drain terminal of the first PMOS transistor PI1, and a drain terminal connected to the global input / output line ( GIO). The first NMOS transistor NI1 receives the first driving signal A as a gate thereof, and a source terminal thereof is connected to a ground voltage VSS terminal. The second NMOS transistor NI2 has a gate connected to an output terminal of the inverter IV, a source terminal connected to a drain terminal of the first NMOS transistor NI1, and a drain terminal connected to the global input / output line GIO. ).

도 2 내지 도 4를 참조하여 본 발명의 실시예에 따른 라이트 드라이버의 동작을 살펴보면 다음과 같다.The operation of the light driver according to an embodiment of the present invention will be described with reference to FIGS. 2 to 4 as follows.

반도체 메모리 장치가 스탠바이 상태일 때 상기 인에이블 신호(wtclk)가 로우로 디스에이블 된다. 따라서, 상기 구동신호 생성부(100)는 상기 데이터(Din, Dinb)와 무관하게 상기 제 1 및 제 2 드라이버 입력신호를(D, Db)를 하이 레벨로 고정시킨다. 상기 제 1 및 제 2 드라이버 입력신호(D, Db)가 하이 레벨로 고정되면, 상기 제 1 드라이버 입력신호(D)는 비반전 증폭부(120)에 의해 비반전 증폭되어 하이 레벨로 비반전 증폭된 제 1 구동신호(A)가 상기 풀업 드라이버(11)를 구성하는 피모스 트랜지스터(PD)의 게이트 및 상기 래치 구동부(220)의 상기 제 1 엔모스 트랜지스터(NI1)의 게이트로 인가된다. 따라서 상기 피모스 트랜지스터(PD)는 턴오프되고, 상기 제 1 엔모스 트랜지스터(NI1)는 턴온된다. 상기 제 2 드라이버 입력신호(Db)는 반전 증폭부(130)에 의해 반전 증폭되어 로우 레벨로 반전 증폭된 제 2 구동신호(B)가 상기 풀다운 드라이버(12)을 구성하는 엔모스 트랜지스터(ND)의 게이트 및 상기 래치 구동부(220)의 제 1 피모스 트랜지스터(PI1)의 게이트로 인가된다. 따라서 상기 엔모스 트랜지스터(ND)는 턴오프되고, 상기 제 1 피모스 트랜지스터(PI1)는 턴온된다. 상기 피모스 트랜지스터(PD) 및 상기 엔모스 트랜지스터(ND)가 턴오프되어, 상기 드라이빙부(10)는 상기 글로벌 입출력 라인(GIO)을 구동하지 않고 플로팅 시킨다. 상기 제 1 피모스 트랜지스터(PI1) 및 상기 제 1 엔모스 트랜지스터(NI1)는 턴온되어 래치 구동부(220)를 구성하는 상기 3 상태 인버터(TIV)가 일반적인 인버터의 기능을 수행하도록 한다. 따라서 상기 제어 래치부(200)는 인버터(IV1)와 상기 3 상태 인버터(TIV)를 통해 상기 글로벌 입출력 라인(GIO)을 래치하게 된다. The enable signal wtclk is disabled low when the semiconductor memory device is in a standby state. Therefore, the driving signal generator 100 fixes the first and second driver input signals D and Db to a high level regardless of the data Din and Dinb. When the first and second driver input signals D and Db are fixed at a high level, the first driver input signal D is non-inverted and amplified by the non-inverting amplifier 120 to non-inverting to a high level. The first driving signal A is applied to the gate of the PMOS transistor PD constituting the pull-up driver 11 and the gate of the first NMOS transistor NI1 of the latch driver 220. Accordingly, the PMOS transistor PD is turned off and the first NMOS transistor NI1 is turned on. The second driver input signal Db is inverted and amplified by the inverting amplifier 130 and the second driving signal B inverted and amplified to a low level constitutes the pull-down driver 12. Is applied to the gate of the first PMOS transistor PI1 of the latch driver 220. Therefore, the NMOS transistor ND is turned off and the first PMOS transistor PI1 is turned on. The PMOS transistor PD and the NMOS transistor ND are turned off, and the driving unit 10 floats without driving the global input / output line GIO. The first PMOS transistor PI1 and the first NMOS transistor NI1 are turned on so that the three-state inverter TIV constituting the latch driver 220 performs a function of a general inverter. Accordingly, the control latch unit 200 latches the global input / output line GIO through the inverter IV1 and the three-state inverter TIV.

반도체 메모리 장치의 액티브 동작 시 라이트 명령이 인가되면, 상기 인에이블 신호(wtclk)는 인에이블 된다. 상기 인에이블 신호(wtclk)가 인에이블 되면, 상기 구동신호 생성부(100)는 외부에서 입력되는 데이터(Din, Dinb)에 응답하여 상기 제 1 또는 제 2 드라이버 입력신호(D, Db)를 선택적으로 인에이블 시킨다. 본 발명의 실시예에서는, 상기 데이터(Din, Dinb)는 한쌍의 신호로 이루어 질 수 있다. 예를 들어, 데이터(Din)가 하이 레벨이면 그의 상보신호(Dinb)는 로우 레벨이 되고, 상기 데이터(Din)가 로우로 레벨이면 그의 상보신호(Dinb)는 하이 레벨이 된다. 상기 데이터(Din)가 하이 레벨이고, 그의 상보신호(Dinb)는 로우 레벨인 경우, 상기 제 1 드라이버 입력신호(D)는 로우 레벨이 되고, 상기 제 2 드라이버 입력신호(Db)는 하이 레벨이 된다.When the write command is applied during the active operation of the semiconductor memory device, the enable signal wtclk is enabled. When the enable signal wtclk is enabled, the driving signal generator 100 selectively selects the first or second driver input signals D and Db in response to data Din and Dinb input from the outside. Enable with. In an embodiment of the present invention, the data (Din, Dinb) may be composed of a pair of signals. For example, when the data Din is at a high level, its complementary signal Dinb is at a low level. When the data Din is at a low level, its complementary signal Dinb is at a high level. When the data Din is at a high level and its complement signal Dinb is at a low level, the first driver input signal D is at a low level, and the second driver input signal Db is at a high level. do.

상기 제 1 드라이버 입력신호(D)는 비반전 증폭되어 로우 레벨의 제 1 구동신호(A)가 되고, 상기 제 1 구동신호(A)는 상기 풀업 드라이버(11)를 구성하는 피 모스 트랜지스터(PD)의 게이트 및 상기 래치 구동부(220)의 제 1 엔모스 트랜지스터(NI1)로 인가된다. 따라서, 상기 피모스 트랜지스터(PD)는 턴온되고, 상기 제 1 엔모스 트랜지스터(NI1)는 턴오프된다. The first driver input signal D is non-inverted and amplified to become a low level first driving signal A, and the first driving signal A is a MOS transistor PD constituting the pull-up driver 11. ) Is applied to the first NMOS transistor NI1 of the latch driver 220. Thus, the PMOS transistor PD is turned on and the first NMOS transistor NI1 is turned off.

상기 제 2 드라이버 입력신호(Db)는 반전 증폭되어 로우 레벨의 제 2 구동신호(B)가 되고, 상기 제 2 구동신호(B)가 상기 풀다운 드라이버(12)를 구성하는 엔모스 트랜지스터(ND)의 게이트 및 상기 래치 구동부(220)의 제 1 피모스 트랜지스터(PI1)의 게이트로 인가된다. 따라서, 상기 엔모스 트랜지스터(ND)는 턴오프되고, 상기 제 1 피모스 트랜지스터(PI1)는 턴온된다.The second driver input signal Db is inverted and amplified to become a low level second driving signal B, and the second driving signal B forms the pull-down driver 12. Is applied to the gate of the first PMOS transistor PI1 of the latch driver 220. Thus, the NMOS transistor ND is turned off and the first PMOS transistor PI1 is turned on.

그러므로, 상기 드라이빙부(10)는 상기 풀업 드라이버(11)를 통해 상기 글로벌 입출력 라인(GIO)을 외부전압(VDD) 레벨로 풀업 구동한다. 상기 제어 래치부(200)는 글로벌 입출력 라인(GIO)이 하이 레벨로 천이되기 전까지는 제 2 피모스 트랜지스터(PI2)를 턴오프시켜 비활성화 상태를 유지하고, 글로벌 입출력 라인(GIO)이 하이 레벨로 천이하는 시점부터는 상기 제 2 피모스 트랜지스터(PI2)를 턴온시켜 상기 글로벌 입출력 라인(GIO)을 외부전압(VDD) 레벨로 풀업 구동한다.Therefore, the driving unit 10 drives the global input / output line GIO to the external voltage VDD level through the pull-up driver 11. The control latch unit 200 maintains an inactive state by turning off the second PMOS transistor PI2 until the global input / output line GIO transitions to a high level, and the global input / output line GIO is brought to a high level. From the time of transition, the second PMOS transistor PI2 is turned on to pull up the global input / output line GIO to the external voltage VDD level.

반대로 상기 데이터(Din)가 로우 레벨이고, 그의 상보신호(Dinb)가 하이 레벨인 경우, 상기 제 1 드라이버 입력신호(D)는 하이 레벨이 되고 상기 제 2 드라이버 입력신호(Db)는 로우 레벨이 된다.On the contrary, when the data Din is at the low level and its complementary signal Dinb is at the high level, the first driver input signal D is at the high level and the second driver input signal Db is at the low level. do.

상기 제 1 드라이버 입력신호는(D)는 비반전 증폭되어 하이 레벨의 제 1 구동신호(A)가 되고, 상기 제 1 구동신호(A)가 상기 풀업 드라이버(11)를 구성하는 피모스 트랜지스터(PD)의 게이트 및 상기 래치 구동부(220)의 제 1 엔모스 트랜지 스터(NI1)의 게이트로 인가된다. 따라서, 상기 피모스 트랜지스터(PD)는 턴오프되고 상기 제 1 엔모스 트랜지스터(NI1)는 턴온된다. The first driver input signal (D) is non-inverted and amplified to become a high level first driving signal (A), and the first driving signal (A) constitutes a PMOS transistor constituting the pull-up driver 11 ( It is applied to the gate of the PD and the gate of the first NMOS transistor NI1 of the latch driver 220. Thus, the PMOS transistor PD is turned off and the first NMOS transistor NI1 is turned on.

상기 제 2 드라이버 입력신호(Db)는 반전 증폭되어 하이 레벨의 제 2 구동신호(B)가 되고, 상기 제 2 구동신호(B)가 상기 풀다운 드라이버(12)를 구성하는 엔모스 트랜지스터(ND)의 게이트 및 상기 래치 구동부(220)의 제 1 피모스 트랜지스터(PI1)의 게이트로 인가된다. 따라서, 상기 엔모스 트랜지스터(ND)는 턴온되고, 상기 제 1 피모스 트랜지스터(PI1)는 턴오프된다.The second driver input signal Db is inverted and amplified to become a high level second driving signal B, and the second driving signal B forms the pull-down driver 12. Is applied to the gate of the first PMOS transistor PI1 of the latch driver 220. Thus, the NMOS transistor ND is turned on and the first PMOS transistor PI1 is turned off.

그러므로, 상기 드라이빙부(10)는 상기 풀다운 드라이버(12)를 통해 상기 글로벌 입출력 라인(GIO)을 접지전압(VSS) 레벨로 풀다운 구동한다. 상기 제어 래치부(200)는 글로벌 입출력 라인(GIO)이 로우 레벨로 천이되기 전까지는 제 2 엔모스 트랜지스터(NI2)를 턴오프시켜 비활성화 상태를 유지하고, 글로벌 입출력 라인(GIO)이 로우 레벨로 천이하는 시점부터는 상기 제 2 피모스 트랜지스터(NI2)를 턴온시켜 상기 글로벌 입출력 라인(GIO)을 외부전압(VDD) 레벨로 풀업 구동한다.Therefore, the driving unit 10 pulls down the global input / output line GIO to the ground voltage VSS level through the pull-down driver 12. The control latch unit 200 maintains an inactive state by turning off the second NMOS transistor NI2 until the global input / output line GIO transitions to the low level, and the global input / output line GIO goes to the low level. From the time of transition, the second PMOS transistor NI2 is turned on to pull up the global input / output line GIO to the external voltage VDD level.

인에이블 신호(wtclk)가 디스에이블 되면, 제어 래치부(200)가 글로벌 입출력 라인(GIO)을 래치하는 기능을 수행한다. 인에이블 신호(wtclk)가 인에이블 되어 상기 드라이빙부(10)가 상기 글로벌 입출력 라인(GIO)을 풀업 구동하는 경우, 상기 제어 래치부(200)는 상기 드라이빙부(10)의 풀업 구동을 방해하지 않으면서 상기 글로벌 입출력 라인(GIO)을 풀업 구동함과 동시에 래치기능을 수행한다. 또한 상기 인에이블 신호(wtclk)가 인에이블 되어 상기 드라이빙부(10)가 상기 글로벌 입출력 라인(GIO)을 풀다운 구동하는 경우, 상기 제어 래치부(200)는 상기 드라이빙부(10) 의 풀다운 구동을 방해하지 않으면서 상기 글로벌 입출력 라인(GIO)을 풀다운 구동함과 동시에 래치기능을 수행한다. When the enable signal wtclk is disabled, the control latch unit 200 performs a function of latching the global input / output line GIO. When the enable signal wtclk is enabled and the driving unit 10 pulls up the global input / output line GIO, the control latch unit 200 does not interfere with the pull-up driving of the driving unit 10. And while pulling up the global input / output line GIO, a latch function is performed. In addition, when the enable signal wtclk is enabled and the driving unit 10 pulls down the global input / output line GIO, the control latch unit 200 performs the pull-down driving of the driving unit 10. While not disturbing, the global input / output line GIO is pulled down and simultaneously latched.

따라서, 글로벌 입출력 라인의 안정성을 증가시키기 트랜지스터의 사이즈를 크게 하여 래치 기능을 강화할 수 있다. 또한, 래치 기능을 수행하는 트랜지스터의 사이즈를 키우더라도, 드라이빙부가 글로벌 입출력 라인을 충분히 구동할 수 있도록 하고, 아울러 일정시점 이후에는 추가적인 구동력을 제공하도록 구성됨으로써 라이트 드라이버의 동작속도를 향상 시킬 수도 있다.Accordingly, the latch function can be enhanced by increasing the size of the transistor to increase the stability of the global input / output line. In addition, even if the size of the transistor that performs the latch function is increased, the driving unit may sufficiently drive the global input / output lines, and after the predetermined time, it may be configured to provide additional driving force to improve the operation speed of the write driver.

도 5는 종래기술 및 본 발명의 실시예에 따른 글로벌 입출력 라인(GIO)의 동작파형을 나타낸 도면이다. 5 is a view illustrating an operation waveform of a global input / output line (GIO) according to the prior art and the embodiment of the present invention.

도 5에서 볼 수 있는 바와 같이, 본 발명에서는 종래기술보다 글로벌 입출력 라인의 슬롭(Slope)이 예리해져(Sharp), 안정적인 파형을 이루고 있음을 확인할 수 있다.As can be seen in Figure 5, in the present invention it can be seen that the slope of the global input / output line (Sharp) is sharper than the prior art, forming a stable waveform.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 종래기술에 따른 라이트 드라이버의 회로도,1 is a circuit diagram of a light driver according to the prior art,

도 2는 본 발명의 실시예에 따른 라이트 드라이버의 구성을 보여주는 블록도,2 is a block diagram showing the configuration of a write driver according to an embodiment of the present invention;

도 3은 도 2의 구동신호 생성부의 상세한 구성을 보여주는 회로도,3 is a circuit diagram illustrating a detailed configuration of a driving signal generator of FIG. 2;

도 4는 도 2의 드라이빙부 및 제어 래치부의 상세한 구성을 보여주는 회로도,4 is a circuit diagram illustrating a detailed configuration of a driving unit and a control latch unit of FIG. 2;

도 5는 종래기술과 본 발명의 실시예에 따른 글로벌 입출력 라인의 동작 파형을 비교한 파형도이다.5 is a waveform diagram comparing operating waveforms of a global input / output line according to an exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 드라이빙부 100: 구동신호 생성부10: driving unit 100: driving signal generation unit

300: 제어 래치부 310: 전압 감지부300: control latch unit 310: voltage detection unit

320: 래치 구동부320: latch drive unit

Claims (18)

인에이블 신호에 응답하여 활성화 되고, 입력 받은 데이터를 차동 증폭하여 제 1 및 제 2 구동신호를 생성하는 구동신호 생성부; A driving signal generator that is activated in response to the enable signal and differentially amplifies the received data to generate first and second driving signals; 상기 제 1 및 제 2 구동신호에 응답하여 글로벌 입출력 라인을 구동하는 드라이빙부; 및A driving unit driving a global input / output line in response to the first and second driving signals; And 상기 제 1 및 제 2 구동신호의 인에이블 여부 및 상기 글로벌 입출력 라인의 레벨에 따라 활성화 여부가 결정되어 상기 글로벌 입출력 라인을 래치하는 제어 래치부;A control latch unit configured to latch the global input / output line by determining whether the first and second driving signals are enabled or not and activation according to a level of the global input / output line; 를 포함하는 라이트 드라이버. Lite driver including. 제 1 항에 있어서,The method of claim 1, 상기 제어 래치부는, 상기 제 1 및 제 2 구동신호가 모두 디스에이블 될 때 상기 글로벌 입출력 라인의 레벨을 래치하는 것을 특징으로 하는 라이트 드라이버.And the control latch unit latches a level of the global input / output line when both the first and second driving signals are disabled. 제 1 항에 있어서,The method of claim 1, 상기 제어 래치부는, 상기 제 1 구동신호가 인에이블 되면 상기 글로벌 입출력 라인의 레벨에 따라 상기 글로벌 입출력 라인에 외부전압을 인가하는 것을 특징으로 하는 라이트 드라이버.And the control latch unit applies an external voltage to the global I / O line according to the level of the global I / O line when the first driving signal is enabled. 제 1 항에 있어서,The method of claim 1, 상기 제어 래치부는, 상기 제 2 구동신호가 인에이블 되면 상기 글로벌 입출력 라인의 레벨에 따라 상기 글로벌 입출력 라인에 접지전압을 인가하는 것을 특징으로 하는 라이트 드라이버.And the control latch unit applies a ground voltage to the global I / O line according to the level of the global I / O line when the second driving signal is enabled. 제 1 항에 있어서,The method of claim 1, 상기 제어 래치부는, 입력 단이 상기 글로벌 입출력 라인의 레벨을 감지하는 전압 감지부; 및The control latch unit may include a voltage detector configured to detect a level of the global input / output line by an input terminal; And 상기 제 1 및 제 2 구동신호에 응답하여 활성화되고, 상기 전압 감지부의 출력에 응답하여 상기 글로벌 입출력 라인을 래치하도록 구성된 래치 구동부;A latch driver activated in response to the first and second driving signals and configured to latch the global input / output line in response to an output of the voltage detector; 로 구성되는 것을 특징으로 하는 라이트 드라이버. Light driver, characterized in that consisting of. 제 5 항에 있어서,The method of claim 5, wherein 상기 래치 구동부는, 제 1 구동신호에 응답하여 접지전압을 제공하는 저전압 인가부;The latch driver may include a low voltage applying unit configured to provide a ground voltage in response to a first driving signal; 제 2 구동신호에 응답하여 외부전압을 제공하는 고전압 인가부; 및A high voltage applying unit providing an external voltage in response to the second driving signal; And 상기 전압 감지부의 출력에 응답하여 상기 저전압 인가부 및 상기 고전압 인가부와 선택적으로 연결되는 스위칭부;A switching unit selectively connected to the low voltage applying unit and the high voltage applying unit in response to an output of the voltage sensing unit; 로 구성되는 것을 특징으로 하는 라이트 드라이버.Light driver, characterized in that consisting of. 제 5 항에 있어서,The method of claim 5, wherein 상기 래치 구동부는, 상기 제 1 및 제 2 구동신호에 의해 턴온 여부가 결정되고, 입력 단으로 상기 전압 감지부의 출력을 입력 받으며, 출력 단이 상기 글로벌 입출력 라인과 연결되는 트리 스테이트 인버터(Tri-state Inverter)로 구성되는 것을 특징으로 하는 라이트 드라이버.The latch driver may be configured to be turned on by the first and second driving signals, and may receive an output of the voltage detector from an input terminal, and a tri-state inverter having an output terminal connected to the global input / output line. Light driver, characterized in that consisting of (Inverter). 제 1 항에 있어서,The method of claim 1, 상기 구동신호 생성부는, 상기 인에이블 신호 및 상기 데이터를 입력 받아 제 1 및 제 2 드라이버 입력신호를 생성하는 차동 증폭부;The driving signal generator may include a differential amplifier configured to receive the enable signal and the data and generate first and second driver input signals; 상기 제 1 드라이버 입력신호를 비반전 증폭하여 상기 제 1 구동신호를 생성하는 비반전 증폭부; 및A non-inverting amplifier for non-inverting and amplifying the first driver input signal to generate the first driving signal; And 상기 제 2 드라이버 입력 신호를 반전 증폭하여 상기 제 2 구동신호를 생성하는 반전 증폭부;An inverting amplifier for inverting and amplifying the second driver input signal to generate the second driving signal; 로 구성되는 것을 특징으로 하는 라이트 드라이버.Light driver, characterized in that consisting of. 제 8 항에 있어서,The method of claim 8, 상기 차동 증폭부는, 상기 인에이블 신호가 인에이블 되면 상기 데이터에 따라 다른 서로 다른 레벨을 갖는 상기 제 1 및 제 2 드라이버 입력 신호를 생성하고, 상기 인에이블 신호가 디스에이블 되면 상기 데이터에 무관하게 상기 제 1 및 제 2 드라이버 입력 신호를 동일한 레벨로 고정시키는 것을 특징으로 하는 라이트 드라이버.The differential amplifier generates the first and second driver input signals having different levels according to the data when the enable signal is enabled, and generates the independent signal regardless of the data when the enable signal is disabled. And the first and second driver input signals are fixed at the same level. 제 1 항에 있어서,The method of claim 1, 상기 드라이빙부는, 상기 제 1 구동신호에 응답하여 상기 글로벌 입출력 라인을 풀업 구동하는 풀업 드라이버; 및The driving unit may include: a pull-up driver configured to pull-up the global input / output line in response to the first driving signal; And 상기 제 2 구동신호에 응답하여 상기 글로벌 입출력 라인을 풀다운 구동하는 풀다운 드라이버;A pull-down driver configured to pull down the global input / output line in response to the second driving signal; 로 구성되는 것을 특징으로 하는 라이트 드라이버.Light driver, characterized in that consisting of. 인에이블 신호에 응답하여 활성화 여부가 결정되고, 데이터를 입력 받아 글로벌 입출력 라인을 하이 레벨로 풀업 구동, 로우 레벨로 풀다운 구동하거나 상기 글로벌 입출력 라인을 플로팅 시키는 3 상태 드라이빙부; 및A three-state driving unit configured to determine whether to activate in response to an enable signal, and receive data to pull up the global input / output line to a high level, pull down the low level, or to float the global input / output line; And 상기 3상태 드라이빙부가 상기 글로벌 입출력 라인을 반대 레벨로 풀업 또는 풀다운 구동할 때부터 소정 시점까지 비활성화 되어있다가, 상기 소정 시점 이후 활성화되어 상기 글로벌 입출력 라인을 래치하는 제어 래치부;A control latch unit which is inactivated from a time when the three-state driving unit pulls up or pulls down the global input / output line to the opposite level, and then activates the latch after the predetermined time to latch the global input / output line; 를 포함하는 라이트 드라이버. Lite driver including. 제 11 항에 있어서,The method of claim 11, 상기 제어 래치부는, 상기 3 상태 드라이빙부가 상기 글로벌 입출력 라인을 플로팅 시킬 때, 상기 글로벌 입출력 라인을 래치하는 것을 특징으로 하는 라이트 드라이버.And the control latch unit latches the global input / output line when the three-state driving unit floats the global input / output line. 제 11 항에 있어서, The method of claim 11, 상기 제어 래치부는, 상기 3 상태 드라이빙부가 상기 글로벌 입출력 라인을 로우 레벨에서 하이 레벨로 풀업 구동할 때, 상기 글로벌 입출력 라인이 하이 레벨로 천이하기 이전에는 비활성화 되어 있다가, 하이 레벨로 천이하는 시점부터 활성화되어 상기 글로벌 입출력 라인을 래치하는 것을 특징으로 하는 라이트 드라이버.The control latch unit is deactivated before the global input / output line transitions to the high level when the three-state driving unit pulls up the global input / output line from the low level to the high level, and then starts from the point of transition to the high level. And is activated to latch the global input / output line. 제 11 항에 있어서,The method of claim 11, 상기 제어 래치부는, 상기 3 상태 드라이빙부가 상기 글로벌 입출력 라인을 하이 레벨에서 로우 레벨로 풀다운 구동할 때, 상기 글로벌 입출력 라인이 로우 레벨로 천이하기 이전에는 비활성화 되어 있다가, 로우 레벨로 천이하는 시점부터 활성화되어 상기 글로벌 입출력 라인을 래치하는 것을 특징으로 하는 라이트 드라이버.The control latch unit is deactivated before the global input / output line transitions to the low level when the three-state driving unit pulls down the global input / output line from the high level to the low level. And is activated to latch the global input / output line. 제 11 항에 있어서,The method of claim 11, 상기 3 상태 드라이빙부는, 상기 인에이블 신호에 응답하여 활성화되고, 입력 받는 상기 데이터를 차동 증폭하여 제 1 및 제 2 드라이버 입력신호를 생성하는 차동 증폭부;The three-state driving unit may include: a differential amplifier configured to be activated in response to the enable signal and to differentially amplify the received data to generate first and second driver input signals; 상기 제 1 드라이버 입력 신호를 비반전 증폭하여 제 1 구동신호를 생성하는 비반전 증폭부;A non-inverting amplifier for non-inverting and amplifying the first driver input signal to generate a first driving signal; 상기 제 2 드라이버 입력신호를 반전 증폭하여 제 2 구동신호를 생성하는 반전 증폭부; 및An inverting amplifier for inverting and amplifying the second driver input signal to generate a second driving signal; And 상기 제 1 및 제 2 구동신호에 응답하여 상기 글로벌 라인을 구동하거나 플로팅 시키는 드라이빙부;A driving unit driving or floating the global line in response to the first and second driving signals; 로 구성되는 것을 특징으로 하는 라이트 드라이버.Light driver, characterized in that consisting of. 제 15 항에 있어서,The method of claim 15, 상기 제어 래치부는, 입력 단이 상기 글로벌 입출력 라인의 레벨을 감지하는 전압 감지부; 및The control latch unit may include a voltage detector configured to detect a level of the global input / output line by an input terminal; And 상기 제 1 및 제 2 구동신호에 응답하여 활성화되고, 상기 전압 감지부의 출력에 응답하여 상기 글로벌 입출력 라인을 래치하는 래치 구동부;A latch driver activated in response to the first and second driving signals and latching the global input / output line in response to an output of the voltage detector; 로 구성되는 것을 특징으로 하는 라이트 드라이버.Light driver, characterized in that consisting of. 제 16 항에 있어서,The method of claim 16, 상기 래치 구동부는, 제 1 구동신호에 응답하여 접지전압을 제공하는 저전압 인가부;The latch driver may include a low voltage applying unit configured to provide a ground voltage in response to a first driving signal; 제 2 구동신호에 응답하여 외부전압을 제공하는 고전압 인가부; 및A high voltage applying unit providing an external voltage in response to the second driving signal; And 상기 전압 감지부의 출력에 응답하여 상기 저전압 인가부 및 상기 고전압 인가부와 선택적으로 연결되는 스위칭부;A switching unit selectively connected to the low voltage applying unit and the high voltage applying unit in response to an output of the voltage sensing unit; 로 구성되는 것을 특징으로 하는 라이트 드라이버.Light driver, characterized in that consisting of. 제 16 항에 있어서,The method of claim 16, 상기 래치 구동부는, 상기 제 1 및 제 2 구동신호에 의해 턴온 여부가 결정되고, 입력 단으로 상기 전압 감지부의 출력을 입력 받으며 출력 단이 상기 글로벌 입출력 라인과 연결되는 3 상태 인버터(Tri-state Inverter)로 구성되는 것을 특징으로 하는 라이트 드라이버.The latch driver is a three-state inverter (Tri-state Inverter) is turned on by the first and second driving signals, the input terminal receives the output of the voltage sensing unit and the output terminal is connected to the global input and output lines A light driver, characterized in that consisting of).
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