KR100936870B1 - Erasing method of non volatile memory device - Google Patents
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Abstract
본원 발명의 불휘발성 메모리 장치의 소거 방법은 최초 소거 전압을 인가하여 소거 동작을 수행하는 단계와, 제1 소거 검증 전압을 기준으로 하는 제1 소거 검증 동작을 수행하는 단계와, 상기 제 1 소거 검증 동작에 따른 검증 결과 소거 동작이 미완료된 경우, 상기 최초 소거 전압을 제1 스텝전압씩 증가시키면서 소거 동작과 각 소거 동작 별로 상기 제1 소거 검증 동작을 수행하는 단계와, 상기 제 1 소거 검증 동작에 따른 검증 결과 소거 동작이 완료된 경우 또는 소거 전압이 제1 소거 전압에 도달한 경우 상기 제1 소거 전압을 인가하여 소거 동작을 수행하는 단계와, 제2 소거 검증 전압을 기준으로 하는 제2 소거 검증 동작을 수행하는 단계, 상기 제 2 소거 검증 동작에 따른 검증 결과 소거 동작이 미완료된 경우, 상기 제1 소거 전압을 제2 스텝전압씩 증가시키면서 소거 동작과 각 소거 동작 별로 상기 제2 소거 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.An erase method of a nonvolatile memory device according to an embodiment of the present invention may include performing an erase operation by applying an initial erase voltage, performing a first erase verify operation based on a first erase verify voltage, and performing the first erase verify operation. If the erase operation is incomplete, performing the erase operation and the first erase verify operation for each erase operation while increasing the initial erase voltage by a first step voltage; Performing an erase operation by applying the first erase voltage when the erase operation is completed or when the erase voltage reaches the first erase voltage; and a second erase verify operation based on the second erase verify voltage. In the case where the erase result of the verification result according to the second erase verify operation is incomplete, the first erase voltage is set by the second step voltage. It is characterized in that while performing a second erase verify operation by the erase operation and the erase operation for each.
소거 방법, 스텝 전압 Erasing method, step voltage
Description
본원 발명은 불휘발성 메모리 장치의 소거 방법에 관한 것이다.The present invention relates to a method of erasing a nonvolatile memory device.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.Recently, there is an increasing demand for a nonvolatile memory device that can be electrically programmed and erased and that does not require a refresh function to rewrite data at regular intervals.
상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 100Å 이내의 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.The nonvolatile memory cell is an electric program / eraseable device. The electrons are moved by a strong electric field applied to a thin oxide film of less than 100 kHz to change the threshold voltage of the cell to perform program and erase operations.
이러한 불휘발성 메모리 장치의 소거 동작에서는 전체 셀의 워드라인에 0V의 전압을 인가하고 웰에 대략 20V의 고전압을 인가하여 소거 동작을 실시한다. 또한, 소거 동작후에 소거된 셀의 분포를 좁히기 위하여 소프트 프로그램 동작을 실시하기도 한다. 이는 MLC(multi level cell program) 동작에서 각 분포별로 센싱마진을 충분히 확보하기 위함이다. In the erase operation of the nonvolatile memory device, an erase operation is performed by applying a voltage of 0 V to word lines of all cells and a high voltage of approximately 20 V to a well. In addition, a soft program operation may be performed to narrow the distribution of the erased cells after the erase operation. This is to secure enough sensing margin for each distribution in MLC (multi level cell program) operation.
다만, 이러한 소거 동작에서는 과도한 소거 전압 인가로 인하여 메모리 셀의 스트레스를 줄 영향이 있으며, 분포 특성이 좋은 셀에 대해서도 소프트 프로그램 전압이 인가되므로 프로그램/소거 동작의 반복에 의한 메모리 셀의 열화가 심화될 수 있다.However, in such an erase operation, the memory cell may be stressed due to excessive application of the erase voltage, and since the soft program voltage is applied to a cell having a good distribution characteristic, the degradation of the memory cell may be intensified by repeating the program / erase operation. Can be.
전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 소거 동작시 소거 전압의 인가에 따른 스트레스를 최소화하면서 소프트 프로그램 동작의 효과를 낼 수 있는 불휘발성 메모리 장치의 소거 방법을 제공하는 것이다.An object of the present invention to solve the above problems is to provide an erase method of a nonvolatile memory device that can achieve the effect of the soft program operation while minimizing the stress caused by the application of the erase voltage during the erase operation.
전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치의 소거 방법은 최초 소거 전압을 인가하여 소거 동작을 수행하는 단계와, 제1 소거 검증 전압을 기준으로 하는 제1 소거 검증 동작을 수행하는 단계와, 상기 제 1 소거 검증 동작에 따른 검증 결과 소거 동작이 미완료된 경우, 상기 최초 소거 전압을 제1 스텝전압씩 증가시키면서 소거 동작과 각 소거 동작 별로 상기 제1 소거 검증 동작을 수행하는 단계와, 상기 제 1 소거 검증 동작에 따른 검증 결과 소거 동작이 완료된 경우 또는 소거 전압이 제1 소거 전압에 도달한 경우 상기 제1 소거 전압을 인가하여 소거 동작을 수행하는 단계와, 제2 소거 검증 전압을 기준으로 하는 제2 소거 검증 동작을 수행하는 단계, 상기 제 2 소거 검증 동작에 따른 검증 결과 소거 동작이 미완료된 경우, 상기 제1 소거 전압을 제2 스텝전압씩 증가시키면서 소거 동작과 각 소거 동작 별로 상기 제2 소거 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.In the erase method of the nonvolatile memory device of the present invention for solving the above-mentioned problems, the step of applying an initial erase voltage to perform an erase operation, and performing a first erase verify operation based on the first erase verify voltage Performing an erase operation and the first erase verify operation for each erase operation while increasing the initial erase voltage by a first step voltage when the erase result of the verify result according to the first erase verify operation is incomplete; Performing an erase operation by applying the first erase voltage when the erase operation is completed or when the erase voltage reaches the first erase voltage according to the first erase verify operation; Performing a second erase verify operation; when the verify result erase operation according to the second erase verify operation is incomplete, the first erase verify operation is performed. And performing an erase operation and the second erase verification operation for each erase operation while increasing an erase voltage by a second step voltage.
또한, 본원 발명의 불휘발성 메모리 장치의 소거 방법은 최초 소거 전압을 제1 스텝 전압씩 상승시키면서 소거 동작 및 제1 소거 검증 전압을 기준으로 소거 검증 동작을 수행하여 제1 소거 셀 분포를 형성하는 단계와, 상기 소거 검증이 완료된 경우 또는 소거 전압이 제1 소거 전압에 도달한 경우 제1 소거 전압을 제2 스텝 전압씩 상승시키면서 소거 동작 및 제2 소거 검증 전압을 기준으로 소거 검증 동작을 수행하여 제2 소거 셀 분포를 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, in the erase method of the nonvolatile memory device of the present invention, the erase operation is performed based on the erase operation and the first erase verify voltage while increasing the initial erase voltage by a first step voltage to form a first erase cell distribution. When the erase verification is completed or when the erase voltage reaches the first erase voltage, the erase operation may be performed based on the erase operation and the second erase verify voltage while increasing the first erase voltage by the second step voltage. Forming an erase cell distribution.
전술한 본원 발명의 구성에 따라, 과도한 소거 전압 인가로 인하여 메모리 셀의 스트레스를 줄 영향을 최소화할 수 있다. 또한 별도의 소프트 프로그램 없이도 동일한 형태의 셀 분포를 형성할 수 있게 된다. 따라서, 소프트 프로그램 동작시 분포 특성이 좋은 셀에 대해서도 소프트 프로그램 전압이 인가되어 프로그램/소거 동작이 반복됨에 따라 메모리 셀이 열화되는 문제점을 최소화할 수 있다.According to the configuration of the present invention described above, it is possible to minimize the effect of stress on the memory cell due to excessive erase voltage applied. In addition, the same cell distribution can be formed without a separate soft program. Therefore, the soft program voltage is also applied to the cell having good distribution characteristics during the soft program operation, thereby minimizing the problem of deterioration of the memory cell as the program / erase operation is repeated.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only these embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1은 통상적인 2비트 멀티 레벨 셀 불휘발성 메모리 장치의 데이터 별 문턱전압의 분포를 도시한 도면이다.FIG. 1 is a diagram illustrating a distribution of threshold voltages for each data of a typical 2-bit multi-level cell nonvolatile memory device.
하위비트 프로그램은 제1 상태에 있는 셀들을 프로그램하는 동작으로, 프로그램 결과 제2 상태에 있는 셀들이 나타난다.The low-bit program is an operation of programming cells in a first state, and the cells in the second state appear as a result of the program.
상위비트 프로그램은 제1 상태에 있는 셀들 또는 제2 상태에 있는 셀들을 프로그램하는 동작으로, 프로그램 결과 제1 상태에 있던 셀들은 제4 상태에 있는 셀로 변환되고, 제2 상태에 있던 셀들은 제3 상태에 있는 셀로 변환된다.The higher bit program is an operation for programming cells in a first state or cells in a second state. As a result of the program, cells in the first state are converted to cells in the fourth state, and cells in the second state are third. Is converted to a cell in a state.
이러한 멀티 레벨 셀 프로그램에 의하면 하나의 셀에 네 가지 데이터를 저장할 수 있어 데이터 저장 용량을 획기적으로 증가시킬 수 있다는 장점이 있으나, 총 네 가지의 문턱전압의 분포를 갖는 바, 싱글 레벨 셀 불휘발성 메모리 장치에 비하여 충분한 센싱 마진을 확보하기 어렵다는 단점이 있다.According to the multi-level cell program, four data can be stored in one cell, which greatly increases the data storage capacity, but has a total of four threshold voltage distributions. Compared to the device, it is difficult to secure sufficient sensing margin.
이러한, 멀티 레벨 셀 불휘발성 메모리 장치의 문턱전압의 분포를 좀 더 개선하기 위하여 소프트 프로그램 동작이 실시되고 있다.In order to further improve the distribution of threshold voltages of the multilevel cell nonvolatile memory device, a soft program operation is performed.
도 2는 통상적으로 사용되는 불휘발성 메모리 장치의 소거 동작 및 소프트 프로그램 동작을 도시한 순서도이다.2 is a flowchart illustrating an erase operation and a soft program operation of a conventionally used nonvolatile memory device.
먼저 특정 블록에 대하여 소거 동작을 실시한다(단계 210).First, an erase operation is performed on a specific block (step 210).
통상적으로는 전체 워드라인에 0V의 전압을 인가하고 웰(Well)에 대략 20V의 고전압을 인가하여 소거 동작을 실시한다.Typically, an erase operation is performed by applying a voltage of 0V to all word lines and a high voltage of approximately 20V to a well.
다음으로, 상기 소거 동작에 의해 전체 셀이 소거되었는지를 검증한다(단계 220).Next, it is verified whether all cells have been erased by the erase operation (step 220).
이는 전체 셀의 문턱전압이 0V 보다 낮아졌는지 여부를 기준으로 판단한다.This is determined based on whether the threshold voltage of all cells is lower than 0V.
문턱전압이 0V 보다 큰 셀이 있는 경우에는 상기 소거 동작(단계 210)을 반복하여 실시한다.If there is a cell with a threshold voltage greater than 0V, the erase operation (step 210) is repeated.
상기 검증 결과 전체 셀이 소거된 경우에는 소프트 프로그램 동작을 위하여 전체 워드라인에 소프트 프로그램 전압을 설정한다(단계 230).If all cells are erased as a result of the verification, a soft program voltage is set in all word lines for a soft program operation (step 230).
통상적으로는 일반적인 프로그램 동작시 인가되는 전압(~20V)에 비하여 낮은 전압(~12V)을 인가한다.Typically, a low voltage (~ 12V) is applied to the voltage (~ 20V) applied during a general program operation.
상기 설정된 전압에 따라 소프트 프로그램 동작을 실시한다(단계 240).The soft program operation is performed according to the set voltage (step 240).
다음으로, 상기 소프트 프로그램 동작이 완료되었는지 여부를 검증한다(단계 250).Next, it is verified whether the soft program operation is completed (step 250).
예를 들어, 소프트 프로그램 동작에 의하여 0V 이상으로 프로그램 된 셀이 발생한 경우에는 검증이 완료된 것으로 보고 소프트 프로그램 동작을 중단한다.For example, if a cell programmed to 0 V or more occurs by the soft program operation, the verification is completed and the soft program operation is stopped.
그렇지 못한 경우에는 상기 소프트 프로그램 전압을 일정량 증가하여 소프트 프로그램 동작 및 검증 동작을 반복한다(단계 260).If not, the soft program voltage is increased by a certain amount to repeat the soft program operation and the verify operation (step 260).
다만, 이러한 소거 동작에서는 과도한 소거 전압인가로 인하여 메모리 셀에 스트레스를 줄 영향이 있으며, 분포 특성이 좋은 셀에 대해서도 소프트 프로그램 전압이 인가되므로 프로그램/소거 동작의 반복에 의한 메모리 셀의 열화가 심화될 수 있다.However, in such an erase operation, the memory cell may be stressed due to excessive erase voltage, and a soft program voltage may be applied to a cell having good distribution characteristics, thereby causing deterioration of the memory cell due to repeated program / erase operations. Can be.
이에 본원 발명에서는 소거 전압을 순차적으로 증가시켜 가되 구간 별로 증가량을 상이하게 하여 별도의 소프트 프로그램 동작 없이 소거 셀의 분포를 개선할 수 있는 소거 동작을 제시하고자 한다.Accordingly, the present invention intends to propose an erase operation in which the erase voltage is sequentially increased but the increase amount is changed for each interval to improve the distribution of erase cells without a separate soft program operation.
도 3a는 본원 발명에 적용되는 불휘발성 메모리 장치의 메모리 셀 어레이를 도시한 도면이고, 도 3b는 본원 발명의 소거 동작시에 상기 메모리 셀 어레이에 인가되는 각종 전압을 도시한 표이다.3A is a diagram illustrating a memory cell array of a nonvolatile memory device according to the present invention, and FIG. 3B is a table showing various voltages applied to the memory cell array during an erase operation of the present invention.
상기 메모리 셀 어레이(300)는 비트라인(BL)과 메모리 셀 사이에 접속되는 드레인 선택 트랜지스터(DSTe, DSTo)와, 공통 소스 라인(CSL)과 메모리 셀 사이에 접속되는 소스 선택 트랜지스터(SSTe, SSTo)를 포함한다. 상기 드레인 선택 트랜지스터는 드레인 선택 라인(DSL)을 통해 각종 전압을 공급받고, 상기 소스 선택 트랜지스터는 소스 선택 라인(SSL)을 통해 각종 전압을 공급받는다. The
또한, 상기 소스 선택 트랜지스터(SSTe, SSTo)와 드레인 선택 트랜지스터(DSTe, DSTo) 사이에 직렬 접속된 복수의 메모리 셀들을 포함하는데 이를 셀 스트링이라 한다.In addition, a plurality of memory cells connected in series between the source select transistors SSTe and SSTo and the drain select transistors DSTe and DSTo are referred to as cell strings.
각 메모리 셀들은 동일 워드라인(WL0~WLn)에 접속되어 각종 프로그램 전압, 독출 전압등을 인가받는 셀들의 그룹인 페이지로 구분될 수 있다. 즉, 동일 페이지에 속한 셀들은 동일 워드라인에 접속된다.Each of the memory cells may be divided into pages, which are groups of cells connected to the same word lines WL0 to WLn and receiving various program voltages and read voltages. That is, cells belonging to the same page are connected to the same word line.
도 3b를 참고하면, 본원 발명의 소거 동작시에 전체 워드라인에는 0V의 전압 이 인가된다. 그리고 드레인 선택 라인(DSL), 소스 선택라인(SSL), 공통 소스라인(CSL),각 비트라인(BL)은 모두 플로팅 상태로 둔다. 다음으로, 웰에는 고전압(17V~20V)을 인가하는데 일정량씩 증가시켜 인가하되, 구간별로 그 증가량을 상이하게 한다.Referring to FIG. 3B, a voltage of 0V is applied to all word lines in the erase operation of the present invention. The drain select line DSL, the source select line SSL, the common source line CSL, and each bit line BL are left in a floating state. Next, while applying a high voltage (17V ~ 20V) to the well is increased by a certain amount, but the increase is different for each section.
즉, 최초 소거 전압에서 제1 소거 전압까지는 제1 스텝전압만큼 소거 전압을 증가시키고, 제1 소거 전압부터 제2 소거 전압 까지는 제2 스텝전압 만큼 소거 전압을 증가시킨다.That is, the erase voltage is increased by the first step voltage from the first erase voltage to the first erase voltage, and the erase voltage is increased by the second step voltage from the first erase voltage to the second erase voltage.
한편, 상기 소거 전압을 증가시키는지 여부는 소거 검증 동작을 수행하고 그 결과에 따라 판단된다. 이때 최초 소거 전압에서 제1 소거 전압까지 증가할 때는 제1 소거 검증 전압(1V)을 기준으로 검증을 수행하고 이를 제1 소거 검증 동작이라 한다. 또한, 제1 소거 전압에서 제2 소거 전압까지 증가할 때는 제2 소거 검증 전압(0V)을 기준으로 검증을 수행하고 이를 제2 소거 검증 동작이라 한다.On the other hand, whether to increase the erase voltage is performed according to the result of the erase verification operation. At this time, when the first erase voltage is increased from the first erase voltage, verification is performed based on the first erase verify
제1 소거 검증 동작(EV1)시에는 전체 워드라인에 제1 소거 검증 전압을 인가한다. 또한, 드레인 선택 라인(DSL), 소스 선택라인(SSL)에는 전원 전압(VCC)을 인가하고 공통 소스라인(CSL)은 접지시킨다.In the first erase verify operation EV1, the first erase verify voltage is applied to all word lines. In addition, a power supply voltage VCC is applied to the drain select line DSL and the source select line SSL, and the common source line CSL is grounded.
검증 대상이 되는 비트라인(BL)은 1V 레벨로 프리차지시키는바 상기 제1 소거 검증 전압과 같으므로, 실질적으로 상기 제1 소거 검증 동작은 0V를 기준으로 검증하는 것과 같다.Since the bit line BL to be verified is precharged to a level of 1V and is equal to the first erase verify voltage, the first erase verify operation is substantially the same as verifying with respect to 0V.
제2 소거 검증 동작(EV2)시에는 전체 워드라인에 제2 소거 검증 전압을 인가 한다. 또한, 드레인 선택 라인(DSL), 소스 선택라인(SSL)에는 전원 전압(VCC)을 인가하고 공통 소스라인(CSL)은 접지시킨다.In the second erase verify operation EV2, the second erase verify voltage is applied to all word lines. In addition, a power supply voltage VCC is applied to the drain select line DSL and the source select line SSL, and the common source line CSL is grounded.
검증 대상이 되는 비트라인(BL)은 1V 레벨로 프리차지시키는바, 실질적으로 상기 제2 소거 검증 동작은 -1V를 기준으로 검증하는 것과 같다.The bit line BL to be verified is precharged to a level of 1V. Substantially, the second erase verification operation is equivalent to verifying at −1V.
이제 본원 발명의 소거 방법을 살펴보기로 한다.Now, the erase method of the present invention will be described.
도 4는 본원 발명의 일실시예에 따른 불휘발성 메모리 장치의 소거 방법을 도시한 순서도이다.4 is a flowchart illustrating a method of erasing a nonvolatile memory device according to an embodiment of the present invention.
먼저 최초 소거 전압에 따른 소거 동작을 수행한다(단계 410).First, an erase operation according to the initial erase voltage is performed (step 410).
바람직하게는, 상기 최초 소거 전압은 15~18V이며, 메모리 셀의 웰에 인가되는 전압이다. 상기 최초 소거 전압이 통상적인 소거 전압에 비해 낮게 인가되어 고전압의 인가에 따른 스트레스가 감소될 수 있다.Preferably, the initial erase voltage is 15 to 18V and is a voltage applied to the well of the memory cell. The initial erase voltage may be lower than that of the conventional erase voltage, thereby reducing stress caused by application of a high voltage.
다음으로, 상기 소거 동작 후 제1 소거 검증 전압을 기준으로 검증 동작을 수행한다. 또한, 소거 전압이 제1 소거 전압에 도달하였는지를 판단한다.(단계 420).Next, after the erase operation, a verify operation is performed based on a first erase verify voltage. In addition, it is determined whether the erase voltage has reached the first erase voltage (step 420).
바람직하게는 상기 제1 소거 검증 전압은 0.5~1.5V 이다. 이때, 소거 검증 대상이 되는 셀과 접속된 비트라인은 1V로 프리차지 시킨다. 만약 상기 제1 소거 검증 전압으로 1V를 인가한 경우 실질적인 검증 기준전압은 0V가 된다. Preferably, the first erase verify voltage is 0.5 to 1.5V. At this time, the bit line connected to the cell to be erase verified is precharged to 1V. If 1V is applied as the first erase verify voltage, the actual verify reference voltage becomes 0V.
한편, 바람직하게는 상기 제1 소거 전압은 19V 이다. 즉, 상기 제1 소거 전 압에 19V에 도달하였는지를 판단한다. On the other hand, preferably, the first erase voltage is 19V. That is, it is determined whether the first erase voltage reaches 19V.
다음으로, 상기 단계(420)에서 검증이 완료되지 못한 경우에는 상기 소거 전압을 제1 스텝 전압만큼 증가시킨다(단계 430).Next, when verification is not completed in
바람직하게는 상기 제1 스텝 전압은 0.5~1.5V 인 것을 특징으로 한다.Preferably, the first step voltage is characterized in that 0.5 ~ 1.5V.
즉, 최초 소거 단계에서는 큰 스텝 전압을 인가하여 소거 전압 증가폭을 크게 한다.That is, in the initial erasing step, a large step voltage is applied to increase the erase voltage increment.
다음으로, 상기 증가된 소거 전압에 따라 소거 동작을 재실시 한다(단계 440).Next, the erase operation is performed again according to the increased erase voltage (step 440).
한편, 상기 단계(420)에서 검증이 완료된 경우, 또는 상기 소거 전압이 제1 소거 전압에 도달한 경우에는 제1 소거 전압에 따른 소거 동작을 실시한다(단계 450).Meanwhile, when verification is completed in
다음으로, 상기 소거 동작 후 제2 소거 검증 전압을 기준으로 검증 동작을 수행한다. (단계 460).Next, after the erase operation, the verify operation is performed based on the second erase verify voltage. (Step 460).
바람직하게는 상기 제2 소거 검증 전압은 0~0.5V이다. 이때, 소거 검증 대상이 되는 셀과 접속된 비트라인은 1V로 프리차지 시킨다. 만약, 제2 소거 검증 전압으로 0V를 인가한 경우, 실질적인 검증 기준전압은 -1V가 된다. 이는 소거 검증 전압을 더욱 낮춤으로써 소거되지 못한 셀들의 문턱전압을 더욱 낮추기 위함이다. Preferably, the second erase verify voltage is 0 to 0.5V. At this time, the bit line connected to the cell to be erase verified is precharged to 1V. If 0V is applied as the second erase verify voltage, the actual verify reference voltage becomes -1V. This is to further lower the threshold voltages of the cells that have not been erased by lowering the erase verify voltage.
실시예에 따라 상기 제2 소거 검증 전압이 선정된 제2 소거 전압에 도달한 경우에는 상기 검증 동작을 중지시킬 수 있다. 바람직 하게는 상기 제2 소거 전압은 20V인 것을 특징으로 한다.According to an exemplary embodiment, when the second erase verify voltage reaches a predetermined second erase voltage, the verify operation may be stopped. Preferably, the second erase voltage is 20V.
다음으로, 상기 단계(460)에서 검증이 완료되지 못한 경우에는 상기 소거 전압을 제2 스텝 전압만큼 증가시킨다(단계 470).If the verification is not completed in
상기 제2 스텝 전압은 상기 제1 스텝 보다 작게 하며, 바람직하게는 0.2~0.5V 인 것을 특징으로 한다.The second step voltage is smaller than the first step, and is preferably 0.2 to 0.5V.
즉, 최초 소거 단계에서는 큰 스텝 전압을 인가하여 소거 전압 증가폭을 크게 하다가, 일정 레벨까지 상승한 후에는 작은 스텝 전압을 인가하여 소거 전압 증가폭을 작게 한다.That is, in the initial erasing step, a large step voltage is applied to increase the erase voltage increase, and after the voltage is increased to a predetermined level, a small step voltage is applied to reduce the erase voltage increase.
다음으로, 상기 증가된 소거 전압에 따라 소거 동작을 재실시 한다(단계 480).Next, the erase operation is performed again according to the increased erase voltage (step 480).
한편, 상기 단계(460)에서 검증이 완료된 경우에는 소거 동작을 종료한다.On the other hand, if verification is completed in
이제, 소거 동작시 워드라인에 인가되는 전압 파형과 문턱 전압의 변화 상태를 살펴보기로 한다.Now, the change state of the voltage waveform and the threshold voltage applied to the word line in the erase operation will be described.
도 5a는 본원 발명의 일실시예에 따른 소거 동작시 워드라인에 인가되는 전압 파형을 도시한 도면이다.5A is a diagram illustrating a voltage waveform applied to a word line during an erase operation according to an exemplary embodiment of the present invention.
최초 소거 전압(17V)에서 제1 소거 전압(19V)까지는 제1 스텝 전압(1V) 만큼 소거 전압이 상승되다가, 제1 소거 전압에 도달한 이후부터는 제2 스텝 전압(0.5) 만큼 소거 전압이 상승한다. 이때, 최초 소거 전압(17V)에서 제1 소거 전압(19V)까지 상승하는 구간 동안에는 제1 소거 검증 전압이 인가되고, 제1 소거 전압에 도달한 이후부터는 제2 소거 검증 전압이 인가된다.From the initial erase
실시예에 따라 상기 스텝 전압들은 변경 가능하되, 제1 스텝 전압은 제2 스텝 전압보다 크게 인가한다.According to an embodiment, the step voltages may be changed, but the first step voltage may be greater than the second step voltage.
도 5b는 본원 발명의 일실시예에 따른 소거 동작에 의한 메모리 셀의 문턱전압 변화를 도시한 그래프이다.5B is a graph illustrating a change in the threshold voltage of a memory cell due to an erase operation according to an embodiment of the present invention.
제1 소거 동작 구간에서의 소거 전압 인가에 따른 문턱전압 변화율이 제2 소거 동작 구간에서의 소거 전압 인가에 따른 문턱전압 변화율보다 크다는 것을 알 수 있다. 이는 제1 소거 동작 구간에서의 스텝 전압이 제2 소거 동작 구간에서 스텝 전압보다 크기 때문이다.It can be seen that the threshold voltage change rate according to the erase voltage application in the first erase operation period is greater than the threshold voltage change rate according to the erase voltage application in the second erase operation period. This is because the step voltage in the first erase operation period is greater than the step voltage in the second erase operation period.
도 6은 본원 발명의 일실시예에 따른 소거 동작에 의한 메모리 셀의 문턱전압 분포를 도시한 그래프이다.6 is a graph illustrating a threshold voltage distribution of a memory cell by an erase operation according to an exemplary embodiment of the present invention.
도시된 바와 같이 제1 소거 동작 구간에 의해서는 제1 소거셀 분포가 형성되고, 제2 소거 동작 구간에 의해서는 제2 소거셀 분포가 형성된다.As shown, a first erase cell distribution is formed by the first erase operation period, and a second erase cell distribution is formed by the second erase operation period.
이는 검증 전압을 상이하게, 즉 제2 소거 검증 전압이 제1 소거 검증 보다 작게 인가하여 나타난 현상이다. 따라서, 상기 제1 소거 셀 분포의 최고 문턱 전압 값은 상기 제2 소거 셀 분포의 최고 문턱 전압값 보다 크게 된다.This is a phenomenon in which the verify voltage is applied differently, that is, the second erase verify voltage is smaller than the first erase verify. Therefore, the highest threshold voltage value of the first erase cell distribution is greater than the highest threshold voltage value of the second erase cell distribution.
이와 같은 구성에 따라 소거 동작 외에 별도의 소프트 프로그램 동작없이도 소거된 셀의 문턱전압 분포를 제2 소거 검증 전압 부근으로 형성할 수 있게 된다.According to this configuration, it is possible to form the threshold voltage distribution of the erased cell near the second erase verify voltage without any soft program operation in addition to the erase operation.
도 1은 통상적인 2비트 멀티 레벨 셀 불휘발성 메모리 장치의 데이터별 문턱전압의 분포를 도시한 도면이다.FIG. 1 is a diagram illustrating a distribution of threshold voltages for each data of a typical 2-bit multi-level cell nonvolatile memory device.
도 2는 통상적으로 사용되는 불휘발성 메모리 장치의 소거 동작 및 소프트 프로그램 동작을 도시한 순서도이다.2 is a flowchart illustrating an erase operation and a soft program operation of a conventionally used nonvolatile memory device.
도 3a는 본원 발명에 적용되는 불휘발성 메모리 장치의 메모리 셀 어레이를 도시한 도면이다.3A illustrates a memory cell array of a nonvolatile memory device according to the present invention.
도 3b는 본원 발명의 소거 동작시에 상기 메모리 셀 어레이에 인가되는 각종 전압을 도시한 표이다.3B is a table showing various voltages applied to the memory cell array during an erase operation of the present invention.
도 4는 본원 발명의 일실시예에 따른 불휘발성 메모리 장치의 소거 방법을 도시한 순서도이다.4 is a flowchart illustrating a method of erasing a nonvolatile memory device according to an embodiment of the present invention.
도 5a는 본원 발명의 일실시예에 따른 소거 동작시 워드라인에 인가되는 전압 파형을 도시한 도면이다.5A is a diagram illustrating a voltage waveform applied to a word line during an erase operation according to an exemplary embodiment of the present invention.
도 5b는 본원 발명의 일실시예에 따른 소거 동작에 의한 메모리 셀의 문턱전압 변화를 도시한 그래프이다.5B is a graph illustrating a change in the threshold voltage of a memory cell due to an erase operation according to an embodiment of the present invention.
도 6은 본원 발명의 일실시예에 따른 소거 동작에 의한 메모리 셀의 문턱전압 분포를 도시한 그래프이다.6 is a graph illustrating a threshold voltage distribution of a memory cell by an erase operation according to an exemplary embodiment of the present invention.
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