KR100934611B1 - 데이터 전송을 위한 장치 및 그 방법 - Google Patents

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Abstract

데이터 전송을 위한 장치 및 그 방법이 개시된다. 본 발명의 일 실시예에 따르면, m(임의의 자연수) 비트의 병렬 데이터와 동기화된 동기 신호들을 출력하는 데이터 출력부; 및 상기 데이터 출력부로부터 상기 병렬 데이터 및 상기 동기 신호를 입력받고, 상기 동기 신호들에 상응하여 설정한 동기 코드들을 병렬 데이터에 삽입하여 n(임의의 자연수) 비트의 직렬 데이터 스트림으로 변환하여 출력하며, 상기 직렬 데이터 스트림에 동기화된 클럭 신호를 생성하여 출력하는 제1 인터페이스부를 포함하되, 센서 또는 프로세서 중 어느 하나인 상기 데이터 출력부와 상기 제1 인터페이스부는 동일한 칩에 구비되는 것을 특징으로 하는 데이터 전송 장치가 제공될 수 있다. 따라서, 본 발명에 의해, 고화소의 픽셀 데이터를 전송함에 있어 밴드폭(bandwidth)을 약 2배 확장할 수 있다.
Figure R1020070041167
직렬 전송, LVDS, 데이터 변환

Description

데이터 전송을 위한 장치 및 그 방법{Device and method for transferring data}
도 1은 일반적인 이미지 센서와 부가 프로세서간의 이미지 데이터 전송을 위한 패러럴 인터페이스 구조를 예시한 도면.
도 2는 본 발명의 일 실시예에 따른 직렬 전송 방식으로 데이터를 전송할 수 있는 시스템의 블록 구성도.
도 3은 본 발명의 일 실시예에 따른 제1 인터페이스부의 내부 기능 구성 요소에 따른 블록도.
도 4는 본 발명의 일 실시예에 따른 이미지 센서가 출력하는 픽셀 데이터 및 동기 신호들에 대한 예시도.
도 5는 본 발명의 일 실시예에 따른 인코더부가 출력하는 데이터 및 클럭 신호의 예시도.
도 6은 본 발명의 일 실시예에 따른 동기 코드가 삽입된 픽셀 데이터의 예시도.
도 7은 본 발명의 일 실시예에 따른 직렬 데이터 변환부가 출력하는 데이터 및 클럭 신호의 예시도.
도 8은 본 발명의 일 실시예에 따른 LVDS 회로를 예시한 도면.
도 9는 본 발명의 일 실시예에 따른 LVDS의 파형을 예시한 도면.
도 10은 본 발명의 일 실시예에 따른 제2 인터페이스부의 내부 기능 블록을 예시한 도면.
도 11은 본 발명의 일 실시예에 따른 고속 직렬 데이터 전송을 위한 인터페이스를 통해 데이터를 전송한 경우와 종래의 병렬 데이터 전송을 위한 인터페이스를 통해 데이터를 전송한 경우를 비교한 그래프.
도 12는 본 발명의 일 실시예에 따른 제1 인터페이스부가 m비트의 병렬 데이터를 n비트의 직렬 데이터 스트림으로 변환하여 출력하는 방법을 나타낸 순서도.
도 13은 본 발명의 일 실시예에 따른 제2 인터페이스부가 직렬 데이터 스트림을 병렬 데이터 스트림으로 변환하여 출력하는 방법을 나타낸 순서도.
<도면의 주요 부분에 대한 부호의 설명>
220 : 제1 인터페이스부
310 : 인코더부
320 : 직렬 데이터 변환부
330 : 차등신호 출력부
230 : 제2 인터페이스부
1010 : 차등신호 입력부
1020 : 병렬 데이터 변환부
1030 : 디코더부
본 발명은 데이터 전송에 관한 것으로, 특히 이미지 센서와 이미지 시그널 프로세서간의 데이터를 빠른 속도로 전송할 수 있는 방법 및 그 시스템에 관한 것이다.
최근, 소형 및 박형의 촬상 소자가 휴대 전화기나 PDA(Personal Digital Assistant) 등의 소형 및 박형의 휴대용 단말기에 탑재됨으로써, 휴대용 단말기가 촬상 장치로서 기능할 수 있다. 즉, 촬상 소자는 휴대 전화기나 PDA 뿐 아니라 MP3 플레이어 등의 휴대용 단말기에도 구비되어 다양한 장치에서 외부 영상을 전자적인 데이터로 보유할 수 있도록 구현되어 있다. 따라서, 통신 기능을 구비한 휴대용 단말기인 경우 원격지로 음성 정보뿐만 아니라 촬상한 화상 정보도 전송할 수 있게 되었다.
이러한 촬상 장치에는 일반적으로 CCD(Charge Coupled Device)형 이미지 센서나 CMOS(Complementary Metal-Oxide Semiconductor)형 이미지 센서 등의 고체 촬상 소자가 사용된다. 그리고, 촬상 소자에서 생성된 픽셀 데이터는 m비트의 픽셀 데이터를 전송할 수 있는 데이터 버스를 통해 병렬 전송 방식으로 전송된다.
도 1을 참조하여 일반적인 촬상 소자와 이미지 시그널 프로세서간의 데이터 전송 방식에 대해 간략히 설명하기로 한다.
이미지 센서(110)는 베이어 패턴(Bayer pattern)을 가지는 센서로서, 단위 픽셀별로 렌즈를 통해 입력된 빛의 양에 상응하는 전기 신호(raw data)를 출력(이하, 편의상 "픽셀 데이터"라 칭하기로 함)한다.
이미지 시그널 프로세서(120)는 이미지 센서(110)로부터 입력된 픽셀 데이터를 YUV값으로 변환하고, 변환된 YUV 값을 베이스밴드 프로세서(미도시)로 출력한다. YUV 방식은 사람의 눈이 색상보다는 밝기에 민감하다는 사실에 착안한 방식으로, 색을 밝기(Luminance)인 Y성분과 색상(Chrominance)인 U와 V 성분으로 구분한다. Y성분은 오차에 민감하므로 색상 성분인 U와 V보다 많은 비트를 코딩한다. 전형적인 Y:U:V의 비율은 4:2:2 이다.
이미지 센서(110)는 m비트의 데이터를 동시에 전송할 수 있는 데이터 버스를 통해 m비트의 픽셀 데이터를 출력하며, 이미지 시그널 프로세서(120)가 해당 픽셀 데이터를 획득할 수 있도록 해당 픽셀 데이터에 동기화된 클럭 신호(PCLK), 수직 동기 신호(VSYNC), 유효 데이터 인에이블 신호(HREF)를 각각의 신호선을 통해 이미지 시그널 프로세서(120)로 출력한다.
예를 들어, 전송할 픽셀 데이터의 사이즈(size)가 aㅧb 픽셀(a개의 라인과 각 라인당 b개의 픽셀들을 포함함)이면, 하나의 수직 동기 신호(VSYNC)에 대해 유효 구간(예를 들어, 하이(High) 상태 또는 로우(Low) 상태로 미리 특정될 수 있음)에 상응하여 a개의 유효 데이터 인에이블 신호(HREF)가 출력되며, 하나의 유효 데이터 인에이블 신호(HREF)의 유효 구간(예를 들어, 하이 상태 또는 로우 상태로 미 리 특정될 수 있음) 동안 b개의 픽셀 데이터가 출력될 수 있다.
이미지 센서(110)와 이미지 시그널 프로세서(120)는 CMOS 또는 TTL 레벨의 싱글 엔디드 시그널(single ended signal) 방법을 사용하여 데이터를 전송하므로 클럭 신호를 100Mhz이상으로 높일 수 없는 문제점을 가지고 있다. 또한, 픽셀 데이터를 전송하기 위해 많은 신호선이 연결되어야 하며, 비교적 높은 입출력(I/O) 전압(예를 들어, 1.8V ~ 3.3V)에서 신호가 스윙(swing)하고, 대용량의 픽셀 데이터를 고속으로 전송하기 위해서는 클럭 신호(PCLK)의 주파수가 높아져야 하므로, 이에 따라 급속하게 전력 소모가 증가되는 문제점을 가지고 있다. 이외에도, 많은 시그널 노이즈 발생과 같은 문제점을 가지고 있다.
따라서, 상술한 문제점을 해결하기 위한 본 발명은 m비트의 병렬 데이터를 n비트의 직렬 데이터 스트림으로 변환한 후 저압차등신호를 이용하여 전송할 수 있는 데이터 전송을 위한 장치 및 그 방법을 제공하기 위한 것이다.
또한, 본 발명은 휴대용 단말기에서 고화소의 픽셀 데이터를 전송함에 있어 밴드폭(bandwidth)을 약 2배 확장할 수 있는 데이터 전송을 위한 장치 및 그 방법을 제공하기 위한 것이다.
또한, 본 발명은 저압차등신호를 이용하여 픽셀 데이터를 전송함으로써 데이터 전송에 필요한 신호선을 줄일 수 있으며, 전력 소모를 줄일 수 있는 데이터 전송을 위한 장치 및 그 방법을 제공하기 위한 것이다.
또한, 본 발명은 저압차등신호를 이용하여 픽셀 데이터를 전송함으로써 데이터 또는 클럭 신호를 전송하는 신호선의 전자파 간섭(EMI)을 개선할 수 있는 데이터 전송을 위한 장치 및 그 방법을 제공하기 위한 것이다.
또한, 본 발명은 데이터 전송을 위해 필요한 내부 신호선의 수를 감소시킴으로써, PCB 설계가 용의하며 케이블, PCB 트레이스(trace)수 및 커넥터의 크기를 줄임으로써 비용을 절감할 수 있는 데이터 전송을 위한 장치 및 그 방법을 제공하기 위한 것이다.
또한, 본 발명은 데이터 전송을 위해 필요한 신호선의 수를 감소시킴으로써, I/O핀을 줄여 부품을 소형화할 수 있는 데이터 전송을 위한 장치 및 그 방법을 제공하기 위한 것이다.
이외의 본 발명의 목적들은 하기의 실시예에 대한 설명을 통해 쉽게 이해될 수 있을 것이다.
상술한 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 각각의 칩간에 데이터 전송시 병렬 데이터를 직렬 데이터로 전송하고 수신할 수 있는 장치가 제공된다.
본 발명의 일 실시예에 따르면, m(임의의 자연수) 비트의 병렬 데이터와 동기화된 동기 신호들을 출력하는 데이터 출력부; 및 상기 데이터 출력부로부터 상기 병렬 데이터 및 상기 동기 신호를 입력받고, 상기 동기 신호들에 상응하여 설정한 동기 코드들을 병렬 데이터에 삽입하여 n(임의의 자연수) 비트의 직렬 데이터 스트림으로 변환하여 출력하며, 상기 직렬 데이터 스트림에 동기화된 클럭 신호를 생성하여 출력하는 제1 인터페이스부를 포함하되, 센서 또는 프로세서 중 어느 하나인 상기 데이터 출력부와 상기 제1 인터페이스부는 동일한 칩에 구비되는 것을 특징으로 하는 데이터 전송 장치가 제공될 수 있다.
상기 제1 인터페이스부는, 상기 동기 코드를 상기 병렬 데이터 삽입하여 출력하며, 상기 동기 코드가 삽입된 병렬 데이터에 동기화된 제1 클럭 신호를 생성하여 출력하는 인코더부; 및 상기 동기 코드가 삽입된 병렬 데이터를 상기 n비트씩 시프트(shift)시켜 n비트 단위의 상기 직렬 데이터 스트림으로 변환하여 출력하며, 상기 제1 클럭 신호를 분주한 제2 클럭 신호를 생성하여 출력하는 직렬 데이터 변환부를 포함할 수 있다.
상기 데이터 출력부가 피사체에 상응하는 m비트의 픽셀 데이터 및 상응하는 동기 신호들을 출력하는 이미지 센서인 경우, 상기 동기 신호들은 상기 병렬 데이터의 획득을 위한 클럭 신호(PCLK), 각각의 프레임의 식별을 위한 수직 동기 신호(VSYNC) 및 각 프레임내의 라인의 식별을 위한 유효 데이터 인에이블 신호(HREF)이고, 상기 인코더부는 상기 수직 동기 신호(VSYNC)가 제1 상태로 변경되면, 프레임의 시작을 지시하는 SOF(start of frame sync code)를 상기 병렬 데이터에 삽입하며, 상기 수직 동기 신호(VSYNC)가 제2 상태로 변경되면, 프레임의 종료를 지시하는 EOF(end of frame sync code)를 상기 병렬 데이터에 삽입하되, 상기 제1 상태 는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 어느 하나이며, 상기 제2 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 다른 하나일 수 있다.
상기 인코더부는 상기 수직 동기 신호(VSYNC)가 상기 제1 상태로 변경된 후 상기 유효 데이터 인에이블 신호(HREF)가 제3 상태로 변경되면, 라인의 시작을 지시하는 SOL(start of line sync code)를 상기 병렬 데이터에 삽입하며, 상기 유효 데이터 인에이블 신호가 제4 상태로 변경되면, 상기 라인의 종료를 지시하는 EOL(end of line sync code)를 상기 병렬 데이터 삽입하되, 상기 제3 상태는 상기 제1 상태 및 상기 제2 상태 중 어느 하나이고, 상기 제4 상태는 상기 제1 상태 및 상기 제2 상태 중 다른 하나일 수 있다.
상기 직렬 데이터 스트림과 상기 제2 클럭 신호를 저압차등신호로 변환하여 출력하는 차등신호 출력부를 더 포함하되, 상기 직렬 데이터 변환부는 상기 직렬 데이터 스트림의 출력을 위한 복수개의 데이터 신호선과 상기 클럭 신호를 출력하기 위한 클럭 신호선을 통해 상기 차등신호 출력부와 연결될 수 있다.
상기 직렬 데이터 변환부는 상기 직렬 데이터 스트림의 홀수 위치의 비트값은 제1 데이터 신호선을 통해 출력하며, 상기 짝수 위치의 비트값은 제2 데이터 신호선을 통해 상기 차등신호 출력부로 출력할 수 있다.
상기 직렬 데이터 변환부는 상기 동기 코드가 삽입된 픽셀 데이터를
Figure 112007031925416-pat00001
비트 씩 시프트시켜 상위
Figure 112007031925416-pat00002
비트의 직렬 데이터 스트림은 제1 데이터 신호선을 통해 출력하며, 하위
Figure 112007031925416-pat00003
비트의 직렬 데이터 스트림은 제2 데이터 신호선을 통해 상기 차등신호 출력부로 출력할 수 있다.
본 발명의 다른 실시예에 따르면, 입력되는 n(임의의 자연수)비트의 직렬 데이터 스트림 및 동기화된 클럭 신호를 입력받아 m(임의의 자연수)비트의 병렬 데이터로 변환하여 미리 설정된 동기 코드를 검출하여 상응하는 동기 신호를 생성하며, 상기 동기 코드가 제거된 병렬 데이터를 출력하는 제2 인터페이스부; 및 상기 제2 인터페이스부를 통해 상기 병렬 데이터 및 상기 동기 신호를 입력받아 미리 정해진 데이터 포맷으로 변환하는 프로세서를 포함하되, 상기 프로세서와 상기 제2 인터페이스부는 동일한 칩에 구비되는 것을 특징으로 하는 데이터 수신 장치가 제공될 수 있다.
상기 제2 인터페이스부는, 상기 직렬 데이터 스트림을 상기 n비트씩 시프트시켜 상기 m비트의 병렬 데이터로 변환하는 병렬 데이터 변환부; 및 상기 병렬 데이터에서 상기 동기 코드를 검출하여 상응하는 상기 동기 신호를 생성하고, 상기 동기 코드가 제거된 병렬 데이터를 출력하는 디코더부를 포함할 수 있다.
상기 디코더부는 상기 변환된 병렬 데이터가 SOF이면, 제1 상태로 변경된 수직 동기 신호(VSYNC)를 생성하여 출력하며, 상기 변환된 병렬 데이터가 EOF이면, 제2 상태로 변경된 수직 동기 신호(VSYNC)를 생성하여 출력하되, 상기 제1 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 어느 하나이며, 상기 제2 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 다른 하나일 수 있다.
상기 디코더부는 상기 변환된 병렬 데이터가 SOL이면, 상기 제3 상태로 변환된 유효 데이터 인에이블 신호(HREF)를 생성하여 출력하며, 상기 변환된 병렬 데이터가 EOL이면 상기 제4 상태로 변환된 유효 데이터 인에이블 신호(HREF)를 생성하여 출력하되, 상기 제3 상태는 상기 제1 상태 및 상기 제2 상태 중 어느 하나이며, 상기 제4 상태는 상기 제1 상태 및 상기 제2 상태 중 다른 하나일 수 있다.
상기 저압차등신호를 입력받아 상기 직렬 데이터 스트림으로 변환하여 출력하는 차등신호 입력부를 더 포함하되, 상기 직렬 데이터 변환부는 상기 직렬 데이터 스트림의 입력을 위한 복수개의 데이터 신호선과 상기 클럭 신호의 입력을 위한 하나의 클럭 신호선을 통해 상기 차등신호 입력부와 연결될 수 있다.
상기 직렬 데이터 변환부는 제1 데이터 신호선을 통해 상기 직렬 데이터 스트림의 홀수 위치의 비트값을 입력받고, 제2 데이터 신호선을 통해 상기 직렬 데이터 스트림의 짝수 위치의 비트값을 입력받아 상기 병렬 데이터로 변환할 수 있다.
상기 직렬 데이터 변환부는 제1 데이터 신호선을 통해 상기 직렬 데이터 스트림의 상위
Figure 112007031925416-pat00004
비트의 비트값들을 입력받고, 제2 데이터 신호선을 통해 상기 직렬 데이터 스트림의 하위
Figure 112007031925416-pat00005
비트의 비트값들을 입력받아 상기 병렬 데이터로 변환할 수 있다.
본 발명의 또 다른 실시예에 따르면, m(임의의 자연수) 비트의 병렬 데이터를 n(상기 m보다 작은 임의의 자연수)비트의 직렬 데이터 스트림으로 변환하는 데이터 전송 장치; 및 상기 직렬 데이터 스트림을 입력받아 상기 병렬 데이터로 변환하는 데이터 수신 장치를 포함하되, 상기 데이터 전송 장치는, m(임의의 자연수) 비트의 병렬 데이터와 동기화된 동기 신호들을 출력하는 데이터 출력부; 및 상기 데이터 출력부로부터 상기 병렬 데이터 및 상기 동기 신호를 입력받고, 상기 동기 신호들에 상응하여 설정한 동기 코드들을 병렬 데이터에 삽입한 후 n(임의의 자연수)비트의 직렬 데이터 스트림으로 변환하여 출력하며, 상기 직렬 데이터 스트림에 동기화된 클럭 신호를 생성하여 출력하는 제1 인터페이스부를 포함하며, 상기 데이터 수신 장치는, 입력되는 n(임의의 자연수)비트의 직렬 데이터 스트림 및 동기화된 클럭 신호를 입력받아 m(임의의 자연수)비트의 병렬 데이터로 변환한 후 미리 설정된 동기 코드를 검출하여 상응하는 동기 신호를 생성하며, 상기 동기 코드가 제거된 병렬 데이터를 출력하는 제2 인터페이스부; 및 상기 제2 인터페이스부를 통해 상기 병렬 데이터 및 상기 동기 신호를 입력받아 미리 정해진 데이터 포맷으로 변환하는 프로세서를 포함하는 것을 특징으로 하는 디지털 처리 장치가 제공될 수 있다.
상기 센서 또는 프로세서 중 어느 하나인 상기 데이터 출력부와 상기 제1 인터페이스부는 동일한 칩에 구비되며, 상기 제2 인터페이스부와 상기 프로세서는 동일한 칩에 구비될 수 있다.
본 발명의 다른 측면에 따르면, 칩들간에 데이터 전송시 병렬 데이터를 직렬 데이터로 변환하여 전송 또는 수신할 수 있는 방법이 제공된다.
본 발명의 일 실시예에 따르면, 센서 또는 프로세서 중 어느 하나와 제1 인터페이스부를 포함하는 데이터 전송 장치가 데이터를 전송하는 방법에 있어서, 상기 센서 또는 상기 프로세서 중 어느 하나가 m(임의의 자연수)비트의 병렬 데이터 및 동기화된 동기 신호들을 출력하는 단계; 상기 제1 인터페이스부가 상기 병렬 데이터 및 상기 동기 신호들을 입력받아 상기 동기 신호들에 상응하여 설정한 동기 코드들을 상기 병렬 데이터에 삽입하는 단계; 및 상기 제1 인터페이스부가 상기 동기 코드가 삽입된 병렬 데이터를 n(임의의 자연수)비트씩 시프트시켜 직렬 데이터 스트림으로 변환하여 출력하며, 상기 직렬 데이터 스트림에 동기화된 클럭 신호를 생성하여 출력하는 단계를 포함하는 데이터 전송 방법이 제공될 수 있다.
상기 동기 신호들에 상응하여 설정된 동기 코드들을 상기 병렬 데이터를 삽입하는 단계는, 수직 동기 신호가 제1 상태이면, 프레임의 시작에 상응하여 미리 설정된 제1 동기 코드를 상응하는 픽셀 데이터의 앞에 삽입하는 단계; 상기 수직 동기 신호가 제2 상태이면, 상기 프레임의 끝에 상응하여 미리 설정된 제2 동기 코드를 상응하는 픽셀 데이터의 뒤에 삽입하는 단계; 유효 데이터 인에이블 신호가 제3 상태이면, 라인의 시작에 상응하여 미리 설정된 제3 동기 코드를 상응하는 픽셀 데이터의 앞에 삽입하는 단계; 및 상기 유효 데이터 인에이블 신호가 제4 상태이면, 라인의 끝에 상응하여 미리 설정된 제4 동기 코드를 상응하는 픽셀 데이터의 뒤에 삽입하는 단계를 포함하되, 상기 제1 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 어느 하나이며, 상기 제2 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 다른 하나이며, 상기 제3 상태는 상기 제1 상태 및 상기 제2 상태 중 어느 하나이며, 상기 제4 상태는 상기 제1 상태 및 상기 제2 상태 중 다른 하나일 수 있다.
상기 직렬 데이터 스트림으로 변환하여 출력하는 단계는, 상기 동기 코드가 삽입된 픽셀 데이터를
Figure 112007031925416-pat00006
비트씩 시프트시켜 상위
Figure 112007031925416-pat00007
비트의 직렬 데이터 스트림을 제1 채널을 통해 출력하는 단계; 및 하위
Figure 112007031925416-pat00008
비트의 직렬 데이터 스트림을 제2 채널을 통해 출력하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 제2 인터페이스부와 프로세서를 포함하는 데이터 수신 장치가 데이터를 수신하는 방법에 있어서, 상기 제2 인터페이스부가 직렬 데이터 스트림을 입력받아 n(임의의 자연수)비트만큼 쉬프트시켜 m(임의의 자연수)비트 단위의 병렬 데이터를 생성하는 단계; 상기 제2 인터페이스부가 상기 병렬 데이터에서 미리 설정된 동기 코드를 검출하여 동기 코드가 제거된 병렬 데이터 와 상기 검출된 동기 코드에 상응하여 상기 동기 코드가 제거된 병렬 데이터에 동기화된 동기 신호들을 생성하여 출력하는 단계; 및 상기 프로세서가 상기 병렬 데이터 및 상기 동기 신호를 입력받아 상기 병렬 데이터를 미리 정해진 데이터 포맷으로 변환하여 출력하는 단계를 포함하는 데이터 수신 방법이 제공될 수 있다.
상기 동기 코드가 제거된 병렬 데이터에 동기화된 동기 신호들을 생성하여 출력하는 단계는, 상기 병렬 데이터가 SOF이면, 제1 상태로 갱신된 수직 동기 신호(VSYNC) 및 제3 상태로 갱신된 유효 데이터 인에이블 신호(HREF)를 생성하여 출력하는 단계; 상기 병렬 데이터가 EOF이면, 상기 제2 상태로 갱신된 수직 동기 신호(VSYNC) 및 상기 제4 상태로 갱신된 유효 데이터 인에이블 신호(HREF)를 생성하여 출력하는 단계; 상기 병렬 데이터가 SOL이면, 상기 제3 상태로 갱신된 유효 데이터 인에이블 신호(HREF)를 생성하여 출력하는 단계; 및 상기 병렬 데이터가 EOL이면, 상기 제4 상태로 갱신된 유효 데이터 인에이블 신호(HREF)를 생성하여 출력하는 단계를 포함하되, 상기 제1 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 어느 하나이며, 상기 제2 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 다른 하나이며, 상기 제3 상태는 상기 제1 상태 및 상기 제2 상태 중 어느 하나이고, 상기 제4 상태는 상기 제1 상태 및 상기 제2 상태 중 다른 하나일 수 있다.
직렬 데이터 스트림을 입력받아 상기 n비트만큼 쉬프트시켜 m(임의의 자연수)비트 단위의 병렬 데이터를 생성하는 단계는, 제1 채널 및 제2 채널을 통해 n비트의 비트값을 각각 입력받는 단계; 및 상기 입력된 비트값을 미리 정해진 순서대 로 각각 n비트씩 쉬프트시키고 머지하여 상기 병렬 데이터를 생성하여 출력하는 단계를 포함할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. 또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2는 본 발명의 일 실시예에 따른 직렬 전송 방식으로 데이터를 전송하기 위한 시스템의 블록 구성도이다. 이하에서 센서부(202)는 이미지 센서(210)와 제1 인터페이스(220)를 포함하여 구성되며, 센서부(202)는 후단에 연결되는 프로세서(예를 들어, 이미지 시그널 프로세서(220))에 m(자연수)비트의 픽셀 데이터를 n(자연수)비트의 직렬 데이터 스트림으로 변환하여 출력하는 것을 가정하여 설명하기로 한다. 즉, 본 명세서에서 센서부(202)는 픽셀 데이터를 n비트의 직렬 데이터 스트 림으로 변환하며, 프로세서부(204)는 n비트의 직렬 데이터를 입력받아 m비트의 픽셀 데이터로 변환하여 처리하는 기능을 수행할 수 있다.
도 2를 참조하면, 직렬 데이터 전송 방식으로 데이터를 전송하기 위한 시스템(200)은 센서부(202)와 프로세서부(204)를 포함하여 구성된다.
그리고, 센서부(202)는 이미지 센서(210)와 제1 인터페이스부(220)를 포함하여 구성되며, 프로세서부(204)는 제2 인터페이스부(230)와 이미지 시그널 프로세서(240)를 포함하여 구성된다.
이미지 센서(210)는 피사체에 상응하는 광 신호를 변환한 신호(이하, 이해와 설명의 편의를 위해 "픽셀 데이터"라 칭하기로 함)를 생성하여 제1 인터페이스부(220)로 출력하는 기능을 수행한다.
예를 들어, 이미지 센서(210)는 CCD 또는 CMOS 센서와 같이 복수의 단위 픽셀이 행(row) 또는 열(column)을 따라 배치된 픽셀 어레이를 포함하며 각 단위 픽셀은 피사체의 광 신호를 전기적인 신호로 변환하여 출력하는 광전 변환 소자(예를 들어, 포토 다이오드)를 포함할 수 있다.
이미지 센서(210)는 픽셀 데이터 및 해당 픽셀 데이터에 동기화된 동기 신호들(예를 들어, 클럭 신호(PCLK), 수직 동기 신호(VSYNC), 유효 데이터 인에이블 신호(HREF))을 생성하여 제1 인터페이스부(220)로 출력한다.
여기서, 클럭 신호(PCLK)는 이미지 센서(210)에서 출력되는 픽셀 데이터의 획득을 위한 동기 신호이며, 수직 동기 신호(VSYNC)는 각각의 프레임(frame)에 따른 데이터를 식별하기 위한 동기 신호이고, 유효 데이터 인에이블 신호(HREF)는 각 각의 유효 구간(즉, 각각의 라인(line)) 동안 출력되는 데이터를 식별하기 위한 동기 신호이다.
이하, 본 명세서에서는 수직 동기 신호(VSYNC)가 제1 상태(폴링 에지(falling edge)이고, 유효 데이터 인에이블 신호(HREF)가 제2 상태(rising edge)인 경우, 해당 에지에서 픽셀 데이터의 획득을 개시하도록 하는 것을 중점으로 설명하나 구현 방법에 따라서는 수직 동기 신호가 제2 상태이며, 유효 데이터 인에이블 신호(HREF)가 제1 상태인 경우, 해당 에지에서 픽셀 데이터의 획득을 개시하도록 할 수도 있음은 당연하다.
또한, 유효 데이터 인에이블 신호(HREF)는 복수의 유효 구간(예를 들어, 420a, 420b, …, 420n)을 가지며 수직 동기 신호(VSYNC)가 로우 상태인 동안 해당 유효 구간내에서 x축 정보 카운터(미도시)가 갱신되며, 해당 갱신된 카운트에 의해 x축 좌표를 생성할 수 있다.
그리고, y축 좌표는 유효 데이터 인에이블 신호(HREF) 내의 유효 구간이 시작되는 시점마다 y축 정보 카운터(미도시)가 갱신되어 갱신된 카운트에 의해 생성될 수 있다.
즉, 이미지 센서(210)는 m비트의 픽셀 데이터와 해당 동기 신호들(예를 들어, 클럭 신호(PCLK), 수직 동기 신호(VSYNC), 유효 데이터 인에이블 신호(HREF))을 생성하여 제1 인터페이스부(220)로 출력한다.
제1 인터페이스부(220)는 이미지 센서(210)로부터 m비트의 픽셀 데이터와 상응하는 동기 신호들을 입력받아 n비트의 직렬 데이터 스트림으로 변환하고, 해당 직렬 데이터 스트림에 동기화된 클럭 신호를 생성하여 출력하는 기능을 수행한다. 이하, 제1 인터페이스부(220)의 내부 기능에 대한 설명은 하기에서 도 3을 참조하여 상세히 설명하기로 한다.
전술한 바와 같이, 센서부(202)는 피사체에 상응하는 m비트의 픽셀 데이터를 생성한 후 n비트의 직렬 데이터 스트림으로 변환하고, 해당 직렬 데이터 스트림에 동기화된 클럭 신호와 함께 프로세서부(204)로 출력하는 기능을 수행한다.
프로세서부(204)는 센서부(202)를 통해 입력되는 클럭 신호에 상응하여 n비트의 직렬 데이터 스트림을 획득하여 m비트의 픽셀 데이터로 변환한 후 미리 정해진 이미지 데이터 포맷으로 변환하는 기능을 수행한다.
프로세서부(204)에서 n비트의 직렬 데이터 스트림을 입력받아 m비트의 병렬 데이터(즉, 픽셀 데이터)로 변환하는 제2 인터페이스부(230)의 기능에 대해서는 하기에서 도 10을 참조하여 상세히 설명하기로 한다.
이미지 시그널 프로세서(240)는 제2 인터페이스부(230)를 통해 출력된 m비트의 픽셀 데이터를 입력받아 미리 정해진 영상 데이터 포맷으로 변환하는 기능을 수행한다.
상술한 바와 같이, 본 발명에 따른 센서부(202)는 m비트의 픽셀 데이터를 생성하여 n비트의 직렬 데이터 스트림으로 변환하여 후단에 연결된 프로세서부(204)로 출력함으로써, 고속으로 데이터를 전송할 수 있는 이점이 있다.
본 명세서에서는 센서부(202)가 m비트의 병렬 데이터를 n비트의 직렬 데이터 스트림으로 변환하여 출력하는 것을 중점으로 설명하였으나, 병렬 전송 방식으로 데이터를 출력하는 임의의 장치(예를 들어, 베이스밴드 프로세서 등)에서도 동일하게 적용될 수 있음은 당연하다.
또한, 본 명세서에서 프로세서부(204)가 n비트의 직렬 데이터 스트림을 입력받아 m비트의 픽셀 데이터로 변환하는 것으로 가정하여 설명하였으나, 프로세서부(204)가 m비트의 병렬 데이터를 n비트의 직렬 데이터 스트림으로 변환하여 후단의 다른 프로세서(예를 들어, 베이스밴드 프로세서)로 출력할 수도 있음은 당연하다.
이와 같이, 센서부(202)가 m비트의 픽셀 데이터를 n비트의 직렬 데이터 스트림으로 변환하여 출력함으로써, 데이터 전송시 프레임 레이트(frame rate)를 높일 수 있는 이점이 있다.
도 3은 본 발명의 일 실시예에 따른 제1 인터페이스부의 내부 기능 구성 요소에 따른 블록도이며, 도 4는 본 발명의 일 실시예에 따른 이미지 센서가 출력하는 픽셀 데이터 및 동기 신호들에 대한 예시도이고, 도 5은 본 발명의 일 실시예에 따른 인코더부가 출력하는 데이터 및 클럭 신호의 예시도이며, 도 6은 본 발명의 일 실시예에 따른 동기 코드가 삽입된 픽셀 데이터의 예시도이고, 도 7은 본 발명의 일 실시예에 따른 직렬 데이터 변환부가 출력하는 데이터 및 클럭 신호의 예시도이며, 도 8은 본 발명의 일 실시예에 따른 LVDS 회로를 예시한 도면이고, 도 9는 본 발명의 일 실시예에 따른 LVDS의 파형을 예시한 도면이다. 이하에서, 피사체에 상응하는 픽셀 데이터를 출력하는 센서부(202)는 m비트의 픽셀 데이터를 n비트의 직렬 데이터 스트림으로 변환하여 출력하는 것을 중점으로 설명하기로 한다. 이하에서 설명되는 제1 인터페이스부(220)는 센서부(202)에 포함되는 것을 가정하여 설명하기로 한다. 따라서, 센서부(202)의 이미지 센서(210)와 제1 인터페이스부(220)는 하나의 칩에 포함되며, 하나의 칩내에서 구성 요소들간의 데이터 전송은 병렬 전송 방식으로 전송될 수 있다. 그리고, 칩들간의 데이터 전송은 직렬 데이터 전송 방식으로 데이터를 전송하도록 할 수 있다(즉, 센서부(202)내에서 이미지 센서(210)와 제1 인터페이스부(220)간의 데이터 전송은 병렬 전송 방식으로 데이터를 전송할 수 있으며, 센서부(202)와 프로세서부(204)간의 데이터 전송은 직렬 데이터 방식으로 전송되도록 할 수 있다).
이하, 센서부(202)내에 포함되어 이미지 센서(210)에서 출력된 픽셀 데이터를 직렬 데이터 스트림으로 변환하여 출력하는 제1 인터페이스부(220)에 대해 상세히 설명하기로 한다.
도 3을 참조하면, m비트 단위의 픽셀 데이터를 n비트 단위의 직렬 데이터 스트림으로 변환할 수 있는 제1 인터페이스부(220)는 인코더부(310), 직렬 데이터 변환부(320) 및 차등신호 출력부(330)를 포함하여 구성된다.
인코더부(310)는 픽셀 데이터와 해당 픽셀 데이터에 동기화된 하나 이상의 동기 신호들(예를 들어, 제1 클럭 신호(PCLK), 수직 동기 신호(VSYNC), 유효 데이터 인에이블 신호(HREF) 등)을 이미지 센서(210)로부터 입력받아 해당 동기 신호들에 따라 미리 정해진 동기 코드를 픽셀 데이터의 앞 또는 뒤에 삽입하여 직렬 데이터 변환부(320)로 출력하는 기능을 수행한다. 또한, 인코더부(310)는 동기 코드가 삽입된 픽셀 데이터에 동기화된 클럭 신호(이하, 이해와 설명의 편의를 위해 "제1 클럭 신호"라 칭하기로 함)를 직렬 데이터 변환부(320)로 출력할 수 있다.
우선, 도 4를 참조하여 인코더부(310)가 픽셀 데이터를 획득하는 방법 및 각각의 동기 코드를 삽입하는 방법에 대해 간략하게 설명하기로 한다.
도 4를 참조하면, 인코더부(310)는 수직 동기 신호(VSYNC)가 로우(Low) 상태이며, 유효 데이터 인에이블 신호(HREF)가 하이 상태인 경우, 클럭 신호(PCLK)에 상응하여 픽셀 데이터를 획득할 수 있다. 그리고, 유효 데이터 인에이블 신호(HREF)가 각각 하이 상태인 경우를 본 명세서에서는 유효 구간이라 칭하기로 한다. 유효 데이터 인에이블 신호(HREF)의 각각의 유효 구간에서 획득되는 픽셀 데이터는 동일한 라인에 포함되는 픽셀 데이터들임을 나타낸다. 즉, 도 4의 420a인 상태에서 획득되는 픽셀 데이터들은 동일한 y축 좌표를 갖는다. 전술한 바와 같이, y축 좌표는 유효 데이터 인에이블 신호(HREF)가 제2 상태가 되는 시점마다 갱신된다고 하였으므로, 430a, 430b,…, 430n에서 y축 좌표는 각각 갱신되는 것을 알 수 있다.
따라서, 수직 동기 신호(VSYNC)가 로우(Low) 상태이며, 유효 데이터 인에이블 신호(HREF)의 최초의 유효 구간에서 처음으로 획득되는 픽셀 데이터는 해당 프레임내의 최초의 데이터임을 알 수 있다. 이로 인해, 인코더부(310)는 해당 시점에 획득된 픽셀 데이터의 앞에 해당 프레임의 시작을 알리는 동기 코드(프레임 시작 동기 코드(SOF: start of frame sync code)-이하, 이해와 설명의 편의를 위해 "SOF"라 칭하기로 함)를 삽입한다.
그리고, 유효 데이터 인에이블 신호(HREF)가 제2 상태로 변경되는 경우, 인코더부(310)는 최초 획득되는 픽셀 데이터의 앞에 라인의 시작을 알리는 동기 코드(라인 시작 동기 코드(SOL: start of line sync code)- 이하, 이해와 설명의 편의를 위해 "SOL"이라 칭하기로 함)를 삽입한다. 즉, 인코더부(HREF)는 유효 데이터 인에이블 신호(HREF)가 제2 상태로 변경된 직후 SOL을 삽입할 수 있다.
여기서, 인코더부(310)는 수직 동기 신호(VSYNC)가 제1 상태로 변경된 직후에는 SOF를 삽입하므로, 이 경우 유효 데이터 인에이블 신호(HREF)가 제2 상태로 변경되더라도 SOL을 삽입하지는 않는다. 즉, SOF만으로 수직 동기 신호(VSYNC)가 제1 상태로 변경된 것과 유효 데이터 인에이블 신호(HREF)가 제2 상태로 변경된 것을 인식할 수 있다.
또한, 인코더부(310)는 유효 데이터 인에이블 신호(HREF)의 유효 구간내에서 마지막으로 획득되는 픽셀 데이터 이후에 라인의 끝을 알리는 동기 코드(라인 종료 동기 코드(EOL: end of line sync code)- 이하, 이해와 설명의 편의를 위해 "EOL"이라 칭하기로 함)를 삽입한다.
이와 마찬가지로, 인코더부(310)는 수직 동기 신호(VSYNC)가 로우 상태인 경우, 유효 데이터 인에이블 신호(HREF)의 마지막 유효 주기내에서의 마지막 획득된 픽셀 데이터 이후에는 프레임의 끝을 알리는 동기 코드(프레임 종료 동기 코드(EOF: end of frame sync code)-이하, 이해와 설명의 편의를 도모하기 위해 "EOF"라 칭하기로 함)를 삽입한다.
여기서, 인코더부(310)는 EOF가 삽입되는 경우(즉, 수직 동기 신호(VSYNC)가 로우 상태인 경우, 유효 데이터 인에이블 신호(HREF)의 마지막 유효 주기내에서 마지막 획득된 픽셀 데이터 이후에는) EOL을 삽입하지 않고, EOF만을 삽입한다. 즉, EOF는 수직 동기 신호(VSYNC)가 제2 상태로 변경되는 것을 알리는 동시에 유효 데이터 인에이블 신호(HREF)가 제1 상태로 변경되는 것을 지시할 수 있다.
즉, 인코더부(310)는 이미지 센서(210)로부터 m비트의 픽셀 데이터와 해당 픽셀 데이터에 동기화된 동기 신호들을 입력받으며, 각 동기 신호들에 상응하여 미리 설정된 각각의 동기 코드들을 삽입한 픽셀 데이터와 해당 동기 코드가 삽입된 픽셀 데이터에 동기화된 제1 클럭 신호를 생성하여 직렬 데이터 변환부(320)로 출력할 수 있다.
도 5에 인코더부(310)가 직렬 데이터 변환부(320)로 출력하는 동기 코드가 삽입된 픽셀 데이터와 제1 클럭 신호가 예시되어 있다. 또한, 도 6에 인코더부(310)가 이미지 센서(210)로부터 입력되는 동기 신호들에 상응하는 각각의 동기 코드를 삽입한 픽셀 데이터가 예시되어 있다. 도 6을 참조하면, 해당 프레임의 시작을 알리는 SOF가 최선에 삽입되어 있으며, 프레임의 끝을 알리는 EOF가 최후에 삽입되어 있는 것을 알 수 있다. 또한, 각각의 라인의 시작 부분에는 라인의 시작을 알리는 SOL이 삽입되어 있으며, 각 라인의 끝에는 라인의 끝을 알리는 EOL이 삽입된 것을 알 수 있다.
이와 같이, 픽셀 데이터에 각 프레임 또는 라인의 특성(즉, 시작, 끝)을 알리는 동기 코드들을 삽입함으로써, 인코더부(310)는 각 프레임 및 라인의 특성을 지시하는 별도의 동기 신호들을(예를 들어, 수직 동기 신호(VSYNC), 유효 데이터 인에이블 신호(HREF)) 출력하지 않아도 되는 이점이 있다.
직렬 데이터 변환부(320)는 인코더부(310)로부터 입력되는 제1 클럭 신호를 이용하여 동기 코드가 삽입된 픽셀 데이터를 획득한 후 n(임의의 자연수)비트 단위의 직렬 데이터 스트림으로 변환하여 해당 직렬 데이터 스트림에 동기화된 클럭 신호(이하, 이해와 설명의 편의를 도모하기 위해 "제2 클럭 신호"라 칭하기로 함)와 함께 차등신호 출력부(330)로 출력하는 기능을 수행한다.
여기서, 직렬 데이터 변환부(320)는 n비트의 직렬 데이터 스트림을 복수의 데이터 신호선을 통해 출력하므로, 해당 데이터 신호선의 수에 상응하여 제1 클럭 신호를 분주한 제2 클럭 신호를 생성하여 차등신호 출력부(330)로 출력할 수 있다.
예를 들어, 직렬 데이터 변환부(320)는 인코더부(310)를 통해 입력된 동기 코드가 삽입된 픽셀 데이터를 n비트씩 시프트(shift)시켜 n비트의 직렬 데이터 스트림을 생성할 수 있다. 그리고, 직렬 데이터 변환부(320)는 n비트의 직렬 데이터 스트림 중 짝수 위치의 비트값은 제1 데이터 신호선을 통해 출력하고, 홀수 위치의 비트값은 제2 데이터 신호선을 통해 출력하도록 할 수 있다. 그리고, 직렬 데이터 변환부(320)는 인코더부(310)를 통해 입력된 제1 클럭 신호를 2분주한 제2 클럭 신호를 생성하여 클럭 신호선을 통해 차등신호 출력부(330)로 출력할 수 있다.
만일 직렬 데이터 변환부(320)가 m비트의 동기 코드가 삽입된 픽셀 데이터를 2비트씩 시프트시켜 2비트의 직렬 데이터 스트림을 생성한다고 가정하자. 그러면, 직렬 데이터 변환부(320)는 제1 비트값은 제1 데이터 신호선을 통해 출력하며, 제2 비트값은 제2 데이터 신호선을 통해 차등신호 출력부(330)로 출력할 수 있다.
또 다른 예를 들어, 직렬 데이터 변환부(320)는 m비트 단위의 동기 코드가 삽입된 픽셀 데이터를
Figure 112007031925416-pat00009
비트씩 시프트시켜 상위
Figure 112007031925416-pat00010
비트값들은 제1 데이터 신호선을 통해 차등신호 출력부(330)로 출력하고, 하위
Figure 112007031925416-pat00011
비트값들은 제2 데이터 신호선을 통해 차등신호 출력부(330)로 출력할 수 있다. 이와 같은 경우, 직렬 데이터 스트림과 제2 클럭 신호는 더블 데이터 레이트(double data rate)의 관계를 갖음은 당연하다.
도 7에 직렬 데이터 변환부(320)가 차등신호 출력부(330)로 출력하는 직렬 데이터 스트림과 제2 클럭 신호가 예시되어 있다.
다시 도 3을 참조하여, 차등신호 출력부(330)는 제1 데이터 신호선, 제2 데이터 신호선 및 클럭 신호선을 통해 직렬 데이터 변환부(320)와 연결된다. 그리고, 차등신호 출력부(330)는 직렬 데이터 변환부(320)를 통해 입력되는 LVCMOS/LVTTL 레벨의 직렬 데이터 스트림 및 제2 클럭 신호를 저압차등신호(LVDS: low voltage differential signaling)로 변환하여 프로세서부(204)로 출력하는 기능을 수행한다. 여기서, 여기서, LVCMOS 또는/및 LVTTL 신호로 데이터를 입출력하는 방법은 당업자에게는 자명한 사항이므로 이에 대한 별도의 설명은 생략하기로 한다.
이해와 설명의 편의를 도모하기 위해 도 8을 참조하여, 저압차등신호(LVDS - 이하, "LVDS"라 칭하기로 함)에 대해 간략하게 설명하면, LVDS는 고속 데이터 전송을 위한 인터페이스 표준으로, 저압차등신호를 사용함으로써 데이터 전송시 빠른 비트율, 낮은 전력 소모, 그리고, 우수한 노이즈 성능 등의 장점을 갖는다.
도 8에 예시된 LVDS회로를 참조하면, 드라이버(810)에서 입력되는 데이터가 하이(high)이면, 1.5mA가 드라이브된다. 그리고, 리시버(820)측의 100Ω 종단 저항에 의해 150mV의 전압 신호가 나타난다. 또한, 드라이버(810)에서 입력되는 데이터가 로우(low)이면, -1.5mA가 드라이브되고 리시버(920)측의 입력단에는 -150mV의 신호가 생성된다. 여기서, 드라이버(810)는 차등신호 출력부(330)이며, 리시버(820)는 하기에서 설명되는 차등신호 입력부(1010)이다.
도 9에 LVDS에 따른 파형(waveform)이 예시되어 있다. 도 9를 참조하면, 드라이버(910)로 하이(high)에 상응하는 데이터가 입력되면, 제1 신호선으로 75mV, 제2 신호선으로 -75mV의 저압차등신호가 생성되어 출력되며 리시버(820)측의 100Ω 종단 저항에 의해 리시버(920)에 150mV의 신호가 생성되어 입력됨을 알 수 있다.
따라서, 본 명세서에서 저압차등신호는 제1 신호선으로 75mV, 제2 신호선으로 -75mV의 신호인 것을 가정하여 설명하나 구현 방법에 따라 75mV이외의 150mV, 350mV 등으로 구현될 수 있음은 당연하다.
즉, 차등신호 출력부(330)는 이와 같은, LVDS로 구성되며, 직렬 데이터 변환부(320)를 통해 입력되는 직렬 데이터 스트림을 저압차등신호로 변환하여 출력하는 기능을 한다. 이를 통해, 고속으로 데이터를 전송할 수 있으며, 커먼 노이즈(common noise)를 줄일 수도 있다. 또한, 종래의 LVCMOS/LVTTL에 비해 적은 수의 신호선을 사용함으로써 RF 방사에 대한 전자파 간섭(EMI: electric magnetic interface)도 줄일 수 있는 이점이 있다.
즉, 전술한 차등신호 출력부(330)는 데이터를 각각 75mV의 저압차등신호로 변환하여 출력하며, 하기에서 설명되는 차등신호 입력부(1010)는 각각 75mV의 저압차등신호를 입력받아 데이터로 변환할 수 있다.
도 1010은 본 발명의 일 실시예에 따른 제2 인터페이스부의 내부 기능 블록을 예시한 도면이다. 이하, 제2 인터페이스부(330)는 프로세서부(204)의 일 구성 요소로써, 센서부(202)를 통해 입력되는 직렬 데이터 스트림을 입력받아 병렬 데이터로 변환하여 출력하는 기능을 수행한다.
도 1010에 도시된 바와 같이, 제2 인터페이스부(230)는 차등신호 입력부(1010), 병렬 데이터 변환부(1020) 및 디코더부(1030)를 포함하여 구성된다.
차등신호 입력부(1010)는 센서부(202)로부터 저압차등신호로 입력되는 직렬 데이터 스트림과 제2 클럭 신호를 LVCMOS/LVTTL 신호 레벨로 변환하여 병렬 데이터 변환부(1020)로 출력하는 기능을 수행한다.
병렬 데이터 변환부(1020)는 차등신호 입력부(1010)로부터 입력되는 제2 클럭 신호를 이용하여 직렬 데이터 스트림을 획득한 후 해당 직렬 데이터 스트림을 정해진 비트만큼(예를 들어, n비트) 시프트시켜 m비트의 병렬 데이터를 생성하고, 해당 병렬 데이터에 상응하여 동기화된 클럭 신호(이하, 이해와 설명의 편의를 도모하기 위해 "제3 클럭 신호"라 칭하기로 함)를 생성하여 디코더부(1030)로 출력할 수 있다.
예를 들어, 병렬 데이터 변환부(1020)는 차등신호 입력부(1010)로부터 n비트 단위의 직렬 데이터 스트림이 입력된다고 가정하자. 병렬 데이터 변환부(1020)는 m비트의 병렬 데이터를 생성하기 위해, n비트의 직렬 데이터 스트림을 입력받아 n비트 시프트시킨 후 새로 입력되는 직렬 데이터 스트림을 머지(merge)하여 (nㅧ2)비트의 직렬 데이터 스트림을 생성할 수 있다. 병렬 데이터 변환부(1020)는 m비트를 만족할때까지 해당 동작을 반복 수행함으로써, m비트의 병렬 데이터를 생성할 수 있다.
또 다른 예를 들어, 제3 데이터 신호선을 통해 입력되는 비트값은 직렬 데이터 스트림의 상위
Figure 112007031925416-pat00012
비트의 비트값들이며, 제4 데이터 신호선을 통해 입력되는 비트값은 직렬 데이터 스트림의 하위
Figure 112007031925416-pat00013
비트의 비트값들인 경우, 병렬 데이터 변환부(1020)는 제3 데이터 신호선을 통해 입력된 상위
Figure 112007031925416-pat00014
비트의 비트값들을
Figure 112007031925416-pat00015
비트 시프트시킨 후 제4 데이터 신호선을 통해 입력된 하위
Figure 112007031925416-pat00016
비트의 비트값들을 머지(merge)하여 m비트의 병렬 데이터를 생성할 수 있다.
디코더부(1030)는 병렬 데이터 변환부(1020)로부터 입력된 제3 클럭 신호를 이용하여 m비트의 병렬 데이터를 획득하고, 획득된 병렬 데이터에서 미리 설정된 동기 코드들을 검출한 후, 해당 동기 코드에 상응하여 동기 신호들(예를 들어, 수직 동기 신호(VSYNC), 유효 데이터 인에이블 신호(HREF))을 생성하여 이미지 시그 널 프로세서(240)로 출력할 수 있다.
또한, 디코더부(1030)는 획득된 병렬 데이터에서 검출된 동기 코드들은 제거된 m비트의 픽셀 데이터와 해당 픽셀 데이터에 동기화된 클럭 신호(PCLK)를 이미지 시그널 프로세서(240)로 출력할 수 있다.
예를 들어, 디코더부(1030)는 제3 클럭 신호에 상응하여 획득된 병렬 데이터가 SOF이면, 수직 동기 신호(VSYNC)를 제1 상태로 변경하여 이미지 시그널 프로세서(240)로 출력할 수 있다. 디코더부(1030)는 유효 데이터 인에이블 신호(HREF)를 제2 상태로 변경하여 이미지 시그널 프로세서(240)로 출력할 수 있다. 그러나, 검출된 동기 신호는 해당 수직 동기 신호(VSYNC) 또는 유효 데이터 인에이블 신호(HREF)의 상태 변화를 지시하기 위한 동기 코드이므로, 디코더부(1030)는 해당 동기 코드는 출력하지 않는다.
또한, 만일 획득된 병렬 데이터가 SOL이면, 디코더부(1030)는 유효 데이터 인에이블 신호(HREF)의 유효 구간의 시작을 알리기 위해 유효 데이터 인에이블 신호(HREF)를 제2 상태로 변경하여 출력할 수 있다. 그리고, 획득된 병렬 데이터가 EOL이면, 유효 데이터 인에이블 신호(HREF)의 각 유효 구간의 종료를 알리기 위해 디코더부(1030)는 유효 데이터 인에이블 신호(HREF)를 제1 상태로 변경하여 출력할 수 있다.
그리고, 디코더부(1030)는 획득된 병렬 데이터가 EOF이면, 해당 프레임의 종료를 알리기 위해 수직 동기 신호(VSYNC)를 제2 상태로 변경하여 이미지 시그널 프로세서(240)로 출력할 수 있다.
또한, 디코더부(1030)는 획득된 병렬 데이터가 SOF, SOL, EOF, EOL 중 어느 하나가 아닌 경우에는 픽셀 데이터로써 이미지 시그널 프로세서(240)로 출력한다.
이로 인해, 이미지 시그널 프로세서(240)는 센서부(202)로부터 직렬 데이터 스트림으로 입력되는 픽셀 데이터를 입력받아 정해진 영상 데이터 포맷으로 변환할 수 있다.
도 11은 본 발명의 일 실시예에 따른 고속 직렬 데이터 전송을 위한 인터페이스를 통해 데이터를 전송한 경우와 종래의 병렬 데이터 전송을 위한 인터페이스를 통해 데이터를 전송한 경우를 비교한 그래프이다.
도 11을 참조하면, 종래의 병렬 데이터 전송을 위한 인터페이스를 통한 데이터 전송 방법과 본 발명의 일 실시예에 따른 직렬 데이터 전송을 위한 인터페이스를 통한 데이터를 전송한 경우를 비교한 그래프이다. 도 11의 x축은 프레임 레이트(frame rate)를 나타내며, y축은 픽셀 클럭 주파수(pixel clock frequency)를 나타낸다. 그리고, 각각의 그래프는 1MP(mega pixel), 1.2MP, 2MP, 3MP, 4MP, 5MP, 6MP, 8MP에 따른 픽셀 데이터의 전송에 따른 밴드의 폭(bandwidth)을 나타낸다. 도 11의 그래프에서 라인별 블랭킹 타임(line blanking time)은 5.5us, 프레임별 블랭킹 타임(frame blanking time)은 500us로 계산되었다.
도 11의 1110은 각 픽셀별로 YUV422(16비트/pixel) 포맷을 고속 직렬 데이터 전송을 위한 인터페이스(예를 들어, 제1 인터페이스부(220)와 제2 인터페이스부(230)를 통해 전송한 경우)로 전송할 수 있는 밴드 폭이며, 도 11의 1120은 각 픽셀별로 YUV422(16비트/pixel) 포맷을 종래의 병렬 데이터 전송을 위한 인터페이 스로 전송할 수 있는 밴드폭(bandwidth)을 나타낸 것이다. 도 11의 1110과 1120을 비교하면 2채널의 고속 직렬 데이터를 전송할 수 있는 본 발명에 따른 인터페이스가 종래의 인터페이스보다 2배 이상의 전송 밴드폭(bandwidth)을 갖는 것을 알 수 있다.
본 명세서에서는 센서부(202)가 m비트의 픽셀 데이터를 n비트의 직렬 데이터 스트림으로 변환하여 출력하는 것을 중점으로 설명하였으나, m비트의 병렬 데이터를 전송하는 임의의 장치 또는 프로세서에서도 동일하게 적용될 수 있음은 당연하다.
도 12는 본 발명의 일 실시예에 따른 센서부가 m비트의 픽셀 데이터를 직렬 전송 방식을 이용하여 출력하는 방법을 나타낸 순서도이다. 이하에서, 센서부(202)는 단일 칩으로 피사체를 촬상하여 상응하는 픽셀 데이터를 생성하는 이미지 센서(210)와 해당 픽셀 데이터를 n비트의 직렬 데이터 스트림으로 변환하는 제1 인터페이스부(220)를 포함하여 구성되는 것을 가정하여 설명하기로 한다. 또한, 센서부(202) 내부의 구성 요소들은 동일 칩내에 위치하고 있으므로, 데이터를 병렬 전송 방식으로 전송할 수 있으며, 다른 칩의 구성 요소(예를 들어, 프로세서부(204)로 전송하는 경우에는 직렬 데이터 스트림으로 변환하여 전송하는 것을 가정하기로 한다.
단계 1205에서 이미지 센서(210)는 피사체에 상응하는 m비트의 픽셀 데이터를 생성하여 해당 픽셀 데이터에 동기화된 동기 신호들(예를 들어, 클럭 신 호(PCLK), 수직 동기 신호(VSYNC), 유효 데이터 인에이블 신호(HREF))을 생성하여 제1 인터페이스부(220)로 출력한다. 여기서, 이미지 센서(210)와 제1 인터페이스부(220)는 하나의 칩내에 포함된 구성 요소이므로 병렬 데이터 전송 방식을 이용하여 데이터를 전송할 수 있다.
단계 1210에서 인코더부(310)는 이미지 센서(210)로부터 입력된 동기 신호들에 상응하여 설정된 동기 코드들을 삽입하며, 해당 동기 신호들을 이용하여 m비트의 픽셀 데이터를 획득한 후, 해당 삽입된 동기 코드 및 획득된 픽셀 데이터에 동기화된 클럭 신호(즉, 제2 클럭 신호)를 생성하여 직렬 데이터 변환부(320)로 출력한다.
예를 들어, 수직 동기 신호(VSYNC)가 제1 상태로 변경되는 경우, 인코더부(220)는 SOF를 삽입하고, 수직 동기 신호(VSYNC)가 로우 상태에서 하이 상태로 변경되는 경우(즉, 제2 상태가 되는 경우) 인코더부(310)는 EOF를 삽입한다.
또한, 유효 데이터 인에이블 신호(HREF)가 제2 상태로 변경되는 경우, 인코더부(220)는 SOL을 삽입하며, 유효 데이터 인에이블 신호(HREF)가 제1 상태로 변경되는 경우 인코더부(220)는 EOL을 삽입할 수 있다.
그리고, 인코더부(310)는 수직 동기 신호(VSYNC)가 로우 상태이며, 유효 데이터 인에이블 신호(HREF)가 유효 구간이면, 클럭 신호(PCLK)에 상응하여 m비트의 픽셀 데이터를 각각 획득할 수 있다.
단계 1215에서 직렬 데이터 변환부(320)는 입력된 제2 클럭 신호를 이용하여 삽입된 동기 코드와 획득된 픽셀 데이터를 n비트씩 시프트시켜 n비트의 직렬 데이 터 스트림을 생성하고, 입력된 제2 클럭 신호를 2분주한 제3 클럭 신호를 생성한다. 그리고, 직렬 데이터 변환부(320)는 복수개의 데이터 신호선을 통해 n비트의 직렬 데이터 스트림을 차등신호 출력부(330)로 출력하고, 클럭 신호선을 통해 제3 클럭 신호를 차등신호 출력부(330)로 출력한다.
예를 들어, 직렬 데이터 변환부(320)는 생성된 n비트의 직렬 데이터 스트림의 홀수 위치의 비트값은 제1 데이터 신호선을 통해 출력하며, 짝수 위치의 비트값은 제2 데이터 신호선을 통해 출력할 수 있다
또 다른 예를 들어, 직렬 데이터 변환부(320)는 m비트의 픽셀 데이터를
Figure 112007031925416-pat00017
비트씩 쉬프트시켜 상위
Figure 112007031925416-pat00018
비트의 비트값들은 제1 데이터 신호선을 통해 출력하며, 하위
Figure 112007031925416-pat00019
비트의 비트값들은 제2 데이터 신호선을 통해 출력하도록 할 수도 있다.
단계 1220에서 차등신호 출력부(330)는 직렬 데이터 변환부(320)를 통해 입력된 n비트의 직렬 데이터 스트림과 제3 클럭 신호를 저압차등신호로 변환하여 프로세서부(204)로 출력한다.
도 13은 본 발명의 일 실시예에 따른 프로세서부가 직렬 데이터 스트림을 병렬 데이터로 변환하여 출력하는 방법을 나타낸 순서도이다. 이하에서, 프로세서 부(204)는 직렬 데이터 스트림을 입력받아 병렬 데이터로 변환하는 제2 인터페이스부(230)와 해당 병렬 데이터를 미리 정해진 이미지 포맷으로 변환하는 이미지 시그널 프로세서(240)를 포함하는 것을 가정하여 설명하기로 한다. 즉, 제2 인터페이스부(230)와 이미지 시그널 프로세서(240)는 동일한 칩내에 포함되는 구성 요소이므로, 데이터를 병렬 전송 방식으로 전송할 수 있으며, 다른 칩의 구성 요소(예를 들어, 센서부(202))로부터 데이터를 전송받거나 다른 칩의 구성 요소(예를 들어, 베이스밴드 프로세서(미도시))로 데이터를 전송하는 경우에는 직렬 데이터 스트림으로 변환하여 전송하는 것을 가정하여 설명하기로 한다. 본 명세서에서는 프로세서부(204)가 센서부(202)로부터 직렬 데이터 스트림을 전송받는 것을 중점적으로 설명하기로 한다.
단계 1305에서 차등신호 입력부(1010)는 제1 인터페이스부(220)를 통해 입력된 저압차등신호를 LVCMOS/LVTTL 신호에 따른 직렬 데이터 스트림으로 변환하여 병렬 데이터 변환부(1020)로 출력한다.
단계 1310에서 병렬 데이터 변환부(1020)는 n비트의 직렬 데이터 스트림을 입력받아 n비트 쉬프트시켜 m비트의 병렬 데이터를 생성하고, 해당 m비트의 병렬 데이터에 동기화된 제4 클럭 신호를 생성하여 디코더부(1030)로 출력한다.
예를 들어, 직렬 데이터 스트림이 2비트의 비트스트림이고, 생성하고자 하는 병렬 데이터가 m비트라고 가정하자. 병렬 데이터 변환부(1020)는 차등신호 입력부(1010)를 통해 입력되는 직렬 데이터 스트림을 2비트씩 4회 쉬프트시켜 m비트의 병렬 데이터를 생성할 수 있다.
단계 1315에서 디코더부(1030)는 병렬 데이터 변환부(1020)를 통해 입력되는 제4 클럭 신호를 이용하여 병렬 데이터를 획득한다.
그리고, 단계 1320에서 디코더부(1030)는 획득된 병렬 데이터가 미리 정해진 동기 코드들 중 어느 하나와 일치하는지를 판단한다.
만일 미리 정해진 동기 코드들 중 어느 하나와 일치하는 경우, 단계 1325에서 디코더부(1030)는 해당 동기 코드에 상응하는 동기 신호를 생성하여 이미지 시그널 프로세서(240)로 출력한다. 이때, 동기 코드와 일치된 병렬 데이터는 동기 신호의 생성을 위한 것임으로 이미지 시그널 프로세서(240)로 출력하지 않는다.
그러나 만일 미리 정해진 동기 코드들 중 어느 하나와 일치되지 않는다면, 단계 1320에서 디코더부(1030)는 획득된 병렬 데이터를 m비트의 픽셀 데이터로써 이미지 시그널 프로세서(240)로 출력한다. 물론, 디코더부(1030)는 이미지 시그널 프로세서(240)가 해당 픽셀 데이터를 획득할 수 있도록 해당 픽셀 데이터에 동기화된 클럭 신호(PCLK)를 생성하여 출력할 수 있다.
이로 인해, 이미지 시그널 프로세서(240)는 제2 인터페이스부(230)를 통해 이미지 센서(210)에서 출력된 픽셀 데이터를 입력받아 처리할 수 있는 이점이 있다.
상술한 바와 같이, 데이터 전송을 위한 장치 및 그 방법을 제공함으로써, m비트의 병렬 데이터를 n비트의 직렬 데이터 스트림으로 변환한 후 저압차등신호를 이용하여 전송하여 데이터 전송시 밴드폭(bandwidth)을 약 2배정도 확장할 수 있는 효과가 있다.
또한, 본 발명은 저압차등신호를 이용하여 픽셀 데이터를 전송함으로써 데이터 전송에 필요한 신호선을 줄일 수 있으며, 전략 소모를 줄일 수 있는 효과도 있다.
또한, 본 발명은 저압차등신호를 이용하여 픽셀 데이터를 전송함으로써 데이터 또는 클럭 신호를 전송하는 신호선의 전자파 간섭(EMI)을 개선할 수 있는 효과도 있다.
또한, 본 발명은 데이터 전송을 위해 필요한 내부 신호선을 줄임으로써 PCB 설계가 용의하며 케이블, PCB 트레이스(trace)수 및 커넥터의 크기를 줄임으로써 비용을 절감할 수 있는 효과도 있다.
또한, 본 발명은 데이터 전송을 위해 필요한 신호선을 줄임으로써 I/O핀을 줄여 부품을 소형화할 수 있는 효과도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. m(임의의 자연수) 비트의 병렬 데이터와 동기화된 동기 신호들을 출력하는 데이터 출력부; 및
    상기 데이터 출력부로부터 상기 병렬 데이터 및 상기 동기 신호를 입력받고, 상기 동기 신호들에 상응하여 설정한 동기 코드들을 병렬 데이터에 삽입하여 n(임의의 자연수) 비트의 직렬 데이터 스트림으로 변환하여 출력하며, 상기 직렬 데이터 스트림에 동기화된 클럭 신호를 생성하여 출력하는 제1 인터페이스부를 포함하되,
    센서 또는 프로세서 중 어느 하나인 상기 데이터 출력부와 상기 제1 인터페이스부는 동일한 칩에 구비되고,
    상기 제1 인터페이스부는,
    상기 동기 코드를 상기 병렬 데이터 삽입하여 출력하며, 상기 동기 코드가 삽입된 병렬 데이터에 동기화된 제1 클럭 신호를 생성하여 출력하는 인코더부; 및
    상기 동기 코드가 삽입된 병렬 데이터를 상기 n비트씩 시프트(shift)시켜 n비트 단위의 상기 직렬 데이터 스트림으로 변환하여 출력하며, 상기 제1 클럭 신호를 분주한 제2 클럭 신호를 생성하여 출력하는 직렬 데이터 변환부를 포함하는 것을 특징으로 하는 데이터 전송 장치
  2. 삭제
  3. 제 1항에 있어서,
    상기 데이터 출력부가 피사체에 상응하는 m비트의 픽셀 데이터 및 상응하는 동기 신호들을 출력하는 이미지 센서인 경우,
    상기 동기 신호들은 상기 병렬 데이터의 획득을 위한 클럭 신호(PCLK), 각각의 프레임의 식별을 위한 수직 동기 신호(VSYNC) 및 각 프레임내의 라인의 식별을 위한 유효 데이터 인에이블 신호(HREF)이고,
    상기 인코더부는 상기 수직 동기 신호(VSYNC)가 제1 상태로 변경되면, 프레임의 시작을 지시하는 SOF(start of frame sync code)를 상기 병렬 데이터에 삽입하며, 상기 수직 동기 신호(VSYNC)가 제2 상태로 변경되면, 프레임의 종료를 지시하는 EOF(end of frame sync code)를 상기 병렬 데이터에 삽입하되,
    상기 제1 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 어느 하나이며, 상기 제2 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 다른 하나인 것을 특징으로 하는 데이터 전송 장치
  4. 제 3항에 있어서,
    상기 인코더부는 상기 수직 동기 신호(VSYNC)가 상기 제1 상태로 변경된 후 상기 유효 데이터 인에이블 신호(HREF)가 제3 상태로 변경되면, 라인의 시작을 지시하는 SOL(start of line sync code)를 상기 병렬 데이터에 삽입하며,
    상기 유효 데이터 인에이블 신호가 제4 상태로 변경되면, 상기 라인의 종료를 지시하는 EOL(end of line sync code)를 상기 병렬 데이터 삽입하되,
    상기 제3 상태는 상기 제1 상태 및 상기 제2 상태 중 어느 하나이고, 상기 제4 상태는 상기 제1 상태 및 상기 제2 상태 중 다른 하나인 것을 특징으로 하는 데이터 전송 장치.
  5. 제 1항에 있어서,
    상기 직렬 데이터 스트림과 상기 제2 클럭 신호를 저압차등신호로 변환하여 출력하는 차등신호 출력부를 더 포함하되,
    상기 직렬 데이터 변환부는 상기 직렬 데이터 스트림의 출력을 위한 복수개의 데이터 신호선과 상기 클럭 신호를 출력하기 위한 클럭 신호선을 통해 상기 차등신호 출력부와 연결되는 것을 특징으로 하는 데이터 전송 장치.
  6. 제 5항에 있어서,
    상기 직렬 데이터 변환부는 상기 직렬 데이터 스트림의 홀수 위치의 비트값은 제1 데이터 신호선을 통해 출력하며, 짝수 위치의 비트값은 제2 데이터 신호선을 통해 상기 차등신호 출력부로 출력하는 것을 특징으로 하는 데이터 전송 장치.
  7. 제 5항에 있어서,
    상기 직렬 데이터 변환부는 상기 동기 코드가 삽입된 픽셀 데이터를
    Figure 112007031925416-pat00020
    비트씩 시프트시켜 상위
    Figure 112007031925416-pat00021
    비트의 직렬 데이터 스트림은 제1 데이터 신호선을 통해 출력하며, 하위
    Figure 112007031925416-pat00022
    비트의 직렬 데이터 스트림은 제2 데이터 신호선을 통해 상기 차등신호 출력부로 출력하는 것을 특징으로 하는 데이터 전송 장치.
  8. 입력되는 n(임의의 자연수)비트의 직렬 데이터 스트림 및 동기화된 클럭 신호를 입력받아 m(임의의 자연수)비트의 병렬 데이터로 변환하여 미리 설정된 동기 코드를 검출하여 상응하는 동기 신호를 생성하며, 상기 동기 코드가 제거된 병렬 데이터를 출력하는 제2 인터페이스부; 및
    상기 제2 인터페이스부를 통해 상기 병렬 데이터 및 상기 동기 신호를 입력받아 미리 정해진 데이터 포맷으로 변환하는 프로세서를 포함하되,
    상기 프로세서와 상기 제2 인터페이스부는 동일한 칩에 구비되고,
    상기 제2 인터페이스부는,
    상기 직렬 데이터 스트림을 상기 n비트씩 시프트시켜 상기 m비트의 병렬 데이터로 변환하는 병렬 데이터 변환부; 및
    상기 병렬 데이터에서 상기 동기 코드를 검출하여 상응하는 상기 동기 신호를 생성하고, 상기 동기 코드가 제거된 병렬 데이터를 출력하는 디코더부를 포함하는 것을 특징으로 하는 데이터 수신 장치.
  9. 삭제
  10. 제 8항에 있어서,
    상기 디코더부는 상기 변환된 병렬 데이터가 SOF이면, 제1 상태로 변경된 수직 동기 신호(VSYNC)를 생성하여 출력하며, 상기 변환된 병렬 데이터가 EOF이면, 제2 상태로 변경된 수직 동기 신호(VSYNC)를 생성하여 출력하되,
    상기 제1 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 어느 하나이며, 상기 제2 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 다른 하나인 것을 특징으로 하는 데이터 수신 장치.
  11. 제 10항에 있어서,
    상기 디코더부는 상기 변환된 병렬 데이터가 SOL이면, 제3 상태로 변환된 유효 데이터 인에이블 신호(HREF)를 생성하여 출력하며, 상기 변환된 병렬 데이터가 EOL이면 제4 상태로 변환된 유효 데이터 인에이블 신호(HREF)를 생성하여 출력하되,
    상기 제3 상태는 상기 제1 상태 및 상기 제2 상태 중 어느 하나이며, 상기 제4 상태는 상기 제1 상태 및 상기 제2 상태 중 다른 하나인 것을 특징으로 하는 데이터 수신 장치.
  12. 제 8항에 있어서,
    저압차등신호를 입력받아 상기 직렬 데이터 스트림으로 변환하여 출력하는 차등신호 입력부를 더 포함하되,
    상기 직렬 데이터 변환부는 상기 직렬 데이터 스트림의 입력을 위한 복수개의 데이터 신호선과 상기 클럭 신호의 입력을 위한 하나의 클럭 신호선을 통해 상기 차등신호 입력부와 연결되는 것을 특징으로 하는 데이터 수신 장치.
  13. 제 12항에 있어서,
    상기 직렬 데이터 변환부는 제1 데이터 신호선을 통해 상기 직렬 데이터 스트림의 홀수 위치의 비트값을 입력받고, 제2 데이터 신호선을 통해 상기 직렬 데이터 스트림의 짝수 위치의 비트값을 입력받아 상기 병렬 데이터로 변환하는 것을 특징으로 하는 데이터 수신 장치.
  14. 제 12항에 있어서,
    상기 직렬 데이터 변환부는 제1 데이터 신호선을 통해 상기 직렬 데이터 스트림의 상위
    Figure 112007031925416-pat00023
    비트의 비트값들을 입력받고, 제2 데이터 신호선을 통해 상기 직렬 데이터 스트림의 하위
    Figure 112007031925416-pat00024
    비트의 비트값들을 입력받아 상기 병렬 데이터로 변환하는 것을 특징으로 하는 데이터 수신 장치.
  15. m(임의의 자연수) 비트의 병렬 데이터를 n(상기 m보다 작은 임의의 자연수)비트의 직렬 데이터 스트림으로 변환하는 데이터 전송 장치; 및
    상기 직렬 데이터 스트림을 입력받아 상기 병렬 데이터로 변환하는 데이터 수신 장치를 포함하되,
    상기 데이터 전송 장치는,
    m(임의의 자연수) 비트의 병렬 데이터와 동기화된 동기 신호들을 출력하는 데이터 출력부; 및
    상기 데이터 출력부로부터 상기 병렬 데이터 및 상기 동기 신호를 입력받고, 상기 동기 신호들에 상응하여 설정한 동기 코드들을 병렬 데이터에 삽입한 후 n(임의의 자연수)비트의 직렬 데이터 스트림으로 변환하여 출력하며, 상기 직렬 데이터 스트림에 동기화된 클럭 신호를 생성하여 출력하는 제1 인터페이스부를 포함하며,
    상기 데이터 수신 장치는,
    입력되는 n(임의의 자연수)비트의 직렬 데이터 스트림 및 동기화된 클럭 신호를 입력받아 m(임의의 자연수)비트의 병렬 데이터로 변환한 후 미리 설정된 동기 코드를 검출하여 상응하는 동기 신호를 생성하며, 상기 동기 코드가 제거된 병렬 데이터를 출력하는 제2 인터페이스부; 및
    상기 제2 인터페이스부를 통해 상기 병렬 데이터 및 상기 동기 신호를 입력받아 미리 정해진 데이터 포맷으로 변환하는 프로세서를 포함하고,
    센서 또는 프로세서 중 어느 하나인 상기 데이터 출력부와 상기 제1 인터페이스부는 동일한 칩에 구비되며, 상기 제2 인터페이스부와 상기 프로세서는 동일한 칩에 구비되는 것을 특징으로 하는 디지털 처리 장치.
  16. 삭제
  17. 센서 또는 프로세서 중 어느 하나와 제1 인터페이스부를 포함하는 데이터 전송 장치가 데이터를 전송하는 방법에 있어서,
    상기 센서 또는 상기 프로세서 중 어느 하나가 m(임의의 자연수)비트의 병렬 데이터 및 동기화된 동기 신호들을 출력하는 단계;
    상기 제1 인터페이스부가 상기 병렬 데이터 및 상기 동기 신호들을 입력받아 상기 동기 신호들에 상응하여 설정한 동기 코드들을 상기 병렬 데이터에 삽입하는 단계; 및
    상기 제1 인터페이스부가 상기 동기 코드가 삽입된 병렬 데이터를 n(임의의 자연수)비트씩 시프트시켜 직렬 데이터 스트림으로 변환하여 출력하며, 상기 직렬 데이터 스트림에 동기화된 클럭 신호를 생성하여 출력하는 단계를 포함하는 데이터 전송 방법.
  18. 제 17항에 있어서,
    상기 동기 신호들에 상응하여 설정된 동기 코드들을 상기 병렬 데이터를 삽입하는 단계는,
    수직 동기 신호가 제1 상태이면, 프레임의 시작에 상응하여 미리 설정된 제1 동기 코드를 상응하는 픽셀 데이터의 앞에 삽입하는 단계;
    상기 수직 동기 신호가 제2 상태이면, 상기 프레임의 끝에 상응하여 미리 설정된 제2 동기 코드를 상응하는 픽셀 데이터의 뒤에 삽입하는 단계;
    유효 데이터 인에이블 신호가 제3 상태이면, 라인의 시작에 상응하여 미리 설정된 제3 동기 코드를 상응하는 픽셀 데이터의 앞에 삽입하는 단계; 및
    상기 유효 데이터 인에이블 신호가 제4 상태이면, 라인의 끝에 상응하여 미리 설정된 제4 동기 코드를 상응하는 픽셀 데이터의 뒤에 삽입하는 단계를 포함하되,
    상기 제1 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 어느 하나이며, 상기 제2 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 다른 하나이며,
    상기 제3 상태는 상기 제1 상태 및 상기 제2 상태 중 어느 하나이며, 상기 제4 상태는 상기 제1 상태 및 상기 제2 상태 중 다른 하나인 것을 특징으로 하는 데이터 전송 방법.
  19. 제 17항에 있어서,
    상기 직렬 데이터 스트림으로 변환하여 출력하는 단계는,
    상기 동기 코드가 삽입된 픽셀 데이터를
    Figure 112007031925416-pat00025
    비트씩 시프트시켜 상위
    Figure 112007031925416-pat00026
    비트의 직렬 데이터 스트림을 제1 채널을 통해 출력하는 단계; 및
    하위
    Figure 112007031925416-pat00027
    비트의 직렬 데이터 스트림을 제2 채널을 통해 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
  20. 제2 인터페이스부와 프로세서를 포함하는 데이터 수신 장치가 데이터를 수신하는 방법에 있어서,
    상기 제2 인터페이스부가 직렬 데이터 스트림을 입력받아 n(임의의 자연수)비트만큼 쉬프트시켜 m(임의의 자연수)비트 단위의 병렬 데이터를 생성하는 단계;
    상기 제2 인터페이스부가 상기 병렬 데이터에서 미리 설정된 동기 코드를 검출하여 동기 코드가 제거된 병렬 데이터와 상기 검출된 동기 코드에 상응하여 상기 동기 코드가 제거된 병렬 데이터에 동기화된 동기 신호들을 생성하여 출력하는 단계; 및
    상기 프로세서가 상기 병렬 데이터 및 상기 동기 신호를 입력받아 상기 병렬 데이터를 미리 정해진 데이터 포맷으로 변환하여 출력하는 단계를 포함하는 데이터 수신 방법.
  21. 제 20항에 있어서,
    상기 동기 코드가 제거된 병렬 데이터에 동기화된 동기 신호들을 생성하여 출력하는 단계는,
    상기 병렬 데이터가 SOF이면, 제1 상태로 갱신된 수직 동기 신호(VSYNC) 및 제3 상태로 갱신된 유효 데이터 인에이블 신호(HREF)를 생성하여 출력하는 단계;
    상기 병렬 데이터가 EOF이면, 제2 상태로 갱신된 수직 동기 신호(VSYNC) 및 제4 상태로 갱신된 유효 데이터 인에이블 신호(HREF)를 생성하여 출력하는 단계;
    상기 병렬 데이터가 SOL이면, 상기 제3 상태로 갱신된 유효 데이터 인에이블 신호(HREF)를 생성하여 출력하는 단계; 및
    상기 병렬 데이터가 EOL이면, 상기 제4 상태로 갱신된 유효 데이터 인에이블 신호(HREF)를 생성하여 출력하는 단계를 포함하되,
    상기 제1 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 어느 하나이며, 상기 제2 상태는 폴링 에지(falling edge) 또는 라이징 에지(rising edge) 중 다른 하나이며, 상기 제3 상태는 상기 제1 상태 및 상기 제2 상태 중 어느 하나이고, 상기 제4 상태는 상기 제1 상태 및 상기 제2 상태 중 다른 하나인 것을 특징으로 하는 데이터 수신 방법.
  22. 제 21항에 있어서,
    직렬 데이터 스트림을 입력받아 상기 n비트만큼 쉬프트시켜 m(임의의 자연수)비트 단위의 병렬 데이터를 생성하는 단계는,
    제1 채널 및 제2 채널을 통해 n비트의 비트값을 각각 입력받는 단계; 및
    상기 입력된 비트값을 미리 정해진 순서대로 각각 n비트씩 쉬프트시키고 머지하여 상기 병렬 데이터를 생성하여 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 수신 방법.
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