KR100931839B1 - Wire design method of semiconductor package - Google Patents
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Abstract
본 발명은 반도체 패키지의 와이어 디자인 방법에 관한 것으로서, 더욱 상세하게는 반도체 패키지내의 반도체 칩에 대한 각종 입출력신호의 경로가 되는 와이어에 대한 풀 강도를 미리 예측 설계하여, 와이어의 최적 루프 및 강도 설계를 실현할 수 있도록 한 반도체 패키지의 와이어 디자인 방법에 관한 것이다.The present invention relates to a wire design method of a semiconductor package, and more particularly, to predict the pull strength of a wire, which is a path of various input / output signals to a semiconductor chip in a semiconductor package, in advance to design an optimal loop and strength of the wire. The present invention relates to a wire design method of a semiconductor package that can be realized.
이를 위해, 본 발명은 본딩패드를 갖는 반도체 칩과, 와이어 본딩영역을 갖는 기판을 상용캐드프로그램을 통하여 디자인하는 단계와; 디자인된 반도체 칩의 본딩패드와, 기판의 와이어 본딩영역간을 연결하는 와이어를 상용캐드프로그램을 통해 여러가지 기하학적 형태로 디자인하는 단계와; 디자인된 와이어의 각종 기하학적 정보를 캐드 데이터 파일로부터 추출하여 스프레드 시트에 저장하는 단계와; 와이어의 임의 지점을 위쪽으로 당기는 동시에 그 당겨진 지점에서의 와이어 풀 강도가 미리 정해진 수식에 상기 와이어의 기하학적 정보가 대입되어 자동 계산되는 단계와; 자동 계산된 와이어 풀 강도를 제품별로 미리 정해진 임계강도(spec)와 비교하는 단계와; 자동 계산된 와이어 풀 강도가 임계강도 이하이면, 상용캐드프로그램을 통해 와이어 디자인을 다른 형태로 재디자인하는 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지의 와이어 디자인 방법을 제공한다.To this end, the present invention comprises the steps of designing a semiconductor chip having a bonding pad and a substrate having a wire bonding region through a commercial CAD program; Designing a bonding pad of the designed semiconductor chip and a wire connecting the wire bonding region of the substrate into various geometric shapes through a commercial CAD program; Extracting various geometric information of the designed wires from the CAD data file and storing them in a spreadsheet; Simultaneously pulling the arbitrary point of the wire upwards and automatically calculating the wire pull strength at the drawn point by substituting the geometric information of the wire into a predetermined equation; Comparing the automatically calculated wire pull strength with a predetermined threshold strength for each product; If the automatically calculated wire pull strength is below the critical strength, redesigning the wire design into another form through a commercial CAD program; It provides a wire design method of a semiconductor package comprising a.
반도체 패키지, 와이어, 풀 강도, 디자인, 기판, 반도체 칩 Semiconductor package, wire, pull strength, design, substrate, semiconductor chip
Description
본 발명은 반도체 패키지의 와이어 디자인 방법에 관한 것으로서, 더욱 상세하게는 반도체 패키지내의 반도체 칩에 대한 각종 입출력신호의 경로가 되는 와이어에 대한 풀 강도를 미리 예측 설계하여, 와이어의 최적 루프 및 강도 설계를 실현할 수 있도록 한 반도체 패키지의 와이어 디자인 방법에 관한 것이다.The present invention relates to a wire design method of a semiconductor package, and more particularly, to predict the pull strength of a wire, which is a path of various input / output signals to a semiconductor chip in a semiconductor package, in advance to design an optimal loop and strength of the wire. The present invention relates to a wire design method of a semiconductor package that can be realized.
잘 알려진 바와 같이, 반도체 패키지는 금속재 등으로 만들어진 리드프레임, 소정의 회로경로가 집약된 수지계열의 인쇄회로기판 또는 회로필름 등과 같이 각종 자재(기판)를 이용하여 여러가지 구조로 제조되고 있다.As is well known, semiconductor packages are manufactured in various structures using various materials (substrates), such as lead frames made of metal materials, resin-based printed circuit boards or circuit films in which predetermined circuit paths are concentrated.
좀 더 상세하게는, 상기 반도체 패키지는 기판상의 칩부착영역에 반도체 칩을 부착하는 공정과, 상기 기판의 와이어 본딩영역과 상기 반도체 칩의 본딩패드간을 전기적으로 연결하는 와이어 본딩 공정, 상기 반도체 칩과 와이어 등을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지로 몰딩하는 공정 등을 거쳐 여러가지 형 태로 제조되고 있다.In more detail, the semiconductor package includes a process of attaching a semiconductor chip to a chip attaching region on a substrate, a wire bonding process of electrically connecting a wire bonding region of the substrate and a bonding pad of the semiconductor chip, and the semiconductor chip. In order to protect the wires and the like from the outside, it is manufactured in various forms through a process of molding with a molding compound resin.
여기서, 상기 반도체 패키지의 제조 공정중 와이어 본딩 공정을 보다 구체적으로 살펴보면 다음과 같다.Here, the wire bonding process in the manufacturing process of the semiconductor package will be described in more detail as follows.
와이어 본딩 공정을 위한 장비(= 와이어 본더)를 이용하여 와이어 본딩 공정이 실시되는데, 와이어 본더에 포함된 캐필러리가 상기 반도체 칩의 본딩패드와 기판의 본딩영역간을 왕복 운동하면서, 반도체 칩의 본딩패드와 기판의 본딩영역을 와이어로 연결하게 된다.The wire bonding process is performed using equipment for wire bonding process (= wire bonder), wherein the capillary included in the wire bonder reciprocates between the bonding pad of the semiconductor chip and the bonding region of the substrate, And the bonding area of the substrate by wires.
즉, 상기 캐필러리의 연속적 구분 동작에 의하여 반도체 칩의 본딩패드에 행하는 볼 본딩(1차 본딩이라고도 함)과, 기판의 와이어 본딩영역에 행하는 스티치 본딩(2차 본딩이라고도 함)이 실시된다.That is, by the continuous division operation of the capillary, ball bonding (also referred to as primary bonding) performed on the bonding pad of the semiconductor chip and stitch bonding (also referred to as secondary bonding) performed in the wire bonding region of the substrate are performed.
통상 반도체 패키지 어셈블리 공정에 있어서, 위와 같은 와이어 본딩후 와이어가 제대로 본딩되었는지를 판단하는 본드 어빌리티(bondability) 시험 검사, 다시 말해서 와이어 풀 강도를 측정하는 시험을 실시하여, 와이어 본딩의 신뢰성을 검증하고 있다.In the semiconductor package assembly process, a bond bonding test test for determining whether the wire is properly bonded after the above wire bonding, that is, a test for measuring the wire pull strength is performed to verify the reliability of the wire bonding. .
이때, 와이어 풀 강도란, 반도체 칩의 본딩패드와 기판의 와이어 본딩영역에 본딩된 와이어를 최대 높이로 당겼을 때, 와이어가 단락되기 직전에 갖는 강도를 의미한다.In this case, the wire pull strength refers to the strength that the wire has when the wire is bonded to the bonding pad of the semiconductor chip and the wire bonding area of the substrate to the maximum height, just before the wire is short-circuited.
이러한 와이어 풀 강도의 시험 결과로서, 높은 와이어 풀 강도를 보유한다는 것은 강한 본딩력을 유지하며 높은 와이어 본딩 신뢰성을 갖는 것을 의미한다.As a result of the test of the wire pull strength, having a high wire pull strength means maintaining a strong bonding force and having a high wire bonding reliability.
그러나, 반도체 패키지의 종류에 따라, 반도체 칩의 본딩패드와 기판의 와이 어 본딩영역간의 거리 및 높이, 와이어의 길이, 루프 높이 등이 다르기 때문에 실제 와이어 풀 강도를 시험하는 과정이 복잡하고, 정확한 와이어 풀 강도를 측정하는데 어려움이 있으며, 와이어 디자인에 따라 일일이 와이어 풀 강도를 반복 측정하는데 한계가 있다.However, since the distance and height between the bonding pad of the semiconductor chip and the wire bonding area of the substrate, the length of the wire, and the loop height vary depending on the type of the semiconductor package, the process of testing the actual wire pull strength is complicated, and the accurate wire It is difficult to measure the pull strength, and there is a limit to repeatedly measuring the wire pull strength according to the wire design.
결국, 반도체 칩과 기판간을 연결하는 와이어 디자인이 정밀하게 이루어지지 않는 문제점이 있다.As a result, there is a problem that the wire design connecting the semiconductor chip and the substrate is not precisely made.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 반도체 칩의 본딩패드와 기판의 와이어 본딩영역간을 전기적으로 연결하는 와이어에 대한 풀 강도를 상용캐드프로그램 및 스프레드 시트 프로그램을 통하여 미리 디자인 단계에서 정확하게 측정하면서 와이어 디자인을 함으로써, 최적화된 와이어 본딩 디자인을 실현할 수 있도록 한 반도체 패키지의 와이어 디자인 방법을 제공하는데 그 목적이 있다.The present invention has been made in view of the above, and the pull strength of the wire electrically connecting between the bonding pad of the semiconductor chip and the wire bonding area of the substrate is accurately determined in advance in the design phase through a commercial CAD program and a spreadsheet program. The object of the present invention is to provide a wire design method of a semiconductor package that enables wire design while measuring to realize an optimized wire bonding design.
상기한 목적을 달성하기 위한 본 발명은: 본딩패드를 갖는 반도체 칩과, 와이어 본딩영역을 갖는 기판을 상용캐드프로그램을 통하여 디자인하는 단계와; 디자인된 반도체 칩의 본딩패드와, 기판의 와이어 본딩영역간을 연결하는 와이어를 상용캐드프로그램을 통해 여러가지 기하학적 형태로 디자인하는 단계와; 디자인된 와이어의 각종 기하학적 정보를 캐드 데이터 파일로부터 추출하여 스프레드 시트에 저장하는 단계와; 와이어의 임의 지점을 위쪽으로 당기는 동시에 그 당겨진 지점에서의 와이어 풀 강도가 미리 정해진 수식에 상기 와이어의 기하학적 정보가 대입되어 자동 계산되는 단계와; 자동 계산된 와이어 풀 강도를 제품별로 미리 정해진 임계강도(spec)와 비교하는 단계와; 자동 계산된 와이어 풀 강도가 임계강도 이하이면, 상용캐드프로그램을 통해 와이어 디자인을 다른 형태로 재디자인하는 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지의 와이어 디자인 방법을 제공한다.The present invention for achieving the above object comprises the steps of: designing a semiconductor chip having a bonding pad, and a substrate having a wire bonding region through a commercial CAD program; Designing a bonding pad of the designed semiconductor chip and a wire connecting the wire bonding region of the substrate into various geometric shapes through a commercial CAD program; Extracting various geometric information of the designed wires from the CAD data file and storing them in a spreadsheet; Simultaneously pulling the arbitrary point of the wire upwards and automatically calculating the wire pull strength at the drawn point by substituting the geometric information of the wire into a predetermined equation; Comparing the automatically calculated wire pull strength with a predetermined threshold strength for each product; If the automatically calculated wire pull strength is below the critical strength, redesigning the wire design into another form through a commercial CAD program; It provides a wire design method of a semiconductor package comprising a.
바람직한 일 구현예로서, 상기 와이어의 각종 기하학적 정보는 루프 하이트(LH: Loop height), 디스턴스(D: Distance), 평탄부 길이(FL: Flat Length), 앵글(Angle), 다이 하이트(H: Die height), 와이어 길이(d: Wire Length)를 포함하는 것을 특징으로 한다.In a preferred embodiment, the various geometrical information of the wire is loop height (LH), distance (D), flat length (FL), angle (Angle), die height (H) height) and a wire length (d: Wire Length).
바람직한 다른 구현예로서, 상기 와이어 풀 강도를 자동 계산하는 단계는:In another preferred embodiment, the step of automatically calculating the wire pull strength is:
수식1:
을 이용하여, 와이어의 실제 길이(L)를 계산하는 단계와;Calculating an actual length (L) of the wire using;
수식2:
를 이용하여, 와이어 풀 높이(h)를 계산하는 단계와; Calculating a wire pull height h using;
수식3 및 4:
를 이용하여, 최종 와이어 풀 강도(F)를 계산하기 위한 중간값(M1,M2)를 계산하는 단계와;Calculating an intermediate value (M1, M2) for calculating the final wire pull strength (F);
수식5:
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.Through the above problem solving means, the present invention can provide the following effects.
반도체 칩의 본딩패드와 기판의 와이어 본딩영역간을 전기적으로 연결하는 와이어에 대한 풀 강도를 디자인 단계에서 미리 정확하게 측정하여, 임계강도에 속하는지 여부를 판단함으로써, 최적화된 와이어 본딩 디자인을 제공할 수 있다.By measuring the pull strength of the wire electrically connecting the bonding pad of the semiconductor chip and the wire bonding area of the substrate in advance at the design stage, it is possible to provide an optimized wire bonding design by determining whether it belongs to the critical strength. .
즉, 와이어 디자인 단계에서 원하는 와이어 풀 강도를 갖는 와이어 디자인이 가능하여, 결과적으로 실제 반도체 패키지 제조시 강한 본딩력을 유지하며 높은 와이어 본딩 신뢰성을 제공할 수 있다.In other words, it is possible to design a wire having a desired wire pull strength in the wire design step, and as a result, it is possible to maintain a strong bonding force in actual semiconductor package manufacturing and provide high wire bonding reliability.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
전술한 바와 같이, 반도체 패키지는 리드프레임 또는 인쇄회로기판 등과 같 은 기판과, 이 기판의 칩탑재영역에 부착되는 반도체 칩과, 상기 기판의 와이어의 본딩영역(리드프레임의 리드, 인쇄회로기판의 전도성패턴)과 반도체 칩의 본딩패드간을 전기적으로 연결하는 와이어 등을 필수적으로 포함하고 있다.As described above, the semiconductor package includes a substrate such as a lead frame or a printed circuit board, a semiconductor chip attached to the chip mounting region of the substrate, and a bonding region of the wire of the substrate (lead of the lead frame, printed circuit board). Conductive patterns) and wires electrically connecting the bonding pads of the semiconductor chip.
이러한 반도체 패키지의 디자인(설계)시, 본딩패드를 갖는 반도체 칩과, 와이어 본딩영역을 갖는 기판을 상용캐드프로그램을 통하여 배치 설계한다.In the design (design) of such a semiconductor package, a semiconductor chip having a bonding pad and a substrate having a wire bonding area are arranged and designed through a commercial CAD program.
특히, 상기 반도체 칩의 본딩패드와, 상기 기판의 와이어 본딩영역간을 연결하는 와이어 디자인은 그 본딩상태가 견고하게 유지될 수 있는 수준으로 이루어져야 하고, 이를 위해 와이어가 제대로 본딩되었는지를 판단하는 본드 어빌리티 시험, 즉 와이어 풀 강도를 측정하는 시험을 실시하여 와이어 본딩의 신뢰성을 검증하고 있다.In particular, a wire design connecting the bonding pad of the semiconductor chip and the wire bonding region of the substrate should be made to a level that can maintain the bonding state, and the bond ability test for determining whether the wire is properly bonded for this purpose. That is, the test which measures the wire pull strength is performed, and the reliability of wire bonding is verified.
본 발명은 와이어 풀 강도 측정을 반도체 패키지의 제조후에 실시하지 않고도, 와이어의 디자인시 미리 정확하게 자동 계산되도록 함으로써, 최적화된 와이어 본딩 디자인을 실현할 수 있도록 한 점에 주안점이 있다.SUMMARY OF THE INVENTION The present invention focuses on enabling an optimized wire bonding design to be realized by accurately and automatically calculating the wire in advance in the design of the wire, without performing wire pull strength measurement after fabrication of the semiconductor package.
이에, 상용캐드프로그램을 통해 반도체 칩의 본딩패드와, 기판의 와이어 본딩영역간을 연결하는 와이어를 여러가지 기하학적 형태로 디자인하되, 이때 디자인된 와이어의 각종 기하학적 정보가 캐드 데이터 파일로부터 추출되어 스프레드 시트로 저장되도록 한다.Thus, a commercial CAD program designing a bonding pad of a semiconductor chip and a wire connecting the wire bonding area of the substrate in various geometric shapes, wherein various geometric information of the designed wire is extracted from the CAD data file and stored in a spreadsheet. Be sure to
이렇게 반도체 칩의 본딩패드와 기판의 와이어 본딩영역간을 연결하고 있는 와이어의 각종 기하학적 정보는 첨부한 도 1에 도시된 바와 같고, 와이어의 기하학적 정보는 반도체 패키지의 기판 및 반도체 칩의 종류에 따라 달라질 수 있다.The geometrical information of the wires connecting the bonding pads of the semiconductor chip and the wire bonding regions of the substrate is as shown in FIG. 1, and the geometrical information of the wires may vary depending on the type of the semiconductor chip and the substrate of the semiconductor package. have.
상기 와이어의 각종 기하학적 정보(인자)를 도 1을 참조로 살펴보면 다음과 같다.Various geometric information (factors) of the wire will be described with reference to FIG. 1.
1) 루프 하이트(LH: Loop height)1) Loop height (LH)
반도체 칩(10)의 본딩패드로부터 수직방향으로 연장된 와이어(20)의 높이.The height of the
2) 디스턴스(D: Distance)2) Distance (D: Distance)
상기 와이어(20)의 루프 하이트 구간의 상단끝에서 기판(30)의 와이어 본딩영역쪽으로 소정의 각도로 경사진 부분.A portion inclined at a predetermined angle toward the wire bonding region of the
3) 평탄부 길이(FL: Flat Length)3) Flat Length (FL)
상기 디스턴스 구간의 상단끝으로부터 기판(30)의 와이어 본딩영역쪽으로 수평 연장된 부분.A portion extending horizontally from the upper end of the distance section toward the wire bonding region of the substrate (30).
4) 앵글(Angle)4) Angle
상기 디스턴스 구간이 기판(30)의 와이어 본딩영역쪽으로 기울어진 경사 각도.The inclination angle of the distance section is inclined toward the wire bonding region of the substrate (30).
5) 다이 하이트(H: Die height)5) Die height (H)
기판(30)의 와이어 본딩 영역의 상면에서 반도체 칩(10)의 상면까지의 높이.The height from the top surface of the wire bonding region of the
6) 와이어 길이(d: Wire Length)6) Wire Length
반도체 칩(10)의 본딩패드와, 기판(30)의 와이어 본딩 영역간의 거리.The distance between the bonding pads of the
이러한 와이어의 기하학적 정보가 상용캐드프로그램의 캐드 데이터 파일로부터 추출되어, 스프레드 시트에 저장된다.The geometric information of this wire is extracted from the CAD data file of the commercial CAD program and stored in the spreadsheet.
상기 와이어의 기하학적 정보들이 스프레드 시트에 저장되면, 아래의 수학식 1에 의거, 와이어의 실제 길이(L)가 자동 계산된다.When the geometric information of the wire is stored in a spreadsheet, the actual length L of the wire is automatically calculated based on
위 수학식 1에서, SIN: sin 함수, SQRT: 제곱근, TAN: tan 함수, PI: 3.14 를 나타낸다.In
예를 들어, 아래의 표 1에 기재된 바와 같이 루프 하이트(LH)가 0.1mm, 디스턴스(D)가 0.05mm, 앵글(Angle)이 45°, 평탄부 길이(FL)가 0.5mm, 다이 하이트(H)가 0.2mm, 와이어 길이(d)가 4.55mm로 와이어 디자인이 이루어진 경우, 상기 수학식 1에 의하여 와이어의 실제 길이(L)은 4.668mm로 자동 계산된다.For example, as shown in Table 1 below, the loop height (LH) is 0.1 mm, the distance (D) is 0.05 mm, the angle (Angle) is 45 °, the flat portion length (FL) is 0.5 mm, and the die height ( When H) is 0.2 mm and the wire length d is 4.55 mm, the wire design is made, and according to
이때, 첨부한 도 2 및 도 4에 도시된 바와 같이 상용캐드프로그램상에서 와이어(20)의 임의 지점을 위쪽으로 당기는 동시에 그 당겨진 꼭지점 즉, 임의의 후크 포지션(hook position)에서의 와이어 풀 강도가 아래의 수학식 2 내지 5에 의하여 자동 계산된다.At this time, as shown in Figures 2 and 4 attached to the pull point at any point of the
먼저, 위의 수학식 2에 의하여, 와이어 풀 높이(h)가 자동 계산된다.First, the wire pull height h is automatically calculated by the above equation (2).
상기 와이어 풀 높이는 반도체 칩(10)의 상면으로부터 와이어(20)가 위쪽으로 당겨진 꼭지점까지의 높이를 말하며, 아래의 표 2에 기재된 바와 같이 후크 포지션 비율에 따라 와이어 풀 높이는 달라지게 된다.The wire pull height refers to a height from a top surface of the
즉, 와이어 길이(d)중 반도체 칩(10)의 본딩패드로부터 1~9/10되는 지점(표 2에 후크 포지션 비율 0.1~0.9로 기재됨)마다 와이어 풀 높이는 달리지게 되며, 참고로 표 2에서 보는 바와 같이 와이어 풀 높이는 4/10되는 지점에서 가장 높고, 9/10되는 지점에서 가장 낮음을 알 수 있다.That is, the wire pull height is different for each point (1 to 9/10 of the wire length d) from the bonding pad of the semiconductor chip 10 (described as a hook position ratio of 0.1 to 0.9 in Table 2). As can be seen from the wire pull height is the highest at the point of 4/10, the lowest point at 9/10.
이렇게 와이어 풀 높이(h)가 구해지면, 상기 수학식3 및 4에 의하여 최종 와이어 풀 강도(F)를 계산하기 위한 중간값(M1,M2)이 자동 계산되고, 연이어 상기 수학식 5를 통해 각 와이어 풀 높이에 따른 최종 와이어 풀 강도(F)가 자동 계산된다.When the wire pull height h is obtained as described above, the median values M1 and M2 for calculating the final wire pull strength F are automatically calculated by Equations 3 and 4, and each angle is sequentially determined by Equation 5 below. The final wire pull strength F is automatically calculated according to the wire pull height.
이때, 상기 수학식 5를 이용한 와이어 풀 강도를 자동 계산하려면, 와이어 파단하중을 알아야 하며, 여기서는 파단하중이 10(grf)인 와이어로 가정한다.At this time, in order to automatically calculate the wire pull strength using Equation 5, the wire breaking load should be known, and it is assumed here that the wire having the breaking load is 10 (grf).
따라서, 상기 수학식 5에 의하여, 각 와이어 풀 높이에 따른 최종 와이어 풀 강도(F)가 자동 계산되는 바, 표 2에 기재된 바와 같이 와이어 풀 강도는 후크 포지션 비율 1/10 지점과 9/10 지점에서 높고, 5/10 및 6/10 지점에서 낮음을 알 수 있고, 각 후크 포지션 비율별 와이어 풀 강도는 첨부한 도 3의 그래프에서 보는 바와 같이 아래로 볼록한 곡선을 형성함을 알 수 있다.Therefore, according to Equation 5, the final wire pull strength F is automatically calculated according to the wire pull height. As shown in Table 2, the wire pull strength is 1/10 and 9/10 of the hook position ratio. It can be seen from the high, and low at 5/10 and 6/10 points, the wire pull strength by each hook position ratio can be seen to form a convex downward curve as shown in the accompanying Figure 3 graph.
이어서, 자동 계산된 와이어 풀 강도를 제품별로 미리 정해진 와이어의 임계강도(spec)와 비교하여, 자동 계산된 와이어 풀 강도가 임계강도 이상이면 굿 디자인(good design)으로 판정하고, 임계강도 이하이면 불량 디자인으로 판정하여 상용캐드프로그램을 통해 와이어 디자인을 다른 형태로 재디자인한다.Subsequently, the automatically calculated wire pull strength is compared with the predetermined threshold of the wire for each product, and if the automatically calculated wire pull strength is greater than or equal to the critical strength, it is determined as a good design, and if it is less than or equal to the critical strength, the defect is bad. Judging by the design, redesign the wire design to another form through a commercial CAD program.
이러한 와이어 재디자인은 굿 디자인이 될 때까지, 상기와 같은 순서로 반복 실시된다.This wire redesign is repeated in the same order as above until a good design.
즉, 첨부한 도 5에서 보듯이 파란색 와이어가 정해진 임계강도값을 충족하지 못할 경우 빨강색 와이어로 재디자인을 하게 되며, 이러한 와이어 재디자인은 굿 디자인이 될 때까지, 상기와 같은 순서로 반복 실시되어진다.That is, as shown in FIG. 5, when the blue wire does not meet the predetermined threshold strength value, the red wire is redesigned, and the wire redesign is repeatedly performed in the same order as described above until a good design is obtained. It is done.
이와 같이, 와이어에 대한 풀 강도를 상용캐드프로그램 및 스프레드 시트 프로그램을 통하여 미리 디자인 단계에서 정확하게 측정하면서 와이어 디자인을 실시함으로써, 반도체 패키지별로 최적화된 와이어 본딩 디자인의 제공과 더불어 와이어 본딩의 신뢰성을 향상시킬 수 있다.As such, the wire design is carried out while measuring the full strength of the wire accurately in the design stage through commercial CAD programs and spreadsheet programs, thereby providing an optimized wire bonding design for each semiconductor package and improving the reliability of wire bonding. Can be.
도 1은 본 발명에 따른 반도체 패키지의 와이어 디자인 방법에서, 와이어 풀 강도를 측정하기 위한 기하학적 정보를 설명하기 위한 개략도,1 is a schematic diagram for explaining geometric information for measuring wire pull strength in a wire design method of a semiconductor package according to the present invention;
도 2는 본 발명에 따른 반도체 패키지의 와이어 디자인 방법중, 원하는 후크 포지션에서 와이어를 위쪽으로 당기면서 와이어 풀 강도를 측정하는 것을 설명하기 위한 개략도,Figure 2 is a schematic diagram for explaining the measurement of the wire pull strength while pulling the wire upward in the desired hook position of the semiconductor package method of the present invention,
도 3은 본 발명에 따른 반도체 패키지의 와이어 디자인 방법에 대한 실시예로서, 각 후크 포지션별로 와이어 풀 강도의 측정 결과를 보여주는 그래프,3 is an embodiment of a wire design method of a semiconductor package according to the present invention, a graph showing a measurement result of wire pull strength for each hook position;
도 4는 본 발명에 따른 반도체 패키지의 와이어 디자인 방법으로서, 상용캐드프로그램에서 후크 포지션을 잡아주는 예를 보여주는 이미지도,Figure 4 is a wire design method of a semiconductor package according to the present invention, an image showing an example of holding a hook position in a commercial CAD program,
도 5는 본 발명에 따른 반도체 패키지의 와이어 디자인 방법중, 상용캐드프로그램에서 와이어를 디자인하는 예를 보여주는 이미지도.5 is an image showing an example of designing a wire in a commercial CAD program of the wire design method of a semiconductor package according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 칩10: semiconductor chip
20 : 와이어20: wire
30 : 기판30: substrate
Claims (3)
Priority Applications (1)
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|---|---|---|---|
| KR1020080003861A KR100931839B1 (en) | 2008-01-14 | 2008-01-14 | Wire design method of semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| KR20090078076A KR20090078076A (en) | 2009-07-17 |
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Family Applications (1)
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150563A (en) * | 1998-11-06 | 2000-05-30 | Toyota Motor Corp | Method for estimating state of wire bonding junction |
| JP2005339464A (en) * | 2004-05-31 | 2005-12-08 | Fukuoka Pref Gov Sangyo Kagaku Gijutsu Shinko Zaidan | Design system and design method for three-dimensionally implemented circuit |
| KR100658908B1 (en) | 2005-12-13 | 2006-12-15 | 앰코 테크놀로지 코리아 주식회사 | Virtual semiconductor packaging device and method thereof, and computer-readable recording medium having program for virtual semicondutor packaging |
-
2008
- 2008-01-14 KR KR1020080003861A patent/KR100931839B1/en active IP Right Grant
Patent Citations (3)
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| KR100658908B1 (en) | 2005-12-13 | 2006-12-15 | 앰코 테크놀로지 코리아 주식회사 | Virtual semiconductor packaging device and method thereof, and computer-readable recording medium having program for virtual semicondutor packaging |
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| KR20090078076A (en) | 2009-07-17 |
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