JP2005339464A - Design system and design method for three-dimensionally implemented circuit - Google Patents

Design system and design method for three-dimensionally implemented circuit Download PDF

Info

Publication number
JP2005339464A
JP2005339464A JP2004161067A JP2004161067A JP2005339464A JP 2005339464 A JP2005339464 A JP 2005339464A JP 2004161067 A JP2004161067 A JP 2004161067A JP 2004161067 A JP2004161067 A JP 2004161067A JP 2005339464 A JP2005339464 A JP 2005339464A
Authority
JP
Japan
Prior art keywords
wire
shape
die
storage means
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004161067A
Other languages
Japanese (ja)
Other versions
JP4447960B2 (en
Inventor
Hajime Tomokage
肇 友景
Kumo Sai
雲 崔
Eiji Kawase
英路 川瀬
Sonoko Mikami
素乃子 三上
Fumiaki Shigeoka
史明 茂岡
Hiroyuki Kataoka
弘行 片岡
Seiichiro Yoshida
誠一郎 吉田
Naoto Ishibashi
尚登 石橋
Tsuguhiro Matsuoka
次弘 松岡
Eisaku Ootsuru
榮佐久 大津留
Yoichi Iseri
陽一 井芹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Sony Corp
Fukuoka Industry Science and Technology Foundation
Jedat Innovation Inc
Ueno Seiki Co Ltd
Original Assignee
New Japan Radio Co Ltd
Sony Corp
Fukuoka Industry Science and Technology Foundation
Jedat Innovation Inc
Ueno Seiki Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd, Sony Corp, Fukuoka Industry Science and Technology Foundation, Jedat Innovation Inc, Ueno Seiki Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP2004161067A priority Critical patent/JP4447960B2/en
Publication of JP2005339464A publication Critical patent/JP2005339464A/en
Application granted granted Critical
Publication of JP4447960B2 publication Critical patent/JP4447960B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a design system by which the optimum wire shape of a three-dimensionally implemented circuit such as SIP can be designed easily. <P>SOLUTION: The design system is provided with a layout information storage means 2 for storing positional information on each die on a substrate, shape information and the positional information on an wiring terminal; a wire condition storage means 3 in which a wire shape usable in wire bonding and allowable bonding conditions are stored; a distance measuring object graphic extraction means 5 which extracts a distance measuring object graphic for which a line obtained by mapping the edge of the relevant die among respective dies on the substrate intersects with a line obtained by mapping a straight line connecting two wiring terminals A, B for which wire bonding is performed; and a shortest parameter calculation means 6 which under a condition that a distance from each of the distance measuring object graphic is a predetermined threshold or above and the shape parameter value is within an allowable bonding condition, calculates a shape parameter making the entire wire length shortest in a wire shape for wire-bonding the wiring terminals A, B. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、基板上に一乃至複数のダイ（Die）が三次元的に配置及び結線されて一つのパッケージ内に格納された三次元実装回路を設計するための三次元実装回路の設計システムに関し、特にダイのワイヤ・ボンディングにおけるワイヤ形状を最適化することまでもが可能な三次元実装回路の設計システムに関する。   The present invention relates to a three-dimensional mounting circuit design system for designing a three-dimensional mounting circuit in which one or a plurality of dies are arranged and connected in three dimensions on a substrate and stored in one package. In particular, the present invention relates to a system for designing a three-dimensional mounting circuit capable of even optimizing the wire shape in die wire bonding.

従来から、ダイ（半導体集積回路の本体であるシリコン半導体の部分をいう。）のフレーム間結線を設計するときは、ＬＳＩ設計用ＣＡＤ（Computer Aided Design）装置が使用されている。かかるＬＳＩ設計用ＣＡＤ装置としては、特許文献１，２に記載のものが公知である。   Conventionally, a CAD (Computer Aided Design) device for LSI design has been used to design a connection between frames of a die (referring to a silicon semiconductor portion which is a main body of a semiconductor integrated circuit). As such an LSI design CAD device, those disclosed in Patent Documents 1 and 2 are known.

特許文献１には、ａ．ダイの入力端子である結線パット図形情報をレイアウト・データファイルから抽出する結線パット図形抽出部、ｂ．結線パット図形抽出部により抽出した各結線パットに結線するリードのピン番号を設定する結線情報設定部、ｃ．ダイに合ったフレームを検索して読み込むフレーム検索読み込み部、ｄ．フレーム検索読み込み部により検索したフレームに対する結線パットの配置可能な領域を表示する結線パット配置可能領域表示部、ｅ．結線パット配置可能領域表示部により表示された結線パット配置可能領域に結線パットを移動する結線パット編集部、ｆ．編集結果を出力する結線パット編集情報出力部、及び、ｇ．リードに結線するワイヤの位置を指定することにより各リードに結線される結線パットの配置可能な領域を再表示する結線パット配置可能領域再表示実行部を備えたＬＳＩ設計用ＣＡＤ装置が記載されている。   In Patent Document 1, a. A connection pad figure extraction unit for extracting connection pad figure information as an input terminal of the die from the layout data file; b. A connection information setting unit for setting a pin number of a lead connected to each connection pad extracted by the connection pad figure extracting unit; c. A frame search reading unit for searching for and reading a frame suitable for the die; d. A connection pad arrangement possible area display unit for displaying an area in which connection pads can be arranged for the frame searched by the frame search reading unit; e. A connection pad editing section for moving the connection pad to the connection pad layout possible area displayed by the connection pad layout possible area display section; f. A connection pad edit information output unit for outputting an edit result; and g. An LSI design CAD device having a connection pad placement area redisplay execution unit for redisplaying a layout area of a connection pad connected to each lead by specifying a position of a wire to be connected to the lead is described. Yes.

特許文献２には、ａ．リードフレームに関するフレームデータを備えるフレームデータ記憶手段、ｂ．種々の半導体素子における回路配線やパッド配置、マスクデータへの変換を設計段階に応じて各々行うとともに該半導体素子のパッド配置に関するデータを共通フォーマットで保持している複数の配置設計手段、及び、ｃ．前記フレームデータ記憶手段から得たフレームデータに対応するリードフレームのボンディングワイヤーの配線可能領域および配線可否を、前記複数の配置設計手段から得た前記パッド配置に関するデータに基づき各々算出するパッド配置計算手段を備えた自動設計装置が記載されている。
特開平６−１９６５６２号公報 特開平８−３４００１７号公報 In Patent Document 2, a. Frame data storage means comprising frame data relating to the lead frame; b. A plurality of layout design means for performing conversion into circuit wiring, pad layout, and mask data in various semiconductor elements according to the design stage, and holding data related to the pad layout of the semiconductor elements in a common format; and c. . Pad arrangement calculation means for calculating the wiring area and the wiring availability of the bonding wire of the lead frame corresponding to the frame data obtained from the frame data storage means based on the data relating to the pad arrangement obtained from the plurality of arrangement design means. An automatic design device with a is described.
JP-A-6-196562 JP-A-8-340017

一方、近年、システム・イン・パッケージ（System in a Package；以下「ＳＩＰ」という。）やＭＣＭ（multi chip module）などのように、基板上に複数のダイが三次元的に配置及びワイヤ・ボンディングされて一つのパッケージ内に格納された三次元実装回路の設計・開発が行われるようになってきている。かかる三次元実装回路においては、一枚の基板上に複数のダイが三次元的に配置され、各ダイの配線端子から他のダイの配線端子又は基板上に設けられた配線端子（リードフレーム）にワイヤ・ボンディングが行われる。   On the other hand, in recent years, a plurality of dies are three-dimensionally arranged and wire bonded on a substrate, such as system in a package (hereinafter referred to as “SIP”) and MCM (multi chip module). As a result, the design and development of a three-dimensional mounting circuit stored in one package has been performed. In such a three-dimensional mounting circuit, a plurality of dies are three-dimensionally arranged on a single substrate, and wiring terminals (lead frames) provided on the wiring terminals of other dies from the wiring terminals of each die or on the substrate. Wire bonding is performed.

このような場合、基板上ではワイヤ・ボンディングが複雑に錯綜する。従って、レイアウト設計上はワイヤ形状の設計が極めて重要となる。   In such a case, wire bonding is complicated on the substrate. Therefore, the wire shape design is extremely important for layout design.

ところで、ワイヤ・ボンディングは３次元空間において行われる。従って、大規模な三次元実装回路のレイアウト設計においては、ワイヤ・ボンディングを人手により行うことは極めて困難となる。   Incidentally, wire bonding is performed in a three-dimensional space. Therefore, in the layout design of a large-scale three-dimensional mounting circuit, it is extremely difficult to perform wire bonding manually.

また、ワイヤ・ボンディングを行う場合、ワイヤとダイ、ワイヤとワイヤの接触を防止し、クロストーク等の影響を低減するために、ワイヤとダイの間、ワイヤとワイヤの間に一定の距離を保つ必要がある。更に、実際のワイヤ・ボンディング工程においては、ワイヤ形状は、ボンディング・マシンによって限られた形状に制限される。従って、ワイヤ形状の設計では、かかるボンディング・マシンの制約を考慮した設計を行う必要がある。大規模な三次元実装回路のレイアウト設計において、このような制約を考慮しつつワイヤ・ボンディングを人手により行うことは極めて困難である。従って、自動的にワイヤ形状を設計する三次元実装回路の設計システムが必要とされる。   Also, when performing wire bonding, keep a certain distance between wire and die, between wire and die, to prevent wire-to-die contact, wire-to-wire contact and reduce the effects of crosstalk etc. There is a need. Furthermore, in an actual wire bonding process, the wire shape is limited to a limited shape by a bonding machine. Accordingly, in designing the wire shape, it is necessary to design in consideration of the limitations of the bonding machine. In layout design of a large-scale three-dimensional mounting circuit, it is extremely difficult to manually perform wire bonding while taking such restrictions into consideration. Therefore, there is a need for a three-dimensional mounting circuit design system that automatically designs the wire shape.

しかしながら、上記従来のＬＳＩ設計用ＣＡＤ装置においては、ボンディング・マシンの制約等を考慮して３次元的なワイヤ形状までをも自動設計することはできない。また、三次元的に配置されたダイに対して、すべてのダイとワイヤの距離を設計値以上に保つような配線を人手により行う必要がある。   However, in the conventional LSI design CAD device, it is not possible to automatically design even a three-dimensional wire shape in consideration of the constraints of the bonding machine. Further, it is necessary to manually wire all the dies arranged three-dimensionally so that the distances between all the dies and the wires are not less than the design value.

また、複数層にダイが積層されたＳＩＰでは、ワイヤとワイヤとの距離を保ち、短絡やクロストークを防止することが重要となるが、従来のＬＳＩ設計用ＣＡＤ装置では、ワイヤ同士の間の関係は考慮されていない。   In SIP in which dies are stacked in multiple layers, it is important to keep the distance between the wires and prevent short circuit and crosstalk. However, in conventional CAD devices for LSI design, The relationship is not considered.

更に、ワイヤの結線長は、ＳＩＰの製造コストに大きく影響するため、できるだけ結線長は短くする必要がある。従来のＬＳＩ設計用ＣＡＤ装置では、これも人手によって行う必要があり、ワイヤが複雑に交錯するＳＩＰの設計では、ワイヤ長の最適化設計を行うのは事実上無理である。   Furthermore, since the wire connection length greatly affects the manufacturing cost of SIP, it is necessary to make the connection length as short as possible. In a conventional LSI design CAD device, this also needs to be done manually, and it is practically impossible to optimize the wire length in a SIP design where wires are intricately interlaced.

そこで、本発明の目的は、基板上に三次元的に配置されたダイのワイヤ・ボンディングのレイアウト設計を行う場合にも、最適なワイヤの３次元形状を自動的に設計することが可能な三次元実装回路の設計システムを提供することにある。   Therefore, an object of the present invention is to provide a tertiary that can automatically design an optimal three-dimensional shape of a wire even when designing a wire bonding layout of a die three-dimensionally arranged on a substrate. The object is to provide a design system for an original mounting circuit.

本発明に係る三次元実装回路の設計システムの第１の構成は、基板上に一乃至複数のダイが三次元的に配置及びワイヤ・ボンディングされて一つのパッケージ内に格納された三次元実装回路を設計するための三次元実装回路の設計システムであって、基板上に配置される各ダイの位置情報、各ダイの形状情報、並びに各ダイ及び基板の配線端子の位置情報を記憶するレイアウト情報記憶手段と、前記配線端子間のワイヤ・ボンディングにおいて、使用可能なワイヤ形状、及び当該ワイヤ形状を決定する形状パラメータの制限範囲（以下、「許容ボンディング条件」という。）が記憶されたワイヤ条件記憶手段と、前記レイアウト情報記憶手段に記憶された各ダイのうち、当該ダイの辺を基板上に写像した線がワイヤ・ボンディングを行う２つの配線端子Ａ，Ｂを結ぶ直線を基板上に写像した線と交差するもの（以下、「測距対象図形」という。）を抽出する測距対称図形抽出手段と、前記各測距対称図形との距離が所定の閾値以上で、且つ前記形状パラメータの値が前記許容ボンディング条件の範囲内という条件のもとで、前記配線端子Ａ，Ｂをワイヤ・ボンディングするワイヤ形状において全ワイヤ長が最短となる前記形状パラメータの値（以下、「最短パラメータ」という。）を算出する最短パラメータ演算手段と、を備えていることを特徴とする。   A first configuration of a three-dimensional mounting circuit design system according to the present invention is a three-dimensional mounting circuit in which one or more dies are three-dimensionally arranged and wire-bonded on a substrate and stored in one package. 3D mounting circuit design system for designing the layout information for storing the position information of each die arranged on the substrate, the shape information of each die, and the position information of each die and the wiring terminal of the substrate In wire bonding between the storage means and the wiring terminal, a wire condition storage in which a usable wire shape and a restriction range of a shape parameter for determining the wire shape (hereinafter referred to as “allowable bonding condition”) are stored. And two of the dies stored in the layout information storage means that wire bonding is performed by mapping the side of the die onto the substrate. Ranging symmetry figure extraction means for extracting a line (hereinafter referred to as “distance to be measured”) that intersects a straight line connecting the wiring terminals A and B with a line mapped on the substrate; Under the condition that the distance is equal to or larger than a predetermined threshold and the value of the shape parameter is within the range of the allowable bonding conditions, the total wire length is the shortest in the wire shape for wire bonding the wiring terminals A and B. Shortest parameter calculation means for calculating a value of the shape parameter (hereinafter referred to as “shortest parameter”).

この構成により、最短パラメータ演算手段により、ワイヤ・ボンディングを行う二つの配線端子間に存在するダイとの距離を設計値以上に保ちながら、ワイヤ・ボンディングが可能な形状パラメータの範囲内で全ワイヤ長が最短となる形状パラメータを求めることができる。従って、基板上に三次元的に配置されたダイのワイヤ・ボンディングの設計を行う場合にも、最適なワイヤの３次元形状を自動的に設計することが可能となる。   With this configuration, the shortest parameter calculation means allows the total wire length to be within the range of the shape parameters that allow wire bonding while keeping the distance to the die between the two wiring terminals that perform wire bonding at or above the design value. It is possible to obtain a shape parameter that minimizes Therefore, even when designing wire bonding of a die arranged three-dimensionally on a substrate, it is possible to automatically design an optimal three-dimensional shape of the wire.

ここで、「三次元実装回路」とは、１つのパッケージ内に複数のダイが実装されたデバイスをいう。「三次元実装回路」には、ベア・チップ実装デバイス、ＳＩＰ（System in Package）、ＭＣＭ（multi chip module）等が含まれる。   Here, the “three-dimensional mounting circuit” refers to a device in which a plurality of dies are mounted in one package. The “three-dimensional mounting circuit” includes a bare chip mounting device, SIP (System in Package), MCM (multi chip module), and the like.

本発明に係る三次元実装回路の設計システムの第２の構成は、前記第１の構成において、前記レイアウト情報記憶手段は、既に配置されたワイヤの位置情報並びにワイヤの形状及び形状パラメータをも記憶するものであり、前記測距対称図形抽出手段は、前記レイアウト情報記憶手段に記憶された各ワイヤのうち、当該ワイヤを基板上に写像した線がワイヤ・ボンディングを行う２つの配線端子Ａ，Ｂを結ぶ線を基板上に写像した直線と交差するものをも測距対称図形として抽出するものであることを特徴とする。   According to a second configuration of the design system for a three-dimensional mounting circuit according to the present invention, in the first configuration, the layout information storage unit also stores position information of already arranged wires, wire shapes, and shape parameters. The distance-measuring symmetric figure extracting means includes two wiring terminals A and B for performing wire bonding using a wire mapped on the substrate among the wires stored in the layout information storage means. A line intersecting a straight line mapped on the substrate is also extracted as a distance measurement symmetrical figure.

この構成により、先に配線されたワイヤに対しても、ワイヤ間の距離を所定の距離以上に保つように最適なワイヤの３次元形状を自動的に設計することが可能となる。   With this configuration, it is possible to automatically design the optimal three-dimensional shape of the wire so that the distance between the wires is maintained at a predetermined distance or more with respect to the previously wired wires.

本発明に係る三次元実装回路の設計システムの第３の構成は、前記第１又は２の構成において、前記最短パラメータ演算手段により決定される形状パラメータによりワイヤ・ボンディングを行うワイヤに対し、各ダイの上辺又は他のワイヤとの距離を計算する距離測定手段と、前記距離測定手段により算出される距離が所定の閾値以下の場合に、前記配線端子Ａ，Ｂはワイヤ・ボンディングが不可であると判定する近接度判定手段と、を備えたことを特徴とする。   A third configuration of the design system for a three-dimensional mounting circuit according to the present invention is such that, in the first or second configuration, each die is attached to a wire that is bonded by a shape parameter determined by the shortest parameter calculation means. When the distance measuring means for calculating the distance to the upper side or another wire and the distance calculated by the distance measuring means is equal to or less than a predetermined threshold value, the wiring terminals A and B cannot be wire-bonded. Proximity determining means for determining.

この構成により、ワイヤ・ボンディングを行った後で、測距対称図形として選択されなかった他のダイの上辺角部や他のワイヤとの距離が所定の設計値以上に保たれているか否かを検査することができる。これにより、ワイヤとダイ又は他のワイヤとの距離を一定以上に確保して、短絡やクロストークの発生を防止することが可能となる。従って、この検査の結果、条件を満たすワイヤ形状を選択すれば、最適なワイヤ・ボンディングを行うことが可能となる。   With this configuration, whether or not the distance from the upper corners of other dies and other wires that have not been selected as a distance-measuring figure after wire bonding is maintained at a predetermined design value or more is determined. Can be inspected. As a result, it is possible to secure a distance between the wire and the die or another wire above a certain level and prevent occurrence of a short circuit or crosstalk. Therefore, if a wire shape satisfying the condition is selected as a result of this inspection, optimum wire bonding can be performed.

本発明に係る三次元実装回路の設計システムの第４の構成は、前記第１乃至３の何れか一の構成において、前記ワイヤ条件記憶手段は、複数の種類のワイヤ形状及びその許容ボンディング条件が記憶されており、前記最短パラメータ演算手段は、前記ワイヤ条件記憶手段に記憶された各ワイヤ形状にについて、それぞれ最短パラメータを算出することを特徴とする。   According to a fourth configuration of the system for designing a three-dimensional mounting circuit according to the present invention, in any one of the first to third configurations, the wire condition storage means includes a plurality of types of wire shapes and allowable bonding conditions thereof. The shortest parameter calculation means stores the shortest parameter for each wire shape stored in the wire condition storage means.

この構成により、複数のワイヤ形状によりワイヤ・ボンディングを行い、最適なワイヤ形状を選択することが可能となる。   With this configuration, it is possible to perform wire bonding using a plurality of wire shapes and select an optimum wire shape.

また、本発明に係るプログラムは、コンピュータに読み込み実行することによって、コンピュータを上記第１乃至４の構成の何れか一の三次元実装回路の設計システムとして機能させることを特徴とする。   In addition, the program according to the present invention is characterized in that the computer is caused to function as a design system for a three-dimensional mounting circuit having any one of the first to fourth configurations by being read and executed by the computer.

本発明に係る三次元実装回路の設計方法の第１の構成は、基板上に配置される各ダイの位置情報、各ダイの形状情報、並びに各ダイ及び基板の配線端子の位置情報を記憶するレイアウト情報記憶手段、及び、前記配線端子間のワイヤ・ボンディングにおいて、使用可能なワイヤ形状、及び当該ワイヤ形状を決定する形状パラメータの制限範囲（以下、「許容ボンディング条件」という。）が記憶されたワイヤ条件記憶手段を備えたシステムにおいて、基板上に一乃至複数のダイが三次元的に配置及びワイヤ・ボンディングされて一つのパッケージ内に格納された三次元実装回路を設計するための三次元実装回路の設計方法であって、前記レイアウト情報記憶手段に記憶された配線端子のうち、ワイヤ・ボンディングを行う一対の配線端子を選択する第１ステップ、前記レイアウト情報記憶手段に記憶された各ダイのうち、当該ダイの辺を基板上に写像した直線が、前記第１ステップで選択された一対の配線端子Ａ，Ｂを結ぶ直線を基板上に写像した直線と交差するもの（以下、「測距対象図形」という。）を抽出する第２ステップ、及び、前記測距対称図形との距離が所定の閾値以上で、且つ前記形状パラメータが前記ワイヤ条件記憶手段に記憶されている許容ボンディング条件を充足するワイヤ形状のうち、全ワイヤ長が最短となるものの前記形状パラメータの値（以下、「最短パラメータ」という。）を算出する第３ステップを有することを特徴とする。   A first configuration of a method for designing a three-dimensional mounting circuit according to the present invention stores position information of each die arranged on a substrate, shape information of each die, and position information of each die and a wiring terminal of the substrate. In the layout information storage means and wire bonding between the wiring terminals, usable wire shapes and shape parameter limit ranges (hereinafter referred to as “allowable bonding conditions”) for determining the wire shapes are stored. Three-dimensional mounting for designing a three-dimensional mounting circuit in which one or a plurality of dies are three-dimensionally arranged and wire-bonded on a substrate and stored in one package in a system having wire condition storage means A circuit design method, wherein a pair of wiring terminals for wire bonding are selected from wiring terminals stored in the layout information storage means. A first step in which a straight line obtained by mapping a side of the die on the substrate among the dies stored in the layout information storage unit connects the pair of wiring terminals A and B selected in the first step. A second step of extracting a line that intersects a straight line mapped on the substrate (hereinafter referred to as a “range-finding figure”), and the distance from the distance-symmetric figure is equal to or greater than a predetermined threshold and the shape Of the wire shapes whose parameters satisfy the allowable bonding condition stored in the wire condition storage means, the value of the shape parameter (hereinafter referred to as “shortest parameter”) is calculated for the shortest total wire length. It has 3 steps.

本発明に係る三次元実装回路の設計方法の第２の構成は、前記第１の構成において、前記レイアウト情報記憶手段は、既に配置されたワイヤの位置情報並びにワイヤの形状及び形状パラメータをも記憶するものであり、前記第２ステップにおいては、前記レイアウト情報記憶手段に記憶された各ワイヤのうち、当該ワイヤを基板上に写像した線が前記第１ステップで選択された一対の配線端子Ａ，Ｂを結ぶ線を基板上に写像した直線と交差するものをも測距対称図形として抽出し、前記第３ステップにおいては、最短パラメータが算出されたワイヤの位置情報並びにワイヤの形状及び形状パラメータを前記レイアウト情報記憶手段に追加して保存することを特徴とする。   According to a second configuration of the method for designing a three-dimensional mounting circuit according to the present invention, in the first configuration, the layout information storage means also stores position information of already arranged wires, wire shapes, and shape parameters. In the second step, among the wires stored in the layout information storage means, a line mapping the wire on the substrate is a pair of wiring terminals A, selected in the first step. The line connecting B and the line intersecting with the straight line mapped on the substrate is also extracted as a distance measurement symmetrical figure. In the third step, the position information of the wire for which the shortest parameter is calculated, the wire shape and the shape parameter are obtained. In addition to the layout information storage means, it is stored.

本発明に係る三次元実装回路の設計方法の第３の構成は、前記第１又は２の構成において、前記第３ステップにおいて決定される形状パラメータに従ってワイヤ・ボンディングを行うワイヤに対し、前記レイアウト情報記憶手段に記憶された各ダイの上辺又は他のワイヤとの距離を計算する第４ステップ、及び、前記第４ステップにおいて算出される距離が所定の閾値以下の場合に、前記配線端子Ａ，Ｂはワイヤ・ボンディングが不可であると判定し、当該判定を出力手段により出力する第５ステップを備えたことを特徴とする。   According to a third configuration of the method for designing a three-dimensional mounting circuit according to the present invention, in the first or second configuration, the layout information for the wire to be wire-bonded according to the shape parameter determined in the third step. A fourth step of calculating the distance to the upper side of each die or another wire stored in the storage means, and the wiring terminals A and B when the distance calculated in the fourth step is equal to or less than a predetermined threshold value. Has a fifth step of determining that wire bonding is not possible and outputting the determination by an output means.

本発明に係る三次元実装回路の設計方法の第４の構成は、前記第１乃至３の何れか一の構成において、前記ワイヤ条件記憶手段には、複数の種類のワイヤ形状、及びその許容ボンディング条件が記憶されており、前記第３ステップにおいては、前記ワイヤ条件記憶手段に記憶された各ワイヤ形状について、それぞれ最短パラメータを算出することを特徴とする。   According to a fourth configuration of the method for designing a three-dimensional mounting circuit according to the present invention, in any one of the first to third configurations, the wire condition storage means includes a plurality of types of wire shapes and allowable bonding thereof. Conditions are stored, and in the third step, the shortest parameter is calculated for each wire shape stored in the wire condition storage means.

以上のように、本発明によれば、基板上に複数層に積層されたダイのワイヤ・ボンディングのレイアウト設計を行う場合にも、最適なワイヤの３次元形状を自動的に設計することが可能な三次元実装回路の設計システムを提供することができる。   As described above, according to the present invention, it is possible to automatically design an optimal three-dimensional shape of a wire even when designing a wire bonding layout of a die stacked in a plurality of layers on a substrate. 3D mounting circuit design system can be provided.

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。   The best mode for carrying out the present invention will be described below with reference to the drawings.

図１は本発明の実施例１に係る三次元実装回路の設計システムの構成を表す図である。この設計システム１は、基板上に複数のダイを配置して一つのパッケージに封止した三次元実装回路のワイヤ配線の設計を行うものである。   FIG. 1 is a diagram illustrating a configuration of a design system for a three-dimensional mounting circuit according to a first embodiment of the present invention. The design system 1 designs wire wiring of a three-dimensional mounting circuit in which a plurality of dies are arranged on a substrate and sealed in one package.

三次元実装回路の設計システム１は、レイアウト情報記憶手段２、ワイヤ条件記憶手段３、配線端子選択手段４、測距対称図形抽出手段５、最短パラメータ演算手段６、出力手段７、ワイヤ形状追加手段８、パラメータ設定手段９、距離測定手段１０、及び近接度判定手段１１を備えている。これら各部は、コンピュータ・プログラムの各機能モジュールによって構成されているものとする。   The three-dimensional mounting circuit design system 1 includes a layout information storage means 2, a wire condition storage means 3, a wiring terminal selection means 4, a distance measurement symmetrical figure extraction means 5, a shortest parameter calculation means 6, an output means 7, and a wire shape addition means. 8, a parameter setting unit 9, a distance measurement unit 10, and a proximity determination unit 11 are provided. Each of these units is assumed to be composed of functional modules of a computer program.

レイアウト情報記憶手段２は、基板上に配置される各ダイの位置情報、各ダイの形状情報、各ダイ及び基板の配線端子の位置情報、既に配置されたワイヤの位置情報、並びに、それらのワイヤの形状及び形状パラメータを記憶するものである。   The layout information storage means 2 includes position information of each die arranged on the substrate, shape information of each die, position information of wiring terminals of each die and the substrate, position information of already arranged wires, and those wires. The shape and shape parameters are stored.

「ダイの位置情報」とは、各ダイの位置座標に関する情報である。具体的には、ダイの位置を代表する点（例えば、ダイの下部の頂点のうちの一つ。）の座標データなどである。「ダイの形状情報」とは、各ダイの形状に関する情報をいう。具体的には、直方体のダイの場合、縦、横、高さの情報である。「配線端子の位置情報」とは、各ダイ又は基板における、ワイヤ・ボンディング用の配線端子の位置座標の情報である。   “Die position information” is information relating to the position coordinates of each die. Specifically, coordinate data of a point representing the die position (for example, one of the vertices at the bottom of the die). “Die shape information” refers to information on the shape of each die. Specifically, in the case of a rectangular parallelepiped die, the information is vertical, horizontal, and height information. “Position information of wiring terminals” is information of position coordinates of wiring terminals for wire bonding in each die or substrate.

各ダイの位置情報、各ダイの形状情報、並びに各ダイ及び基板の配線端子の位置情報は、ダイの形状及び配置設計を行うダイ配置設計ＣＡＤシステムによって生成され、レイアウト情報記憶手段２に保存される。ダイ配置設計ＣＡＤシステムには、従来から一般に使用されているＣＡＤシステムを使用することができる。   The position information of each die, the shape information of each die, and the position information of the wiring terminals of each die and the board are generated by a die placement design CAD system that performs die shape and placement design, and are stored in the layout information storage unit 2. The A conventionally used CAD system can be used as the die arrangement design CAD system.

ワイヤ条件記憶手段３には、配線端子間のワイヤ・ボンディングにおいて、使用可能なワイヤ形状及びそのワイヤ形状に対する許容ボンディング条件が記憶されている。ここで、「許容ボンディング条件」とは、ワイヤ形状を決定する形状パラメータの制限範囲をいう。   The wire condition storage means 3 stores usable wire shapes and allowable bonding conditions for the wire shapes in wire bonding between wiring terminals. Here, “allowable bonding condition” refers to a limit range of a shape parameter for determining a wire shape.

使用可能なワイヤ形状と許容ボンディング条件は、ボンディング・マシンの仕様によって定まる。   Usable wire shapes and allowable bonding conditions are determined by the bonding machine specifications.

〔例１〕
例えば、ボンディング・マシンが、図２（ａ）〜（ｄ）のようなワイヤ形状タイプのボンディングが可能であるとする。この場合、ワイヤ条件記憶手段３には、図２（ａ）〜（ｄ）のワイヤ形状が登録される。図２（ａ）〜（ｄ）のワイヤ形状タイプを、それぞれ、タイプ１、タイプ２、タイプ３、タイプ４と呼ぶことにする。 [Example 1]
For example, it is assumed that the bonding machine is capable of wire-type bonding as shown in FIGS. In this case, the wire shape shown in FIGS. 2A to 2D is registered in the wire condition storage unit 3. The wire shape types in FIGS. 2A to 2D are referred to as Type 1, Type 2, Type 3, and Type 4, respectively.

タイプ１は、垂直な線分ＡＢ、右上りに傾斜した線分ＢＣ、及び右下がりに傾斜した線分ＣＤの３つの線分から構成される折線形状である。タイプ１は、図２（ａ）に示した３つの形状パラメータ１，２，３によって指定される。形状パラメータ１は、点Ａから水平に引いた線に点Ｃの垂線を下ろした点Ｃ’と点Ｃとの距離（点Ｃの高さ）Ｃ’Ｃである。形状パラメータ２は、点Ａと点Ｃ’との距離（斜辺ＢＣの水平距離）である。形状パラメータ３は、頂点Ｃの内角である。形状パラメータ１，２，３が取り得る最大値、最小値（許容ボンディング条件）は、ボンディング・マシンの仕様によって定まる。   Type 1 is a polygonal line shape composed of three line segments: a vertical line segment AB, a line segment BC inclined to the upper right, and a line segment CD inclined to the lower right. Type 1 is specified by the three shape parameters 1, 2, and 3 shown in FIG. The shape parameter 1 is a distance (height of the point C) C′C between the point C ′ and the point C obtained by dropping the perpendicular of the point C to a line drawn horizontally from the point A. The shape parameter 2 is a distance between the point A and the point C ′ (horizontal distance of the hypotenuse BC). The shape parameter 3 is the inner angle of the vertex C. The maximum and minimum values (allowable bonding conditions) that the shape parameters 1, 2, and 3 can take are determined by the specifications of the bonding machine.

タイプ２は、垂直な線分ＥＦ、水平な線分ＦＧ、及び右下がりに傾斜した線分ＧＨの３つの線分から構成される折線形状である。タイプ２は、図２（ｂ）に示した２つの形状パラメータ１，２によって指定される。形状パラメータ１は、線分ＥＦの長さ（点Ｆ，Ｇの高さ）である。形状パラメータ２は、水平辺ＦＧの長さである。形状パラメータ１，２が取り得る最大値、最小値（許容ボンディング条件）は、ボンディング・マシンの仕様によって定まる。   Type 2 is a polygonal line shape composed of three line segments, a vertical line segment EF, a horizontal line segment FG, and a line segment GH inclined downward to the right. Type 2 is specified by the two shape parameters 1 and 2 shown in FIG. The shape parameter 1 is the length of the line segment EF (the height of the points F and G). The shape parameter 2 is the length of the horizontal side FG. The maximum and minimum values (allowable bonding conditions) that the shape parameters 1 and 2 can take are determined by the specifications of the bonding machine.

タイプ３は、垂直な線分ＩＪ、及び右下がりに傾斜した線分ＪＫの２つの線分から構成される折線形状である。図２（ｃ−１）はタイプ３を平面視した図、図２（ｃ−２）はタイプ３を側面から見た図である。タイプ３は、図２（ｃ）に示した１つの形状パラメータ１によって指定される。形状パラメータ１は、線分ＩＪの長さ（頂点Ｊの高さ）である。形状パラメータ１が取り得る最大値、最小値（許容ボンディング条件）は、ボンディング・マシンの仕様によって定まる。   Type 3 is a polygonal line shape composed of two line segments, a vertical line segment IJ and a line segment JK inclined downward to the right. 2C-1 is a plan view of the type 3, and FIG. 2C-2 is a view of the type 3 viewed from the side. Type 3 is specified by one shape parameter 1 shown in FIG. The shape parameter 1 is the length of the line segment IJ (the height of the vertex J). The maximum and minimum values (allowable bonding conditions) that the shape parameter 1 can take are determined by the specifications of the bonding machine.

タイプ４は、垂直な線分ＭＬ、右下がりに傾斜した線分ＭＮ、右上りに傾斜した線分ＮＯ、及び右下がりに傾斜した線分ＯＰの４つの線分から構成される折線形状である。タイプ４は、図２（ｄ）に示した４つの形状パラメータ１，２，３，４によって指定される。形状パラメータ１は、線分ＬＭの長さ（頂点Ｍの高さ）である。形状パラメータ２は、頂点Ｍと頂点Ｏとの水平距離である。形状パラメータ３は、点Ｌから水平に引いた線に点Ｎの垂線を下ろした点Ｎ’と点Ｎとの距離（点Ｎの高さ）Ｎ’Ｎである。形状パラメータ４は、頂点Ｎと頂点Ｏとの水平距離である。形状パラメータ１〜４が取り得る最大値、最小値（許容ボンディング条件）は、ボンディング・マシンの仕様によって定まる。   Type 4 is a polygonal line shape composed of four line segments: a vertical line segment ML, a line segment MN inclined to the lower right, a line segment NO inclined to the upper right, and a line segment OP inclined to the lower right. Type 4 is specified by the four shape parameters 1, 2, 3, and 4 shown in FIG. The shape parameter 1 is the length of the line segment LM (the height of the vertex M). The shape parameter 2 is a horizontal distance between the vertex M and the vertex O. The shape parameter 3 is a distance N′N (the height of the point N) between the point N ′ and the point N obtained by dropping the perpendicular of the point N to a line drawn horizontally from the point L. The shape parameter 4 is a horizontal distance between the vertex N and the vertex O. The maximum and minimum values (allowable bonding conditions) that the shape parameters 1 to 4 can take are determined by the specifications of the bonding machine.

なお、これらのワイヤ形状タイプは一例であり、ＳＩＰの製造ラインで使用するボンディング・マシンに合わせて、このほかのワイヤ形状タイプを使用することもできる。
（例終わり） These wire shape types are merely examples, and other wire shape types can be used in accordance with the bonding machine used in the SIP production line.
(End of example)

配線端子選択手段４は、レイアウト情報記憶手段２に記憶された配線端子から、ワイヤ・ボンディングを行う一対の配線端子を選択する。具体的には、配線端子選択手段４は、通常のＣＡＤ装置のように、基板、ダイ、及び配線端子をディスプレイに表示させて、マウス等の入力装置によって一対の配線端子を選択するようなものを使用することができる。また、予めワイヤ・ボンディングを行う配線端子対が保存されたファイルから、ワイヤ・ボンディングを行う一対の配線端子を逐次読み出すようなものとしてもよい。   The wiring terminal selection unit 4 selects a pair of wiring terminals for wire bonding from the wiring terminals stored in the layout information storage unit 2. Specifically, the wiring terminal selection means 4 is such that a substrate, a die, and a wiring terminal are displayed on a display, and a pair of wiring terminals are selected by an input device such as a mouse, as in a normal CAD device. Can be used. Alternatively, a pair of wiring terminals for wire bonding may be sequentially read from a file in which wiring terminal pairs for wire bonding are stored in advance.

測距対称図形抽出手段５は、レイアウト情報記憶手段２に記憶されたダイ又はワイヤから、配線端子選択手段４により選択された一対の配線端子をボンディングするワイヤに対する測距対象図形を抽出する。「測距対象図形」とは、レイアウト情報記憶手段２に記憶されたダイのうち、当該ダイの辺を基板上に写像した線がワイヤ・ボンディングを行う２つの配線端子Ａ，Ｂを結ぶ直線を基板上に写像した線と交差するもの、及びレイアウト情報記憶手段２に記憶されたワイヤのうち、当該ワイヤを基板上に写像した線が配線端子Ａ，Ｂを結ぶ直線を基板上に写像した線と交差するものをいう。   The distance-measuring figure extracting unit 5 extracts a distance-measuring figure for the wire bonding the pair of wiring terminals selected by the wiring terminal selecting unit 4 from the die or wire stored in the layout information storage unit 2. “Distance measurement figure” is a straight line connecting two wiring terminals A and B on which a line obtained by mapping a side of the die on the substrate among the dies stored in the layout information storage means 2 is wire-bonded. Of the wires that intersect the line mapped on the substrate and the wires stored in the layout information storage means 2, the line that maps the wire on the substrate maps the straight line connecting the wiring terminals A and B onto the substrate. The one that intersects.

〔例２〕
例えば、図３に示したように、基板上にダイ１とダイ２とが２層に積層して配置されており、２層目のダイ２の上面に配線端子Ａ、基板上に配線端子Ｂが配置されているとする。この配線端子Ａ，Ｂをワイヤで結線する場合、ユーザが配線端子Ａと配線端子Ｂをマウス等の入力装置を使用して配線端子選択手段４により指定する。測距対象図形抽出手段５は、直線ＡＢを基板上に写像した直線Ａ’Ｂを求める。次に、ダイ１の上辺ＰＱを基板上に写像した直線Ｐ’Ｑ’を求める。同様に、ダイ２の上辺ＲＳを基板上に写像した直線Ｒ’Ｓ’を求める。そして、直線Ａ’Ｂと直線Ｐ’Ｑ’、及び直線Ａ’Ｂと直線Ｒ’Ｓ’が交差するかどうかを検査する。この場合、直線Ａ’Ｂと直線Ｐ’Ｑ’、直線Ａ’Ｂと直線Ｒ’Ｓ’はともに交差している。従って、測距対象図形抽出手段５は、ダイ１とダイ２とを測距対象図形として選択する。
（例終わり） [Example 2]
For example, as shown in FIG. 3, the die 1 and the die 2 are arranged in two layers on the substrate, the wiring terminal A is arranged on the upper surface of the second layer die 2, and the wiring terminal B is arranged on the substrate. Is arranged. When connecting the wiring terminals A and B with wires, the user designates the wiring terminals A and B by the wiring terminal selection means 4 using an input device such as a mouse. The distance measurement target graphic extraction means 5 obtains a straight line A′B obtained by mapping the straight line AB on the substrate. Next, a straight line P′Q ′ obtained by mapping the upper side PQ of the die 1 onto the substrate is obtained. Similarly, a straight line R ′S ′ obtained by mapping the upper side RS of the die 2 onto the substrate is obtained. Then, it is checked whether the straight line A′B and the straight line P′Q ′, and the straight line A′B and the straight line R ′S ′ intersect. In this case, the straight line A′B and the straight line P′Q ′, and the straight line A′B and the straight line R ′S ′ intersect each other. Therefore, the distance measurement object graphic extraction unit 5 selects the die 1 and the die 2 as the distance measurement object graphic.
(End of example)

最短パラメータ演算手段６は、測距対象図形抽出手段５が抽出する各測距対称図形との距離が所定の閾値以上で、且つ形状パラメータの値が許容ボンディング条件の範囲内という条件のもとで、配線端子選択手段４により指定された配線端子Ａ，Ｂをワイヤ・ボンディングするワイヤ形状において全ワイヤ長が最短となる形状パラメータの値（最短パラメータ）を算出する。なお、一定の拘束条件の下で、ワイヤ長が最短となるように複数のパラメータを求める問題は、簡単な多変量解析の問題であり、種々のアルゴリズムが公知である。従って、最短パラメータ演算手段６は、最短パラメータを求めるにあたっては、これら公知の方法を使用することができる。   The shortest parameter calculation means 6 is under the condition that the distance to each distance measurement symmetrical figure extracted by the distance measurement object figure extraction means 5 is a predetermined threshold value or more and the value of the shape parameter is within the allowable bonding condition range. Then, the value of the shape parameter (shortest parameter) that makes the total wire length the shortest in the wire shape for wire bonding the wiring terminals A and B designated by the wiring terminal selection means 4 is calculated. Note that the problem of obtaining a plurality of parameters so that the wire length is the shortest under a certain constraint condition is a problem of simple multivariate analysis, and various algorithms are known. Therefore, the shortest parameter calculation means 6 can use these known methods for obtaining the shortest parameter.

具体的に、最短パラメータの簡単な２つの例について説明する。   Specifically, two simple examples of the shortest parameter will be described.

〔例３〕
基板上にダイ１とダイ２とが２層に積層配置されていると仮定する。配線端子Ａは第２層のダイ２の上面に位置するとする。配線端子Ｂは基板上に位置するとする。このとき、配線端子Ａから配線端子Ｂにワイヤ・ボンディングする場合を考える。ワイヤと各ダイ１，２との最小許容距離はｄであるとする。 [Example 3]
Assume that a die 1 and a die 2 are stacked in two layers on a substrate. The wiring terminal A is assumed to be located on the upper surface of the second-layer die 2. It is assumed that the wiring terminal B is located on the substrate. At this time, a case where wire bonding is performed from the wiring terminal A to the wiring terminal B will be considered. It is assumed that the minimum allowable distance between the wire and each die 1 and 2 is d.

例えば、ワイヤ形状が図２（ｃ）のタイプ３の場合、図４に示すように、ダイ１，２の上辺を中心とする半径ｄの円を考える。そして、下側の配線端子Ｂを通り、各円に上方から接する接線を考える。これらの接線のうち、最も傾きが大きい接線を選択する。そして、この接線と、配線端子Ａから垂直に立てた垂線との交点Ｃを求める。このとき折線ＡＣの長さがタイプ３の最短パラメータとなる。
（例終わり） For example, when the wire shape is type 3 in FIG. 2C, consider a circle with a radius d centered on the upper sides of the dies 1 and 2 as shown in FIG. A tangent line that passes through the lower wiring terminal B and touches each circle from above is considered. Among these tangents, the tangent with the largest inclination is selected. Then, an intersection C between the tangent and a perpendicular line standing vertically from the wiring terminal A is obtained. At this time, the length of the broken line AC is the shortest parameter of type 3.
(End of example)

〔例４〕
図５に示すように、基板上にダイ１〜４が４層に積層配置されていると仮定する。配線端子Ａは第４層のダイ４の上面に位置するとする。配線端子Ｂは基板上に位置するとする。このとき、配線端子Ａから配線端子Ｂに、ワイヤ形状が図２（ｂ）のタイプ２でワイヤ・ボンディングする場合を考える。ワイヤと各ダイ１〜４との最小距離はｄであるとする。 [Example 4]
As shown in FIG. 5, it is assumed that the dies 1 to 4 are stacked in four layers on the substrate. The wiring terminal A is assumed to be located on the upper surface of the fourth layer die 4. It is assumed that the wiring terminal B is located on the substrate. At this time, a case is considered where the wire shape is wire-bonded from the wiring terminal A to the wiring terminal B with the type 2 of FIG. 2B. It is assumed that the minimum distance between the wire and each of the dies 1 to 4 is d.

各ダイ１〜４の上辺Ｏ１〜Ｏ４を中心とする半径ｄの円を考える。点Ａを通り、点Ａに最も近い円Ｏ４の接線ＡＣを引く。点Ｂを通り、点Ａに最も近い円Ｏ１の接線ＢＤを引く。円Ｏ１〜円Ｏ４に上方から接する水平な接線のうち、最も高さが高いものを選び、この水平線と接線ＡＣ，接線ＢＤとの交点Ｐ，Ｑを求める。このとき、折線ＡＰＱＢが最短のワイヤ経路となる。従って、これから最短パラメータを求めることができる。
（例終わり） Consider a circle of radius d about the upper O 1 ~ O 4 of each die 1-4. A tangent line AC of circle O 4 that passes through point A and is closest to point A is drawn. A tangent line BD of a circle O 1 that passes through point B and is closest to point A is drawn. Among the horizontal tangents that are in contact with the circles O 1 to O 4 from above, the highest one is selected, and the intersections P and Q between the horizontal line, the tangent line AC, and the tangent line BD are obtained. At this time, the broken line APQB is the shortest wire path. Therefore, the shortest parameter can be obtained from this.
(End of example)

出力手段７は、最短パラメータ演算手段６により求められた形状パラメータを、ファイルやディスプレイに出力する。   The output unit 7 outputs the shape parameter obtained by the shortest parameter calculation unit 6 to a file or a display.

距離測定手段１０は、最短パラメータ演算手段６により決定される形状パラメータによりワイヤ・ボンディングを行うワイヤに対し、レイアウト情報記憶手段２に記憶された各ダイの上辺又は他のワイヤとの距離を計算する。   The distance measuring unit 10 calculates the distance between the upper side of each die stored in the layout information storage unit 2 and another wire for the wire to be wire-bonded by the shape parameter determined by the shortest parameter calculating unit 6. .

距離測定手段１０は、距離検査の対象となる図形をレイアウト情報記憶手段２から選択するが、この選択の仕方は種々の方法が考えられる。一例を挙げると、まず、ワイヤ・ボンディングを行う配線端子Ａ，Ｂを基板上に写像する。この写像された点Ａ，Ｂを結ぶ直線を対角線とする四角形を考える。この四角形に含まれるか又は四角形の辺と交差するワイヤをスペース検査の対象とする。また、上辺がこの四角形に含まれるか又は四角形の辺と交差するダイをスペース検査の対象とする。   The distance measuring means 10 selects a figure to be subjected to distance inspection from the layout information storage means 2, and various methods can be considered for this selection. As an example, first, wiring terminals A and B for wire bonding are mapped onto a substrate. Consider a quadrangle whose diagonal is a straight line connecting the mapped points A and B. A wire included in the quadrangle or intersecting a side of the quadrangle is set as a space inspection target. In addition, a die whose upper side is included in the quadrangle or intersects with the side of the quadrangle is set as a space inspection target.

近接度判定手段１１は、距離測定手段１０により算出される距離が所定の閾値以下の場合に、配線端子選択手段４によって指定された配線端子Ａ，Ｂはワイヤ・ボンディングが不可であると判定し、その判定結果を出力手段７により出力する。   The proximity determination means 11 determines that the wire terminals A and B designated by the wiring terminal selection means 4 cannot be wire-bonded when the distance calculated by the distance measurement means 10 is equal to or less than a predetermined threshold. The determination result is output by the output means 7.

〔例５〕
図６において、配線端子Ａ，Ｂをワイヤ・ボンディングする場合を考える。基板を垂直上方から平面視して、配線端子Ａ，Ｂを結ぶ直線ＷＡＢを考える。この直線ＷＡＢを対角線とする四角形は、図６において点線で示された四角形ＡＣＢＤである。従って、スペース検査の対象となるワイヤはワイヤＷ１，Ｗ２，Ｗ３である。また、スペース検査の対象となるダイは、ダイ１，２，３である。 [Example 5]
In FIG. 6, the case where wire terminals A and B are wire-bonded is considered. In plan view of the substrate from the vertical above, wiring terminals A, consider a straight line W AB connecting the B. Rectangle that the straight line W AB diagonal is a square ACBD indicated by a dotted line in FIG. Therefore, the wires to be subjected to the space inspection are the wires W 1 , W 2 , and W 3 . Further, dies to be subjected to space inspection are dies 1, 2, and 3.

スペース検査の対象となる図形が選択されると、距離測定手段１０は、最短パラメータにより決まる形状のワイヤＡＢと、スペース検査の対象となる各図形との最短距離を計算する。そして、近接度判定手段１１は、これらの最短距離が所定の閾値以上かどうかを検査する。このようにして、近接図形との間のスペース検査が行われる。
（例終わり） When a graphic to be subjected to space inspection is selected, the distance measuring means 10 calculates the shortest distance between the wire AB having a shape determined by the shortest parameter and each graphic to be subjected to space inspection. And the proximity determination means 11 test | inspects whether these shortest distances are more than a predetermined threshold value. In this way, a space inspection between adjacent figures is performed.
(End of example)

ワイヤ形状追加手段８は、距離測定手段１０及び近接度判定手段１１によりスペース検査が行われた結果、近接度判定手段１１が、ボンディングを行おうとするワイヤとスペース検査の対象となる各図形との最短距離が所定の閾値以上であると判断した場合、そのワイヤの配置情報と形状情報を、レイアウト情報記憶手段２に追加して保存する。これにより、ワイヤ・ボンディングが行われたワイヤについては、その後新たにワイヤを追加する際に、測距対象図形の候補とされる。   As a result of the space inspection performed by the distance measurement unit 10 and the proximity determination unit 11, the wire shape addition unit 8 is configured so that the proximity determination unit 11 performs bonding between the wire to be bonded and each figure to be subjected to the space inspection. When it is determined that the shortest distance is equal to or greater than a predetermined threshold, the wire arrangement information and shape information are added to the layout information storage unit 2 and stored. As a result, the wire subjected to wire bonding is a candidate for a distance measurement target figure when a new wire is added thereafter.

パラメータ設定手段９は、ワイヤ条件記憶手段３に対して、使用可能なワイヤ形状及びそのワイヤ形状に対する許容ボンディング条件を入力する。具体的には、例えば、パラメータ設定手段９は、ディスプレイに入力ダイアログを表示してユーザに対してワイヤ形状や許容ボンディング条件の入力を促し、ユーザによりマウスやキーボード等の入力装置から入力されたワイヤ形状や許容ボンディング条件をワイヤ条件記憶手段３に保存するようなプログラム・モジュールを使用することができる。   The parameter setting unit 9 inputs an available wire shape and an allowable bonding condition for the wire shape to the wire condition storage unit 3. Specifically, for example, the parameter setting unit 9 displays an input dialog on the display to prompt the user to input a wire shape and an allowable bonding condition, and the wire input by the user from an input device such as a mouse or a keyboard. A program module that saves the shape and allowable bonding conditions in the wire condition storage means 3 can be used.

以上のように構成された本実施例に係る三次元実装回路の設計システム１において、以下その動作を説明する。   In the design system 1 of the three-dimensional mounting circuit according to the present embodiment configured as described above, the operation will be described below.

〔１〕三次元実装回路の設計システムを使用したレイアウト設計全体の手順
図７は実施例１に係る三次元実装回路の設計システム１によるレイアウト設計手順全体の流れを示すフローチャートである。最初に、ダイ配置設計ＣＡＤにより、ダイの形状の設計、基板上へのダイの配置、及びダイ及び基板の配線端子の配置を行う（Ｓ１）。この作業は、従来のＣＡＤ装置（ダイ配置設計ＣＡＤ）による作業であるため、詳細な説明は省略する。ここで作成された基板上に配置される各ダイの位置情報、各ダイの形状情報、各ダイ及び基板の配線端子の位置情報は、レイアウト記憶手段２に保存される。 [1] Procedure of Overall Layout Design Using 3D Mounting Circuit Design System FIG. 7 is a flowchart showing the flow of the entire layout design procedure by the 3D mounting circuit design system 1 according to the first embodiment. First, the die shape design CAD, the die shape design on the substrate, and the wiring terminals of the die and the substrate are arranged (S1). Since this operation is performed by a conventional CAD device (die placement design CAD), detailed description thereof is omitted. The position information of each die arranged on the substrate created here, the shape information of each die, and the position information of each die and the wiring terminal of the substrate are stored in the layout storage means 2.

次に、配線端子選択手段４により、ワイヤ・ボンディングを行う１対の配線端子を選択する（Ｓ２）。先に述べたように、配線端子選択手段４としては、通常のＣＡＤ装置のように、基板、ダイ、及び配線端子をディスプレイに表示させて、マウス等の入力装置によって一対の配線端子を選択するようにしたプログラム・モジュールを使用することができる。その場合、ユーザがワイヤ・ボンディングを行う１対の配線端子を選択する。   Next, the wiring terminal selection means 4 selects a pair of wiring terminals for wire bonding (S2). As described above, the wiring terminal selection means 4 displays a substrate, a die, and a wiring terminal on a display as in a normal CAD device, and selects a pair of wiring terminals by an input device such as a mouse. It is possible to use such a program module. In that case, the user selects a pair of wiring terminals for wire bonding.

次に、設計システム１によるワイヤ・ボンディングの設計と検査を実行する（Ｓ３）。この動作の詳細については後述する。これにより、各ワイヤ形状に対する許容ボンディング条件に則して、ワイヤの形状パラメータが自動的に決定される。決定されたワイヤの形状パラメータは、出力手段７により出力される。例えば、出力手段７は、各ワイヤ形状に対する形状パラメータをディスプレイに表示する。また、許容ボンディング条件におけるワイヤ・ボンディングが不可能な場合、出力手段７はエラーメッセージを出力する。   Next, wire bonding design and inspection are performed by the design system 1 (S3). Details of this operation will be described later. Thus, the wire shape parameters are automatically determined in accordance with the allowable bonding conditions for each wire shape. The determined wire shape parameters are output by the output means 7. For example, the output means 7 displays the shape parameters for each wire shape on the display. If wire bonding is not possible under the allowable bonding conditions, the output means 7 outputs an error message.

上記ステップＳ３において、許容ボンディング条件におけるワイヤ・ボンディングが不可能であると判断された場合（Ｓ４）、ダイ又は配線端子の配置を変更する必要が生じるため、ステップＳ１に戻る。   If it is determined in step S3 that wire bonding is not possible under the allowable bonding conditions (S4), it is necessary to change the arrangement of the die or the wiring terminal, and the process returns to step S1.

一方、許容ボンディング条件におけるワイヤ・ボンディングが可能であれば、ユーザは、出力されたワイヤの形状パラメータを見て、それでよいか判断する（Ｓ５）。ワイヤ形状が気に入らなければ、ワイヤ形状や許容ボンディング条件を変更する等して、再びステップＳ３に戻る。   On the other hand, if wire bonding is possible under the permissible bonding conditions, the user looks at the output wire shape parameter and determines whether it is acceptable (S5). If the user does not like the wire shape, the process returns to step S3 again, for example, by changing the wire shape or allowable bonding conditions.

ステップＳ５において、所望のワイヤ形状のレイアウトが得られたならば、ワイヤ形状追加手段８により、このワイヤ形状のレイアウトをレイアウト情報記憶手段２に保存する。そして、すべてのワイヤ・ボンディングが終了していなければ（Ｓ６）、ステップＳ２に戻って、次の配線端子対についてのワイヤ・ボンディングを行う。   When a desired wire shape layout is obtained in step S5, the wire shape adding means 8 stores the wire shape layout in the layout information storage means 2. If all wire bonding is not completed (S6), the process returns to step S2 to perform wire bonding for the next wiring terminal pair.

ステップＳ６で、すべてのワイヤ・ボンディングが終了したならば、レイアウト設計を終了する。   If all the wire bonding is completed in step S6, the layout design is ended.

〔２〕ワイヤ・ボンディングの設計・検査処理
次に、上記ステップＳ３におけるワイヤ・ボンディングの設計・検査処理について説明する。図８はワイヤ・ボンディングの設計・検査処理を表すフローチャートである。 [2] Wire Bonding Design / Inspection Process Next, the wire bonding design / inspection process in step S3 will be described. FIG. 8 is a flowchart showing a wire bonding design / inspection process.

まず、測距対称図形抽出手段５は、レイアウト情報記憶手段２に記憶されているすべてのダイ又はワイヤの中から、上述のステップＳ２で選択された一対の配線端子Ａ，Ｂに対する測距対称図形を抽出する（Ｓ１１）。測距対象図形の抽出の方法については、先に説明した通りである。   First, the distance measurement symmetrical figure extraction means 5 selects the distance measurement symmetry figure for the pair of wiring terminals A and B selected in step S2 from all the dies or wires stored in the layout information storage means 2. Is extracted (S11). The method for extracting the figure for distance measurement is as described above.

次に、ユーザは、パラメータ設定手段９により、ワイヤ形状及びその許容ボンディング条件を入力し、これをワイヤ条件記憶手段３に保存する（Ｓ１２）。ここで、ワイヤ形状は一度に複数の形状を指定してもよい。   Next, the user inputs the wire shape and its allowable bonding condition by the parameter setting means 9, and stores it in the wire condition storage means 3 (S12). Here, the wire shape may specify a plurality of shapes at a time.

次に、最短パラメータ計算手段６は、測距対象図形抽出手段５が抽出する各測距対称図形との距離が所定の閾値以上で、且つ形状パラメータの値が許容ボンディング条件の範囲内という条件のもとで、配線端子選択手段４により指定された配線端子Ａ，Ｂをワイヤ・ボンディングするワイヤ形状において全ワイヤ長が最短となる形状パラメータの値（最短パラメータ）を算出する（Ｓ１３）。尚、最短パラメータを算出する方法については、先に説明した通りである。   Next, the shortest parameter calculation means 6 has the condition that the distance to each distance measurement symmetrical figure extracted by the distance measurement object figure extraction means 5 is not less than a predetermined threshold value and the value of the shape parameter is within the allowable bonding condition range. Originally, the value of the shape parameter (shortest parameter) that makes the total wire length the shortest in the wire shape for wire bonding the wiring terminals A and B designated by the wiring terminal selection means 4 is calculated (S13). The method for calculating the shortest parameter is as described above.

ここで、最短パラメータ演算手段６は、測距対象図形抽出手段５が抽出する各測距対称図形との距離が所定の閾値以上で、且つ形状パラメータの値が許容ボンディング条件の範囲内という条件の下では、ワイヤ・ボンディングが不可能である場合には、出力手段７により、エラーメッセージを出力する。   Here, the shortest parameter calculation means 6 has a condition that the distance to each distance measurement symmetrical figure extracted by the distance measurement object figure extraction means 5 is not less than a predetermined threshold and the value of the shape parameter is within the allowable bonding condition range. Below, when wire bonding is impossible, the output means 7 outputs an error message.

更に、距離測定手段１０及び近接度判定手段１１は、ステップＳ１３により得られるワイヤ形状に対して、そのワイヤに近接するダイ又は他のワイヤとの間のスペースが所定の閾値以上であるか否かを検査する（Ｓ１４）。   Further, the distance measuring unit 10 and the proximity determining unit 11 determine whether or not the space between the die or another wire adjacent to the wire is greater than a predetermined threshold with respect to the wire shape obtained in step S13. Is inspected (S14).

ステップＳ１３，Ｓ１４において、最短パラメータの計算が成功し、近接するダイ又は他のワイヤとの間のスペースが所定の閾値以上であった場合（Ｓ１５）、出力手段７は、最短パラメータを出力し（Ｓ１６）、ワイヤ・ボンディングの設計・検査処理を終了する。   If the calculation of the shortest parameter is successful in steps S13 and S14 and the space between adjacent dies or other wires is equal to or greater than a predetermined threshold (S15), the output means 7 outputs the shortest parameter ( S16), the wire bonding design / inspection process is terminated.

一方、ステップＳ１３において、最短パラメータの計算が不成功であった場合、又はステップＳ１４において、近接するダイ又は他のワイヤとの間のスペースが所定の閾値以下であった場合（Ｓ１５）、出力手段７により、エラーメッセージが出力される。この場合、ユーザは、可能なすべてのワイヤ形状についての計算が終わっていなければ（Ｓ１７）、ワイヤ形状を変更すべく再びステップＳ１２に戻る。   On the other hand, if calculation of the shortest parameter is unsuccessful in step S13, or if the space between adjacent dies or other wires is less than a predetermined threshold value in step S14 (S15), output means 7 outputs an error message. In this case, if the calculation has not been completed for all possible wire shapes (S17), the user returns to step S12 again to change the wire shape.

一方、可能なすべてのワイヤ形状についてエラーメッセージが出力された場合には、その配線端子対についてはワイヤ・ボンディングは不可能であるとして（Ｓ１８）、ワイヤ・ボンディングの設計・検査処理を終了する。この場合は、図７のステップＳ１に戻ることになる。   On the other hand, if error messages are output for all possible wire shapes, wire bonding is not possible for the wiring terminal pair (S18), and the wire bonding design / inspection processing is terminated. In this case, the process returns to step S1 in FIG.

以上のように、本実施例の三次元実装回路の設計システムによれば、ボンディング・マシンの仕様によるワイヤ形状の制約を考慮しつつ、ワイヤとダイ又はワイヤとワイヤ間の距離を一定以上に確保しながら、ワイヤのレイアウト設計を容易に行うことが可能となる。従って、ＳＩＰやＭＣＭのように、ワイヤが三次元的に複雑に錯綜する三次元実装回路についても、ワイヤ形状の設計を行うことが可能となる。   As described above, according to the three-dimensional mounting circuit design system of the present embodiment, the distance between the wire and the die or between the wire and the wire is secured to a certain level while taking into consideration the restrictions on the wire shape depending on the specifications of the bonding machine. However, the wire layout can be easily designed. Therefore, it is possible to design a wire shape even for a three-dimensional mounting circuit in which wires are complicated in three dimensions, such as SIP and MCM.

本発明の実施例１に係る三次元実装回路の設計システムの構成を表す図である。It is a figure showing the structure of the design system of the three-dimensional mounting circuit which concerns on Example 1 of this invention. ワイヤ形状の例を表す図である。It is a figure showing the example of a wire shape. 基板上のダイに配線端子を配置した例を示す図である。It is a figure which shows the example which has arrange | positioned the wiring terminal to the die | dye on a board | substrate. ワイヤ形状タイプ３の最短パラメータの求め方を説明する図である。It is a figure explaining how to obtain the shortest parameter of wire shape type 3. ワイヤ形状タイプ２の最短パラメータの求め方を説明する図である。It is a figure explaining how to obtain the shortest parameter of wire shape type 2. スペース検査の対象となる図形を選択する方法を説明する図である。It is a figure explaining the method of selecting the figure used as the object of a space inspection. 実施例１に係る三次元実装回路の設計システム１によるレイアウト設計手順全体の流れを示すフローチャートである。3 is a flowchart showing a flow of the entire layout design procedure by the design system 1 for a three-dimensional mounting circuit according to the first embodiment. ワイヤ・ボンディングの作成・検査処理を表すフローチャートである。It is a flowchart showing creation / inspection processing of wire bonding.

符号の説明Explanation of symbols

１ 設計システム
２ レイアウト情報記憶手段
３ ワイヤ条件記憶手段
４ 配線端子選択手段
５ 測距対称図形抽出手段
６ 最短パラメータ演算手段
７ 出力手段
８ ワイヤ形状追加手段
９ パラメータ設定手段
１０ 距離測定手段
１１ 近接度判定手段

DESCRIPTION OF SYMBOLS 1 Design system 2 Layout information storage means 3 Wire condition storage means 4 Wiring terminal selection means 5 Ranging symmetrical figure extraction means 6 Shortest parameter calculation means 7 Output means 8 Wire shape addition means 9 Parameter setting means 10 Distance measurement means 11 Proximity determination means

Claims (9)

基板上に一乃至複数のダイが三次元的に配置及びワイヤ・ボンディングされて一つのパッケージ内に格納された三次元実装回路を設計するための三次元実装回路の設計システムであって、
基板上に配置される各ダイの位置情報、各ダイの形状情報、並びに各ダイ及び基板の配線端子の位置情報を記憶するレイアウト情報記憶手段と、
前記配線端子間のワイヤ・ボンディングにおいて、使用可能なワイヤ形状、及び当該ワイヤ形状を決定する形状パラメータの制限範囲（以下、「許容ボンディング条件」という。）が記憶されたワイヤ条件記憶手段と、
前記レイアウト情報記憶手段に記憶された各ダイのうち、当該ダイの辺を基板上に写像した線がワイヤ・ボンディングを行う２つの配線端子Ａ，Ｂを結ぶ直線を基板上に写像した線と交差するもの（以下、「測距対象図形」という。）を抽出する測距対称図形抽出手段と、
前記各測距対称図形との距離が所定の閾値以上で、且つ前記形状パラメータの値が前記許容ボンディング条件の範囲内という条件のもとで、前記配線端子Ａ，Ｂをワイヤ・ボンディングするワイヤ形状において全ワイヤ長が最短となる前記形状パラメータの値（以下、「最短パラメータ」という。）を算出する最短パラメータ演算手段と、
を備えていることを特徴とする三次元実装回路の設計システム。 A three-dimensional mounting circuit design system for designing a three-dimensional mounting circuit in which one or more dies are three-dimensionally arranged and wire-bonded on a substrate and stored in one package,
Layout information storage means for storing position information of each die arranged on the substrate, shape information of each die, and position information of each die and the wiring terminal of the substrate;
Wire condition storage means in which a wire shape that can be used in wire bonding between the wiring terminals and a restriction range of a shape parameter that determines the wire shape (hereinafter referred to as “allowable bonding condition”) are stored;
Of each die stored in the layout information storage means, a line mapping the side of the die on the substrate intersects a line connecting the two wiring terminals A and B for wire bonding onto the substrate. Ranging symmetric figure extraction means for extracting what to do (hereinafter referred to as "distance to be measured"),
Wire shape for wire-bonding the wiring terminals A and B under the condition that the distance to each distance measurement symmetrical figure is equal to or greater than a predetermined threshold and the value of the shape parameter is within the range of the allowable bonding conditions The shortest parameter calculation means for calculating the value of the shape parameter (hereinafter referred to as “shortest parameter”) that makes the total wire length shortest in FIG.
A system for designing a three-dimensional mounting circuit, comprising: 前記レイアウト情報記憶手段は、既に配置されたワイヤの位置情報並びにワイヤの形状及び形状パラメータをも記憶するものであり、
前記測距対称図形抽出手段は、前記レイアウト情報記憶手段に記憶された各ワイヤのうち、当該ワイヤを基板上に写像した線がワイヤ・ボンディングを行う２つの配線端子Ａ，Ｂを結ぶ線を基板上に写像した直線と交差するものをも測距対称図形として抽出するものであること
を特徴とする請求項１記載の三次元実装回路の設計システム。 The layout information storage means also stores position information of already arranged wires, wire shape and shape parameters,
The distance-measuring symmetric figure extracting means includes a line connecting two wiring terminals A and B on which a wire mapping the wire on the board is connected to the board among the wires stored in the layout information storage means. 2. The system for designing a three-dimensional mounting circuit according to claim 1, wherein a portion intersecting with the straight line mapped above is also extracted as a distance measuring symmetrical figure. 前記最短パラメータ演算手段により決定される形状パラメータによりワイヤ・ボンディングを行うワイヤに対し、各ダイの上辺又は他のワイヤとの距離を計算する距離測定手段と、
前記距離測定手段により算出される距離が所定の閾値以下の場合に、前記配線端子Ａ，Ｂはワイヤ・ボンディングが不可であると判定する近接度判定手段と、
を備えたことを特徴とする請求項１又は２記載の三次元実装回路の設計システム。 Distance measuring means for calculating the distance between the upper side of each die or other wires with respect to the wire to be wire-bonded by the shape parameter determined by the shortest parameter calculating means;
When the distance calculated by the distance measuring means is equal to or less than a predetermined threshold, the wiring terminals A and B are proximity determining means for determining that wire bonding is impossible,
The system for designing a three-dimensional mounting circuit according to claim 1 or 2, further comprising: 前記ワイヤ条件記憶手段は、複数の種類のワイヤ形状及びその許容ボンディング条件が記憶されており、
前記最短パラメータ演算手段は、前記ワイヤ条件記憶手段に記憶された各ワイヤ形状にについて、それぞれ最短パラメータを算出することを特徴とする請求項１乃至３の何れか一記載の三次元実装回路の設計システム。 The wire condition storage means stores a plurality of types of wire shapes and their allowable bonding conditions,
The design of the three-dimensional mounting circuit according to any one of claims 1 to 3, wherein the shortest parameter calculation means calculates a shortest parameter for each wire shape stored in the wire condition storage means. system. コンピュータに読み込み実行することによって、コンピュータを請求項１乃至４の何れか一記載の三次元実装回路の設計システムとして機能させることを特徴とするプログラム。 A program that causes a computer to function as the three-dimensional mounting circuit design system according to any one of claims 1 to 4 by being read and executed by the computer. 基板上に配置される各ダイの位置情報、各ダイの形状情報、並びに各ダイ及び基板の配線端子の位置情報を記憶するレイアウト情報記憶手段、
及び、前記配線端子間のワイヤ・ボンディングにおいて、使用可能なワイヤ形状、及び当該ワイヤ形状を決定する形状パラメータの制限範囲（以下、「許容ボンディング条件」という。）が記憶されたワイヤ条件記憶手段
を備えたシステムにおいて、基板上に一乃至複数のダイが三次元的に配置及びワイヤ・ボンディングされて一つのパッケージ内に格納された三次元実装回路を設計するための三次元実装回路の設計方法であって、
前記レイアウト情報記憶手段に記憶された配線端子のうち、ワイヤ・ボンディングを行う一対の配線端子を選択する第１ステップ、
前記レイアウト情報記憶手段に記憶された各ダイのうち、当該ダイの辺を基板上に写像した直線が、前記第１ステップで選択された一対の配線端子Ａ，Ｂを結ぶ直線を基板上に写像した直線と交差するもの（以下、「測距対象図形」という。）を抽出する第２ステップ、
及び、前記測距対称図形との距離が所定の閾値以上で、且つ前記形状パラメータが前記ワイヤ条件記憶手段に記憶されている許容ボンディング条件を充足するワイヤ形状のうち、全ワイヤ長が最短となるものの前記形状パラメータの値（以下、「最短パラメータ」という。）を算出する第３ステップ、
を有する三次元実装回路の設計方法。 Layout information storage means for storing position information of each die arranged on the substrate, shape information of each die, and position information of each die and the wiring terminal of the substrate;
And wire condition storage means for storing a wire shape that can be used in wire bonding between the wiring terminals and a shape parameter limit range (hereinafter referred to as “allowable bonding condition”) that determines the wire shape. A design method of a three-dimensional mounting circuit for designing a three-dimensional mounting circuit in which one or a plurality of dies are three-dimensionally arranged and wire-bonded on a substrate and stored in one package. There,
A first step of selecting a pair of wiring terminals for wire bonding among the wiring terminals stored in the layout information storage means;
Of each die stored in the layout information storage means, a straight line mapping the side of the die onto the substrate maps a straight line connecting the pair of wiring terminals A and B selected in the first step onto the substrate. A second step of extracting an object intersecting with the straight line (hereinafter referred to as a “distance object graphic”);
And, the total wire length is the shortest among the wire shapes satisfying the allowable bonding conditions in which the distance to the distance measurement symmetrical figure is not less than a predetermined threshold and the shape parameter is stored in the wire condition storage means. A third step of calculating a value of the shape parameter of the object (hereinafter referred to as “shortest parameter”);
A method for designing a three-dimensional mounting circuit. 前記レイアウト情報記憶手段は、既に配置されたワイヤの位置情報並びにワイヤの形状及び形状パラメータをも記憶するものであり、
前記第２ステップにおいては、前記レイアウト情報記憶手段に記憶された各ワイヤのうち、当該ワイヤを基板上に写像した線が前記第１ステップで選択された一対の配線端子Ａ，Ｂを結ぶ線を基板上に写像した直線と交差するものをも測距対称図形として抽出し、
前記第３ステップにおいては、最短パラメータが算出されたワイヤの位置情報並びにワイヤの形状及び形状パラメータを前記レイアウト情報記憶手段に追加して保存すること
を特徴とする請求項６記載の三次元実装回路の設計方法。 The layout information storage means also stores position information of already arranged wires, wire shape and shape parameters,
In the second step, among the wires stored in the layout information storage means, a line mapping the wire on the substrate is a line connecting the pair of wiring terminals A and B selected in the first step. The one that intersects the straight line mapped on the substrate is also extracted as a distance-measuring figure,
7. The three-dimensional mounting circuit according to claim 6, wherein in the third step, the position information of the wire for which the shortest parameter is calculated and the shape and shape parameter of the wire are added and stored in the layout information storage means. Design method. 前記第３ステップにおいて決定される形状パラメータに従ってワイヤ・ボンディングを行うワイヤに対し、前記レイアウト情報記憶手段に記憶された各ダイの上辺又は他のワイヤとの距離を計算する第４ステップ、
及び、前記第４ステップにおいて算出される距離が所定の閾値以下の場合に、前記配線端子Ａ，Ｂはワイヤ・ボンディングが不可であると判定し、当該判定を出力手段により出力する第５ステップ、
を備えたことを特徴とする請求項６又は７記載の三次元実装回路の設計方法。 A fourth step of calculating a distance between the upper side of each die stored in the layout information storage unit or another wire with respect to the wire to be bonded according to the shape parameter determined in the third step;
And when the distance calculated in the fourth step is equal to or less than a predetermined threshold, the wiring terminals A and B determine that wire bonding is impossible, and a fifth step of outputting the determination by an output unit,
The method for designing a three-dimensional mounting circuit according to claim 6 or 7, further comprising: 前記ワイヤ条件記憶手段には、複数の種類のワイヤ形状、及びその許容ボンディング条件が記憶されており、
前記第３ステップにおいては、前記ワイヤ条件記憶手段に記憶された各ワイヤ形状について、それぞれ最短パラメータを算出することを特徴とする請求項６乃至８の何れか一記載の三次元実装回路の設計方法。

The wire condition storage means stores a plurality of types of wire shapes and their allowable bonding conditions.
The method of designing a three-dimensional mounting circuit according to any one of claims 6 to 8, wherein in the third step, a shortest parameter is calculated for each wire shape stored in the wire condition storage means. .

JP2004161067A 2004-05-31 2004-05-31 3D mounting circuit design system and design method Expired - Fee Related JP4447960B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004161067A JP4447960B2 (en) 2004-05-31 2004-05-31 3D mounting circuit design system and design method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004161067A JP4447960B2 (en) 2004-05-31 2004-05-31 3D mounting circuit design system and design method

Publications (2)

Publication Number Publication Date
JP2005339464A true JP2005339464A (en) 2005-12-08
JP4447960B2 JP4447960B2 (en) 2010-04-07

Family

ID=35492930

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004161067A Expired - Fee Related JP4447960B2 (en) 2004-05-31 2004-05-31 3D mounting circuit design system and design method

Country Status (1)

Country Link
JP (1) JP4447960B2 (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258215A (en) * 2007-03-31 2008-10-23 Fukuoka Pref Gov Sangyo Kagaku Gijutsu Shinko Zaidan Actual shape verifying apparatus
KR100931839B1 (en) * 2008-01-14 2009-12-15 앰코 테크놀로지 코리아 주식회사 Wire design method of semiconductor package
KR20180003466A (en) * 2016-06-30 2018-01-09 쿨리케 앤드 소파 인더스트리즈, 인코포레이티드 Methods for generating wire loop profiles for wire loops, and methods for checking for adequate clearance between adjacent wire loops
CN109033510A (en) * 2018-06-14 2018-12-18 佛山市顺德区中山大学研究院 Three dimensional integrated circuits interconnection length optimization method and device based on genetic algorithm
CN112567352A (en) * 2018-08-14 2021-03-26 拉姆伯斯公司 Packaged integrated device
JP2022533379A (en) * 2019-05-20 2022-07-22 上海望友信息科技有限公司 Process design method, system, medium and device based on system-in-package technology

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102053722B1 (en) 2013-03-11 2019-12-09 삼성전자주식회사 Method of designing arrangement of tsv in stacked semiconductor device and designing system for arrangement of tsv in stacked semiconductor device

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008258215A (en) * 2007-03-31 2008-10-23 Fukuoka Pref Gov Sangyo Kagaku Gijutsu Shinko Zaidan Actual shape verifying apparatus
KR100931839B1 (en) * 2008-01-14 2009-12-15 앰코 테크놀로지 코리아 주식회사 Wire design method of semiconductor package
US11289448B2 (en) 2016-06-30 2022-03-29 Kulicke And Soffa Industries, Inc. Methods for generating wire loop profiles for wire loops, and methods for checking for adequate clearance between adjacent wire loops
JP2018006741A (en) * 2016-06-30 2018-01-11 クリック アンド ソッファ インダストリーズ、インク． Method for generating wire loop profile for wire loop, and method for checking for adequate clearance between adjacent wire loops
KR20180003466A (en) * 2016-06-30 2018-01-09 쿨리케 앤드 소파 인더스트리즈, 인코포레이티드 Methods for generating wire loop profiles for wire loops, and methods for checking for adequate clearance between adjacent wire loops
KR102399496B1 (en) * 2016-06-30 2022-05-19 쿨리케 앤드 소파 인더스트리즈, 인코포레이티드 Methods for generating wire loop profiles for wire loops, and methods for checking for adequate clearance between adjacent wire loops
KR20220070389A (en) * 2016-06-30 2022-05-31 쿨리케 앤드 소파 인더스트리즈, 인코포레이티드 Methods for generating wire loop profiles for wire loops, and methods for checking for adequate clearance between adjacent wire loops
KR102434915B1 (en) 2016-06-30 2022-08-24 쿨리케 앤드 소파 인더스트리즈, 인코포레이티드 Methods for generating wire loop profiles for wire loops, and methods for checking for adequate clearance between adjacent wire loops
CN109033510A (en) * 2018-06-14 2018-12-18 佛山市顺德区中山大学研究院 Three dimensional integrated circuits interconnection length optimization method and device based on genetic algorithm
CN109033510B (en) * 2018-06-14 2023-10-13 佛山市顺德区中山大学研究院 Three-dimensional integrated circuit interconnection line length optimization method and device based on genetic algorithm
CN112567352A (en) * 2018-08-14 2021-03-26 拉姆伯斯公司 Packaged integrated device
JP2022533379A (en) * 2019-05-20 2022-07-22 上海望友信息科技有限公司 Process design method, system, medium and device based on system-in-package technology
JP7284962B2 (en) 2019-05-20 2023-06-01 上海望友信息科技有限公司 Process design method, system, medium and device based on system-in-package technology

Also Published As

Publication number Publication date
JP4447960B2 (en) 2010-04-07

Similar Documents

Publication Publication Date Title
US8775998B2 (en) Support device of three-dimensional integrated circuit and method thereof
CN101154245B (en) Shape detailing device, shape detailing method, mechanical cad machine, and method of manufacturing three-dimensional structure
CN1601225A (en) Checking device and method for integrated circuit pattern
JP2001522111A (en) Polygon representation in IC layout
JP4447960B2 (en) 3D mounting circuit design system and design method
JP2008084209A (en) Method, device, and program for creating height-limited-area information, and method for manufacturing three-dimensional structure
JP5223790B2 (en) Printed circuit board design support program, printed circuit board design support method, and printed circuit board design support apparatus
JP2010198466A (en) Wiring design method for wiring board
JP4888013B2 (en) Height limit calculation device, height limit calculation method, and height limit calculation program
US10956649B2 (en) Semiconductor package metal shadowing checks
WO2024037336A1 (en) Method and system for constructing pad pattern of chip, and storage medium and electronic device
CN102841956B (en) Cellular construction and method
US7310793B1 (en) Interconnect lines with non-rectilinear terminations
US7370303B2 (en) Method for determining the arrangement of contact areas on the active top side of a semiconductor chip
CN104574500B (en) Threedimensional model generating means, threedimensional model generation method and program
JP5136333B2 (en) Power noise analysis model creation method, power noise analysis model creation device, and power noise analysis model creation program
CN116151183A (en) Chip layout three-dimensional modeling method and system, storage medium and electronic equipment
US9710587B2 (en) Electric-substrate electrical design apparatus using three-dimensional space, electrical design method, program and computer-readable recording medium
JP5156252B2 (en) Automatic layout simplification device
US20070146359A1 (en) CAD apparatus, CAD method and recording medium storing CAD program thereof
JP2007129121A (en) Device for assembling and determining semiconductor chip
CN116542205A (en) Computer readable recording medium and method for extracting parasitic parameters of three-dimensional chip
JP2006332516A (en) Method and apparatus of automatically designing semiconductor device
US20100122226A1 (en) Layout density verification system and layout density verification method
JP2003167032A (en) Position measuring method and position control method for semiconductor chip

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7426

Effective date: 20070125

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070525

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20070821

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070821

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091009

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091016

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100113

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100121

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130129

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140129

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140129

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees