KR100929845B1 - Synchronous semiconductor memory device and driving method thereof - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 동기식 반도체 메모리 소자의 라이트 경로에 관한 것이다. 본 발명은 데이터 스트로브 신호(DQS)의 라이트 포스트앰블 링잉에 의한 데이터 오류 발생을 방지할 수 있는 동기식 반도체 메모리 소자 및 그의 구동방법을 제공하는데 그 목적이 있다. 본 발명에서는 해당 라이트 커맨드에 대응하는 마지막 데이터 스트로브 폴링 펄스(DSFP)에 의해 셋되고 해당 라이트 커맨드에 대응하는 데이터 입력 클럭(DINCLK)에 의해 리셋되는 정렬 홀드 신호를 추가적으로 생성하며, 이 신호가 글리치가 발생되는 구간에서 데이터 스트로브 폴링 펄스(DSFP)가 데이터 정렬부에 인가되는 것을 마스킹한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly, to a write path of a synchronous semiconductor memory device. SUMMARY OF THE INVENTION An object of the present invention is to provide a synchronous semiconductor memory device and a method of driving the same, which can prevent a data error from occurring due to write postamble of the data strobe signal DQS. The present invention additionally generates an alignment hold signal that is set by the last data strobe polling pulse (DSFP) corresponding to the write command and reset by the data input clock (DINCLK) corresponding to the write command. The data strobe polling pulse DSFP is applied to the data alignment unit in the generated section.

데이터 스트로브 신호, 라이트 포스트앰블 링잉, 데이터 오류, 정렬 홀드 신호, 마스킹 Data Strobe Signal, Light Postamble, Data Error, Alignment Hold Signal, Masking

Description

동기식 반도체 메모리 소자 및 그의 구동방법{SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}Synchronous semiconductor memory device and driving method thereof {SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 동기식 반도체 메모리 소자의 라이트 경로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly to a write path of a synchronous semiconductor memory device.

DRAM을 비롯한 반도체 메모리 소자는 칩셋(메모리 컨트롤러)으로부터 라이트 데이터를 받아들이고, 칩셋으로 리드 데이터를 전송한다. 한편, 동기식 반도체 메모리 소자의 경우, 칩셋과 메모리가 모두 시스템 클럭에 의해 동기되어 동작한다. 그런데, 칩셋으로부터 데이터를 메모리에 전달할 때 데이터와 시스템 클럭의 로딩(loading)과 궤적(trace)이 서로 다르고, 또 시스템 클럭과 다수의 메모리간의 위치 차이에 의해 데이터와 시스템 클럭간에 스큐(skew)가 발생한다.Semiconductor memory devices, including DRAM, receive write data from a chipset (memory controller) and transfer read data to the chipset. On the other hand, in the synchronous semiconductor memory device, both the chipset and the memory operate in synchronization with the system clock. However, when data is transferred from the chipset to the memory, the loading and the trace of the data and the system clock are different from each other, and skew between the data and the system clock is caused by the position difference between the system clock and the plurality of memories. Occurs.

이러한 데이터와 시스템 클럭간의 스큐를 줄이기 위하여, 칩셋에서 데이터를 메모리로 전송할 때 데이터와 함께 데이터 스트로브 신호(DQS)를 함께 전송한다. 데이터 스트로브 신호(DQS)는 일명 에코 클럭(echo clock)이라 불리우며, 데이터와 동일한 로딩과 궤적을 가지기 때문에 메모리 측에서 이 신호를 이용하여 데이터를 스트로빙하면 시스템 클럭과 메모리간의 위치 차이에 의해 발생하는 스큐를 최소화할 수 있다. 한편, 리드 동작시에는 메모리가 데이터와 함께 리드 DQS를 칩셋으로 전송하게 된다.In order to reduce the skew between the data and the system clock, the data strobe signal (DQS) is transmitted together with the data when the data is transferred from the chipset to the memory. Since the data strobe signal (DQS) is called an echo clock and has the same loading and trajectory as the data, when the data is strobe using the signal, the data strobe is caused by the position difference between the system clock and the memory. Skew can be minimized. In the meantime, during the read operation, the memory transmits the read DQS to the chipset together with the data.

도 1은 종래기술에 따른 동기식 반도체 메모리 소자의 라이트 경로를 나타낸 회로도이다.1 is a circuit diagram illustrating a write path of a synchronous semiconductor memory device according to the prior art.

도 1을 참조하면, 종래기술에 따른 동기식 반도체 메모리 소자의 라이트 경로에는, DQS 버퍼 디스에이블 신호(DISABLE_DQS)에 응답하여 데이터 스트로브 신호(DQS)를 버퍼링하기 위한 DQS 입력 버퍼(110)와, DQS 입력 버퍼(110)의 출력신호를 입력받아 데이터 스트로브 신호(DQS)의 폴링 에지에 대응하는 데이터 스트로브 폴링 펄스(DSFP)를 생성하기 위한 DSFP 발생부(120)와, 데이터 스트로브 폴링 펄스(DSFP), 데이터 스트로브 종료신호(DIS_DSP, 라이트 커맨드 인가 시점으로부터 버스트 길이(BL)에 대응하는 시간 이후에 논리레벨 하이로 펄싱하는 신호임), 라이트 펄스(WTPb, 라이트 커맨드 인가시 논리레벨 로우로 펄싱하는 신호임)에 응답하여 DQS 버퍼 디스에이블 신호(DISABLE_DQS)를 생성하기 위한 DQS 버퍼 디스에이블 신호 발생부(130)와, 데이터 스트로브 폴링 펄스(DSFP)에 응답하여 입력 데이터(Din, 데이터 입력 버퍼로부터 출력된 신호임)를 정렬하기 위한 데이터 정렬부(140)와, 데이터 정렬부(140)로부터 출력된 정렬 데이터(ALGN_R0, ALGN_R1, ALGN_F0, ALGN_F1)를 데이터 입력 클럭(DINCLK, 라이트 커맨드로부터 라이트 레이턴시(WL)를 고려한 일정 시간 이후에 논리레벨 하이로 펄싱하는 신호임)에 동기시 켜 글로벌 데이터 버스(GIO_Q0, GIO_Q1, GIO_Q2, GIO_Q3)에 전달하기 위한 GIO 라이트 구동부(150)가 구비된다.Referring to FIG. 1, a write path of a synchronous semiconductor memory device according to the related art includes a DQS input buffer 110 and a DQS input for buffering a data strobe signal DQS in response to a DQS buffer disable signal DISABLE_DQS. A DSFP generator 120 for generating a data strobe polling pulse DSFP corresponding to a falling edge of the data strobe signal DQS by receiving an output signal of the buffer 110, a data strobe polling pulse DSFP, and data Strobe end signal (DIS_DSP, signal that pulses logic level high after the time corresponding to burst length BL from the time when the write command is applied), write pulse (WTPb, signal that pulses logic level low when write command is applied) In response to the data strobe polling pulse DSFP and the DQS buffer disable signal generator 130 for generating the DQS buffer disable signal DISABLE_DQS. The data alignment unit 140 to align the input data Din (which is a signal output from the data input buffer) and the alignment data ALGN_R0, ALGN_R1, ALGN_F0, and ALGN_F1 output from the data alignment unit 140. GIO write driver for synchronizing to the clock (DINCLK, a signal that pulses logic level high after a predetermined time considering the write latency WL from the write command) and delivering it to the global data buses GIO_Q0, GIO_Q1, GIO_Q2, and GIO_Q3. 150 is provided.

여기서, DQS 버퍼 디스에이블 신호 발생부(130)는 데이터 스트로브 폴링 펄스(DSFP) 및 데이터 스트로브 종료신호(DIS_DSP)를 입력으로 하는 앤드 게이트(AND1)와, 소오스가 전원전압단(VDD)에 접속되고 드레인이 DQS 버퍼 디스에이블 신호(DISABLE_DQS) 출력단(N1)에 접속되며 라이트 펄스(WTPb)를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(MP1)와, 소오스가 접지전압단(VSS)에 접속되고 드레인이 DQS 버퍼 디스에이블 신호(DISABLE_DQS) 출력단(N1)에 접속되며 앤드 게이트(AND1)의 출력신호를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(MN1)와, DQS 버퍼 디스에이블 신호(DISABLE_DQS) 출력단(N1)을 래칭하기 위한 래치(INV1 및 INV2)를 구비한다.Here, the DQS buffer disable signal generator 130 has an AND gate AND1 for inputting the data strobe polling pulse DSFP and the data strobe end signal DIS_DSP, and a source connected to the power supply voltage terminal VDD. A drain is connected to the output terminal N1 of the DQS buffer disable signal DISABLE_DQS, a pull-up PMOS transistor MP1 having the write pulse WTPb as a gate input, and a source is connected to the ground voltage terminal VSS, and the drain is connected to the DQS buffer. A pull-down NMOS transistor MN1 connected to the output signal N1 of the disable signal DISABLE_DQS and using the output signal of the AND gate AND1 as a gate input, and for latching the output terminal N1 of the DQS buffer disable signal DISABLE_DQS. The latches INV1 and INV2 are provided.

또한, 데이터 정렬부(140)는 데이터 스트로브 폴링 펄스(DSFP)를 입력으로 하는 인버터(INV3)와, 인버터(INV3)의 출력신호의 폴링 에지에 응답하여 입력 데이터(Din)를 전송하는 D 플립플롭(142)과, 인버터(INV3)의 출력신호의 폴링 에지에 응답하여 D 플립플롭(142)으로부터 출력된 정렬 데이터(ALGN_R1)를 전송하는 D 플립플롭(144)과, 인버터(INV3)의 출력신호의 폴링 에지에 응답하여 입력 데이터(Din)를 전송하는 D 플립플롭(146)과, 인버터(INV3)의 출력신호의 폴링 에지에 응답하여 D 플립플롭(146)으로부터 출력된 정렬 데이터(ALGN_F1)를 전송하는 D 플립플롭(148)을 구비한다.In addition, the data aligning unit 140 transmits the input data Din in response to the falling edge of the inverter INV3 inputting the data strobe polling pulse DSFP and the output signal of the inverter INV3. 142, the D flip-flop 144 which transmits the alignment data ALGN_R1 output from the D flip-flop 142 in response to the falling edge of the output signal of the inverter INV3, and the output signal of the inverter INV3. The D flip-flop 146 which transmits the input data Din in response to the falling edge of the array, and the alignment data ALGN_F1 output from the D flip-flop 146 in response to the falling edge of the output signal of the inverter INV3. D flip-flop 148 to transmit.

그리고, GIO 라이트 구동부(150)는 D 플립플롭(144)으로부터 출력된 정렬 데 이터(ALGN_R0)를 데이터 입력 클럭(DINCLK)에 동기시켜 글로벌 데이터 버스(GIO_Q0)에 전달하기 위한 GIO 라이트 드라이버(152)와, D 플립플롭(142)으로부터 출력된 정렬 데이터(ALGN_R1)를 데이터 입력 클럭(DINCLK)에 동기시켜 글로벌 데이터 버스(GIO_Q1)에 전달하기 위한 GIO 라이트 드라이버(154)와, D 플립플롭(148)으로부터 출력된 정렬 데이터(ALGN_F0)를 데이터 입력 클럭(DINCLK)에 동기시켜 글로벌 데이터 버스(GIO_Q2)에 전달하기 위한 GIO 라이트 드라이버(156)와, D 플립플롭(146)으로부터 출력된 정렬 데이터(ALGN_F1)를 데이터 입력 클럭(DINCLK)에 동기시켜 글로벌 데이터 버스(GIO_Q3)에 전달하기 위한 GIO 라이트 드라이버(158)를 구비한다.The GIO write driver 150 transmits the alignment data ALGN_R0 output from the D flip-flop 144 to the global data bus GIO_Q0 in synchronization with the data input clock DINCLK. And a GIO write driver 154 for transmitting the alignment data ALGN_R1 output from the D flip-flop 142 to the global data bus GIO_Q1 in synchronization with the data input clock DINCLK, and the D flip-flop 148. The GIO write driver 156 for transferring the alignment data ALGN_F0 outputted from the data to the global data bus GIO_Q2 in synchronization with the data input clock DINCLK, and the alignment data ALGN_F1 output from the D flip-flop 146. GIO write driver 158 for synchronizing with the data input clock DINCLK and delivering it to the global data bus GIO_Q3.

도 2는 도 1에 도시된 회로의 타이밍 다이어그램이다.FIG. 2 is a timing diagram of the circuit shown in FIG. 1.

도 2를 참조하면, 우선, 라이트 커맨드가 인가되면 메모리는 데이터 스트로브 신호(DQS)와 함께 데이터(DQ)를 받아들인다. 도면에서는 연속된 라이트 커맨드가 인가된 경우를 나타내고 있으며(BL=4), 'INT_WT'는 라이트 커맨드를 받아서 생성된 내부 라이트 신호를 나타낸 것이다.Referring to FIG. 2, first, when a write command is applied, the memory receives the data DQ together with the data strobe signal DQS. The figure shows a case where a continuous write command is applied (BL = 4), and 'INT_WT' shows an internal write signal generated by receiving a write command.

한편, DSFP 발생부(120)는 데이터 스트로브 신호(DQS)의 폴링 에지마다 논리레벨 하이로 활성화되는 데이터 스트로브 폴링 펄스(DSFP)를 생성하고, 데이터 정렬부(140)에서는 데이터 스트로브 폴링 펄스(DSFP)의 라이징 에지에 맞춰 정렬 데이터 ALGN_R0, ALGN_R1, ALGN_F0, ALGN_F1를 출력한다.The DSFP generator 120 generates a data strobe polling pulse DSFP that is activated at a logic level high for each falling edge of the data strobe signal DQS, and the data alignment unit 140 generates a data strobe polling pulse DSFP. The alignment data ALGN_R0, ALGN_R1, ALGN_F0, and ALGN_F1 are output in accordance with the rising edge of.

그리고, 데이터(DQ)의 입력이 완료되어 데이터 스트로브 폴링 펄스(DSFP)와 데이터 스트로브 종료신호(DIS_DSP)가 모두 논리레벨 하이가 되면, DQS 버퍼 디스 에이블 신호 발생부(130)는 DQS 버퍼 디스에이블 신호(DISABLE_DQS)를 논리레벨 로우로 천이시키고, 이에 따라 DQS 입력 버퍼(110)가 디스에이블되어 데이터 스트로브 신호(DQS)를 더 이상 받아들이지 않도록 한다.When the input of the data DQ is completed and both the data strobe polling pulse DSFP and the data strobe end signal DIS_DSP are at a logic level high, the DQS buffer disable signal generator 130 may generate a DQS buffer disable signal. Transmit (DISABLE_DQS) to a logic level low, thereby disabling the DQS input buffer 110 so that it no longer accepts the data strobe signal DQS.

한편, 정렬 데이터 ALGN_R0, ALGN_R1, ALGN_F0, ALGN_F1는 데이터 입력 클럭(DINCLK)에 동기되어 GIO 라이트 드라이버(152, 154, 156, 158)에 의해 글로벌 데이터 버스(GIO_Q0, GIO_Q1, GIO_Q2, GIO_Q3)로 전달된다.Meanwhile, the alignment data ALGN_R0, ALGN_R1, ALGN_F0, and ALGN_F1 are transferred to the global data buses GIO_Q0, GIO_Q1, GIO_Q2, and GIO_Q3 by the GIO write drivers 152, 154, 156, and 158 in synchronization with the data input clock DINCLK. .

그런데, 데이터 스트로브 신호(DQS)가 토글링하다가 마지막 폴링 에지 이후 다시 고임피던스(Hi-Z) 상태로 돌아갈 때, 1회의 링잉(ringing)이 발생하는 경우가 종종 나타난다. 이러한 현상을 라이트 포스트앰블 링잉(write postamble ringing)이라 한다.However, when the data strobe signal DQS toggles and returns to the high impedance Hi-Z state after the last falling edge, one ringing often occurs. This phenomenon is called write postamble ringing.

도 3은 라이트 포스트앰블 링잉이 발생한 경우의 도 1에 도시된 회로의 타이밍 다이어그램이다.3 is a timing diagram of the circuit shown in FIG. 1 in the case where write postamble ringing occurs.

도 3을 참조하면, 데이터 스트로브 신호(DQS)가 토글링하다가 마지막 폴링 에지 이후 다시 고임피던스(Hi-Z) 상태로 돌아갈 때, 링잉이 발생한 것을 확인할 수 있다.Referring to FIG. 3, when the data strobe signal DQS is toggled and returns to the high impedance (Hi-Z) state after the last falling edge, it can be seen that ringing has occurred.

이와 같은 링잉이 DQS 버퍼 디스에이블 신호(DISABLE_DQS)가 논리레벨 로우로 천이하기 전에 발생하게 되면, DSFP 발생부(120)에서 이를 데이터 스트로브 신호(DQS)의 폴링 에지로 인식하여 데이터 스트로브 폴링 펄스(DSFP)에 작은 글리치(glitch)가 발생하게 된다.If such ringing occurs before the DQS buffer disable signal DISABLE_DQS transitions to a logic level low, the DSFP generation unit 120 recognizes this as a falling edge of the data strobe signal DQS, and the data strobe polling pulse DSFP. Will cause small glitches.

그리고, 이러한 글리치에 의해 정렬 데이터 ALGN_R0, ALGN_R1, ALGN_F0, ALGN_F1의 값이 일찍 바뀌게 되고, 이에 따라 데이터 입력 클럭(DINCLK)의 라이징 에지에서 잘못된 데이터가 입력되면서 글로벌 데이터 버스(GIO_Q0, GIO_Q1, GIO_Q2, GIO_Q3)에 원하지 않는 데이터가 실리게 되는 오동작(fail)을 유발하는 문제점이 있었다.In addition, the values of the alignment data ALGN_R0, ALGN_R1, ALGN_F0, and ALGN_F1 are changed early by the glitches. As a result, incorrect data is input at the rising edge of the data input clock DINCLK. ) Has a problem that causes a malfunction (fail) that unwanted data is loaded.

이러한 문제점은 전술한 바와 같이 라이트 커맨드가 연속적으로 인가되는 경우뿐만 아니라, 라이트 커맨드가 단독으로 인가되는 경우에도 발생할 수 있다.This problem may occur not only when the write command is continuously applied as described above, but also when the write command is applied alone.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터 스트로브 신호(DQS)의 라이트 포스트앰블 링잉에 의한 데이터 오류 발생을 방지할 수 있는 동기식 반도체 메모리 소자 및 그의 구동방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and provides a synchronous semiconductor memory device and a driving method thereof capable of preventing data errors caused by write postamble of a data strobe signal (DQS). The purpose is.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 데이터 스트로브 신호에 응답하여 데이터 정렬 기준펄스를 생성하기 위한 데이터 정렬 기준펄스 발생수단; 상기 데이터 정렬 기준펄스와 데이터 입력 클럭에 응답하여 상기 데이터 스트로브 신호의 포스트앰블에 대응하는 일정 구간동안 활성화되는 정렬 홀드 신호를 생성하기 위한 정렬 홀드 신호 발생수단; 및 상기 데이터 정렬 기준펄스와 상기 정렬 홀드 신호에 응답하여 입력 데이터를 정렬하기 위한 데이터 정렬수단을 구비하는 동기식 반도체 메모리 소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, data alignment reference pulse generating means for generating a data alignment reference pulse in response to the data strobe signal; Alignment hold signal generating means for generating an alignment hold signal that is activated during a period corresponding to a postamble of the data strobe signal in response to the data alignment reference pulse and a data input clock; And data alignment means for aligning input data in response to the data alignment reference pulse and the alignment hold signal.

또한, 본 발명의 다른 측면에 따르면, 데이터 스트로브 신호를 버퍼링하기 위한 데이터 스트로브 신호 입력 버퍼; 상기 데이터 스트로브 신호 입력 버퍼의 출력신호를 입력받아 상기 데이터 스트로브 신호의 폴링 에지에 대응하는 데이터 스트로브 폴링 펄스를 생성하기 위한 데이터 스트로브 폴링 펄스 발생부; 상기 데이터 스트로브 폴링 펄스 및 정렬 홀드 신호에 응답하여 입력 데이터를 정렬하기 위 한 데이터 정렬부; 상기 데이터 정렬부로부터 출력된 정렬 데이터를 데이터 입력 클럭에 동기시켜 글로벌 데이터 라인에 전달하기 위한 글로벌 데이터 라인 라이트 구동부; 및 상기 데이터 스트로브 폴링 펄스 및 상기 데이터 입력 클럭에 응답하여 상기 데이터 스트로브 신호의 포스트앰블에 대응하는 일정 구간동안 활성화되는 상기 정렬 홀드 신호를 생성하기 위한 정렬 홀드 신호 발생부를 구비하는 동기식 반도체 메모리 소자가 제공된다.Further, according to another aspect of the invention, the data strobe signal input buffer for buffering the data strobe signal; A data strobe polling pulse generator configured to receive an output signal of the data strobe signal input buffer and generate a data strobe polling pulse corresponding to a falling edge of the data strobe signal; A data alignment unit for aligning input data in response to the data strobe polling pulse and an alignment hold signal; A global data line write driver for transferring alignment data output from the data alignment unit to a global data line in synchronization with a data input clock; And an alignment hold signal generator configured to generate the alignment hold signal activated during a period corresponding to a postamble of the data strobe signal in response to the data strobe polling pulse and the data input clock. do.

본 발명에서는 해당 라이트 커맨드에 대응하는 마지막 데이터 스트로브 폴링 펄스(DSFP)에 의해 셋되고 해당 라이트 커맨드에 대응하는 데이터 입력 클럭(DINCLK)에 의해 리셋되는 정렬 홀드 신호를 추가적으로 생성하며, 이 신호가 글리치가 발생되는 구간에서 데이터 스트로브 폴링 펄스(DSFP)가 데이터 정렬부에 인가되는 것을 마스킹한다.The present invention additionally generates an alignment hold signal that is set by the last data strobe polling pulse (DSFP) corresponding to the write command and reset by the data input clock (DINCLK) corresponding to the write command. The data strobe polling pulse DSFP is applied to the data alignment unit in the generated section.

본 발명은 데이터 스트로브 신호(DQS)의 라이트 포스트앰블 링잉이 발생하는 경우에도, 정렬 데이터의 불법적인 전송 동작을 차단함으로써 라이트 경로의 오동작을 방지할 수 있다.According to the present invention, even when the write post amble of the data strobe signal DQS occurs, the illegal operation of the write path can be prevented by blocking the illegal transmission operation of the alignment data.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기 로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily implement the present invention.

본 실시예에 따른 동기식 반도체 메모리 소자는, 데이터 스트로브 신호(DQS)에 응답하여 데이터 정렬 기준펄스인 데이터 스트로브 폴링 펄스(DSFP)를 생성하기 위한 데이터 정렬 기준펄스 발생부와, 데이터 스트로브 폴링 펄스(DSFP)와 데이터 입력 클럭(DINCLK)에 응답하여 데이터 스트로브 신호(DQS)의 포스트앰블에 대응하는 일정 구간동안 활성화되는 정렬 홀드 신호(ALGN_HOLD)를 생성하기 위한 정렬 홀드 신호 발생부와, 데이터 스트로브 폴링 펄스(DSFP)와 정렬 홀드 신호(ALGN_HOLD)에 응답하여 입력 데이터(Din)를 정렬하기 위한 데이터 정렬부를 구비한다.The synchronous semiconductor memory device according to the present embodiment includes a data alignment reference pulse generator for generating a data strobe polling pulse DSFP, which is a data alignment reference pulse in response to the data strobe signal DQS, and a data strobe polling pulse DSFP. And an alignment hold signal generator for generating an alignment hold signal ALGN_HOLD which is activated for a period corresponding to the postamble of the data strobe signal DQS in response to the data input clock DINCLK, and a data strobe polling pulse And a data alignment unit for aligning the input data Din in response to the DSFP and the alignment hold signal ALGN_HOLD.

또한, 본 실시예에 따른 동기식 반도체 메모리 소자는, 데이터 입력 클럭(DINCLK)에 응답하여 데이터 정렬부로부터 출력된 정렬 데이터를 글로벌 데이터 라인으로 전송하기 위한 글로벌 데이터 라인 라이트 구동부를 더 구비한다.The synchronous semiconductor memory device according to the present embodiment further includes a global data line write driver for transmitting alignment data output from the data alignment unit to the global data line in response to the data input clock DINCLK.

도 4는 본 발명의 일 실시예에 따른 동기식 반도체 메모리 소자의 라이트 경로를 나타낸 회로도이다.4 is a circuit diagram illustrating a write path of a synchronous semiconductor memory device according to an exemplary embodiment of the present invention.

도 4를 참조하면, 본 실시예에 따른 동기식 반도체 메모리 소자의 라이트 경로에는, DQS 버퍼 디스에이블 신호(DISABLE_DQS)에 응답하여 데이터 스트로브 신호(DQS)를 버퍼링하기 위한 DQS 입력 버퍼(410)와, DQS 입력 버퍼(410)의 출력신호를 입력받아 데이터 스트로브 신호(DQS)의 폴링 에지에 대응하는 데이터 스트로브 폴링 펄스(DSFP)를 생성하기 위한 DSFP 발생부(420)와, 데이터 스트로브 폴링 펄스(DSFP), 데이터 스트로브 종료신호(DIS_DSP), 라이트 펄스(WTPb)에 응답하여 DQS 버퍼 디스에이블 신호(DISABLE_DQS)를 생성하기 위한 DQS 버퍼 디스에이블 신호 발 생부(430)와, 데이터 스트로브 폴링 펄스(DSFP) 및 정렬 홀드 신호(ALGN_HOLD)에 응답하여 입력 데이터(Din)를 정렬하기 위한 데이터 정렬부(440)와, 데이터 정렬부(440)로부터 출력된 정렬 데이터(ALGN_R0, ALGN_R1, ALGN_F0, ALGN_F1)를 데이터 입력 클럭(DINCLK)에 동기시켜 글로벌 데이터 버스(GIO_Q0, GIO_Q1, GIO_Q2, GIO_Q3)에 전달하기 위한 GIO 라이트 구동부(450)와, 데이터 스트로브 폴링 펄스(DSFP) 및 데이터 입력 클럭(DINCLK)에 응답하여 데이터 스트로브 신호(DQS)의 포스트앰블에 대응하는 일정 구간동안 활성화되는 정렬 홀드 신호(ALGN_HOLD)를 생성하기 위한 정렬 홀드 신호 발생부(460)가 구비된다.Referring to FIG. 4, the write path of the synchronous semiconductor memory device according to the present embodiment includes a DQS input buffer 410 for buffering the data strobe signal DQS in response to the DQS buffer disable signal DISABLE_DQS, and a DQS. A DSFP generator 420 for generating a data strobe polling pulse DSFP corresponding to a falling edge of the data strobe signal DQS by receiving an output signal of the input buffer 410, a data strobe polling pulse DSFP, DQS buffer disable signal generator 430 for generating the DQS buffer disable signal DISABLE_DQS in response to the data strobe stop signal DIS_DSP and the write pulse WTPb, and the data strobe polling pulse DSFP and alignment hold. A data alignment unit 440 for aligning the input data Din in response to the signal ALGN_HOLD, and alignment data ALGN_R0, ALGN_R1, ALGN_F0, and ALGN_F1 output from the data alignment unit 440. In response to the GIO write driver 450 for transmitting to the global data buses GIO_Q0, GIO_Q1, GIO_Q2, and GIO_Q3 in synchronization with the data input clock DINCLK, in response to the data strobe polling pulse DSFP and the data input clock DINCLK. An alignment hold signal generator 460 is provided to generate an alignment hold signal ALGN_HOLD that is activated for a predetermined period corresponding to a postamble of the data strobe signal DQS.

여기서, DQS 버퍼 디스에이블 신호 발생부(430)는, 데이터 스트로브 폴링 펄스(DSFP) 및 데이터 스트로브 종료신호(DIS_DSP)를 입력으로 하는 앤드 게이트(AND2)와, 소오스가 전원전압단(VDD)에 접속되고 드레인이 DQS 버퍼 디스에이블 신호(DISABLE_DQS) 출력단(N2)에 접속되며 라이트 펄스(WTPb)를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(MP2)와, 소오스가 접지전압단(VSS)에 접속되고 드레인이 DQS 버퍼 디스에이블 신호(DISABLE_DQS) 출력단(N2)에 접속되며 앤드 게이트(AND2)의 출력신호를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(MN2)와, DQS 버퍼 디스에이블 신호(DISABLE_DQS) 출력단(N2)을 래칭하기 위한 래치(INV4 및 INV5)를 구비한다.Here, the DQS buffer disable signal generator 430 includes an AND gate AND2 for inputting the data strobe polling pulse DSFP and the data strobe end signal DIS_DSP, and a source connected to the power supply voltage terminal VDD. And a drain connected to the output terminal N2 of the DQS buffer disable signal DISABLE_DQS, a pull-up PMOS transistor MP2 having the write pulse WTPb as a gate input, a source connected to the ground voltage terminal VSS, and a drain connected to the DQS. Latching the pull-down NMOS transistor MN2 connected to the buffer disable signal DISABLE_DQS output terminal N2 and using the output signal of the AND gate AND2 as a gate input, and the DQS buffer disable signal DISABLE_DQS output terminal N2. Latches INV4 and INV5.

또한, 데이터 정렬부(440)는 정렬 홀드 신호(ALGN_HOLD)에 따라 데이터 스트로브 폴링 펄스(DSFP)를 선택적으로 차단하기 위한 차단부(442)와, 차단부(442)의 출력신호의 폴링 에지에 응답하여 입력 데이터(Din)를 전송하는 D 플립플롭(444) 과, 차단부(442)의 출력신호의 폴링 에지에 응답하여 D 플립플롭(144)으로부터 출력된 정렬 데이터(ALGN_R1)를 전송하는 D 플립플롭(446)을 구비한다. 차단부(442)는 데이터 스트로브 폴링 펄스(DSFP) 및 정렬 홀드 신호(ALGN_HOLD)를 입력으로 하는 낸드 게이트(NAND1)로 쉽게 구현할 수 있다.In addition, the data aligner 440 responds to a blocking unit 442 for selectively blocking the data strobe polling pulse DSFP according to the alignment hold signal ALGN_HOLD, and a falling edge of an output signal of the blocking unit 442. The D flip-flop 444 for transmitting the input data Din, and the D flip for transmitting the alignment data ALGN_R1 output from the D flip-flop 144 in response to the falling edge of the output signal of the blocking unit 442. And a flop 446. The blocking unit 442 can be easily implemented as a NAND gate NAND1 that receives a data strobe polling pulse DSFP and an alignment hold signal ALGN_HOLD.

한편, 도 4에서는 도면을 단순화하기 위하여 정렬 데이터(ALGN_R1, ALGN_R0)를 생성하기 위한 D 플립플롭(444, 446)과 글로벌 데이터 버스(GIO_Q0)에 대응하는 GIO 라이트 드라이버(450)만을 도시하였으나, 도 1에 도시된 바와 같이 정렬 데이터(ALGN_R1)을 글로벌 데이터 버스(GIO_Q1)에 전달하기 위한 GIO 라이트 드라이버가 필요하며, 정렬 데이터(ALGN_F1, ALGN_F0)를 생성하기 위한 D 플립플롭들과 각각의 정렬 데이터(ALGN_F1, ALGN_F0)에 대응하는 GIO 라이트 드라이버들도 필요하다.In FIG. 4, only the D flip-flops 444 and 446 for generating the alignment data ALGN_R1 and ALGN_R0 and the GIO write driver 450 corresponding to the global data bus GIO_Q0 are illustrated in FIG. 4 to simplify the drawing. As shown in FIG. 1, a GIO write driver is required for transferring the alignment data ALGN_R1 to the global data bus GIO_Q1, and the D flip-flops for generating the alignment data ALGN_F1 and ALGN_F0 and the respective alignment data ( GIO write drivers corresponding to ALGN_F1 and ALGN_F0) are also required.

그리고, 정렬 홀드 신호 발생부(460)는, 데이터 스트로브 폴링 펄스(DSFP)의 2번째/4번째 펄스를 샘플링하기 위한 DSFP 2/4 선택부(462)와, DSFP 2/4 선택부(462)의 출력신호(DSFP2/4)를 셋 입력으로 하고 데이터 입력 클럭(DINCLK)을 리셋 입력으로 하는 RS 래치부(464)를 구비한다. RS 래치부(464)는 크로스 커플드 노어 게이트(NOR1, NOR2)로 쉽게 구현할 수 있다.The alignment hold signal generator 460 includes a DSFP 2/4 selector 462 and a DSFP 2/4 selector 462 for sampling the second and fourth pulses of the data strobe polling pulse (DSFP). And an RS latch section 464 for setting the output signal DSFP2 / 4 as a set input and setting the data input clock DINCLK as a reset input. The RS latch unit 464 can be easily implemented with the cross-coupled NOR gates NOR1 and NOR2.

도 5는 도 4에 도시된 회로의 타이밍 다이어그램이다.5 is a timing diagram of the circuit shown in FIG.

도 5를 참조하면, 우선, 라이트 커맨드가 인가되면 메모리는 데이터 스트로브 신호(DQS)와 함께 데이터(DQ)를 받아들인다. 도면에서는 연속된 라이트 커맨드가 인가된 경우를 나타내고 있으며(BL=4), 'INT_WT'는 라이트 커맨드를 받아서 생 성된 내부 라이트 신호를 나타낸 것이다.Referring to FIG. 5, first, when a write command is applied, the memory receives the data DQ together with the data strobe signal DQS. The figure shows a case where a continuous write command is applied (BL = 4), and 'INT_WT' shows an internal write signal generated by receiving a write command.

한편, DSFP 발생부(420)는 데이터 스트로브 신호(DQS)의 폴링 에지마다 논리레벨 하이로 활성화되는 데이터 스트로브 폴링 펄스(DSFP)를 생성한다.The DSFP generator 420 generates a data strobe polling pulse DSFP that is activated at a logic level high for each falling edge of the data strobe signal DQS.

또한, 정렬 홀드 신호 발생부(460)에서는 데이터 스트로브 폴링 펄스(DSFP)의 2번째/4번째 펄스의 라이징 에지를 받아 셋되고, 데이터 입력 클럭(DINCLK)의 라이징 에지를 받아 리셋되는 정렬 홀드 신호(ALGN_HOLD)를 출력한다.In addition, the alignment hold signal generator 460 receives and sets the rising edge of the second and fourth pulses of the data strobe polling pulse DSFP, and resets the alignment hold signal that is reset by receiving the rising edge of the data input clock DINCLK. ALGN_HOLD).

한편, 데이터 정렬부(440)에서는 데이터 스트로브 폴링 펄스(DSFP)의 라이징 에지에 맞춰 정렬 데이터 ALGN_R0, ALGN_R1, ALGN_F0, ALGN_F1를 출력하는데, 단 정렬 홀드 신호(ALGN_HOLD)가 논리레벨 로우인 구간에서는 데이터 스트로브 폴링 펄스(DSFP)를 마스킹하여 그 구간 동안은 새로운 정렬 동작이 수행되지 않고 정렬 데이터가 유지되도록 한다.On the other hand, the data alignment unit 440 outputs alignment data ALGN_R0, ALGN_R1, ALGN_F0, and ALGN_F1 in accordance with the rising edge of the data strobe polling pulse DSFP, except that the data strobe is provided in the section where the alignment hold signal ALGN_HOLD is at a logic level low. The polling pulse DSFP is masked to ensure that alignment data is maintained without a new alignment operation performed during that interval.

그리고, 데이터(DQ)의 입력이 완료되어 데이터 스트로브 폴링 펄스(DSFP)와 데이터 스트로브 종료신호(DIS_DSP)가 모두 논리레벨 하이가 되면, DQS 버퍼 디스에이블 신호 발생부(430)는 DQS 버퍼 디스에이블 신호(DISABLE_DQS)를 논리레벨 로우로 천이시키고, 이에 따라 DQS 입력 버퍼(410)가 디스에이블되어 데이터 스트로브 신호(DQS)를 더 이상 받아들이지 않도록 한다.When the input of the data DQ is completed and both the data strobe polling pulse DSFP and the data strobe end signal DIS_DSP are at the logic level high, the DQS buffer disable signal generator 430 generates a DQS buffer disable signal. Transmits (DISABLE_DQS) to a logic level low, thereby disabling the DQS input buffer 410 so that it no longer accepts the data strobe signal DQS.

한편, 정렬 데이터 ALGN_R0, ALGN_R1, ALGN_F0, ALGN_F1는 데이터 입력 클럭(DINCLK)에 동기되어 각각의 GIO 라이트 드라이버에 의해 글로벌 데이터 버스(GIO_Q0, GIO_Q1, GIO_Q2, GIO_Q3)로 전달된다.On the other hand, the alignment data ALGN_R0, ALGN_R1, ALGN_F0, and ALGN_F1 are transferred to the global data buses GIO_Q0, GIO_Q1, GIO_Q2, and GIO_Q3 by respective GIO write drivers in synchronization with the data input clock DINCLK.

이와 같이 동작하는 경우, 라이트 포스트앰블 링잉이 발생하여 데이터 스트 로브 폴링 펄스(DSFP)에 글리치가 발생하더라도, 글리치가 발생하는 구간에서는 정렬 홀드 신호(ALGN_HOLD)가 논리레벨 로우를 유지하여 데이터 스트로브 폴링 펄스(DSFP)를 차단하기 때문에 글리치에 의해 불법적인 데이터 정렬이 수행되는 것을 방지할 수 있다. 즉, 라이트 포스트앰블 링잉에 의한 데이터 오류를 방지할 수 있다.In this operation, even when the write postamble ringing occurs and the glitch occurs in the data strobe polling pulse (DSFP), the alignment hold signal ALGN_HOLD is kept at the logic level low so that the data strobe polling pulse occurs during the glitch period. Blocking (DSFP) prevents illegal collation by glitch. In other words, data errors due to write postamble can be prevented.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 전술한 실시예에서는 연속된 라이트 커맨드에 의해 갭 없이 8개의 데이터가 입력되는 경우(BL=4)를 일례로 들어 설명하였으나, 라이트 커맨드가 단독으로 인가되는 경우를 포함하여 데이터 스트로브 신호(DQS)의 포스트앰블에서 링잉이 발생하는 모든 경우에 적용할 수 있다.For example, in the above-described embodiment, the case where 8 data is inputted without a gap by a continuous write command (BL = 4) is described as an example. However, the data strobe signal DQS is included, including the case where the write command is applied alone. This can be applied to all cases where ringing occurs in the postamble of.

또한, 전술한 실시예에서는 정렬 홀드 신호 발생부에서 데이터 스트로브 폴링 펄스(DSFP)의 1번째/3번째 펄스를 바이패스시키고 2번째/4번째 펄스를 통과시키는 경우를 일례로 들어 설명하였으나, 버스트 길이(BL)가 달라지면 샘플링 방식에 변경이 필요하다.In addition, in the above-described embodiment, the case in which the alignment hold signal generator bypasses the 1st / 3rd pulse of the data strobe polling pulse (DSFP) and passes the 2nd / 4th pulse is described as an example. If (BL) is different, the sampling method needs to be changed.

도 1은 종래기술에 따른 동기식 반도체 메모리 소자의 라이트 경로를 나타낸 회로도이다.1 is a circuit diagram illustrating a write path of a synchronous semiconductor memory device according to the prior art.

도 2는 도 1에 도시된 회로의 타이밍 다이어그램이다.FIG. 2 is a timing diagram of the circuit shown in FIG. 1.

도 3은 라이트 포스트앰블 링잉이 발생한 경우의 도 1에 도시된 회로의 타이밍 다이어그램이다.3 is a timing diagram of the circuit shown in FIG. 1 in the case where write postamble ringing occurs.

도 4는 본 발명의 일 실시예에 따른 동기식 반도체 메모리 소자의 라이트 경로를 나타낸 회로도이다.4 is a circuit diagram illustrating a write path of a synchronous semiconductor memory device according to an exemplary embodiment of the present invention.

도 5는 도 4에 도시된 회로의 타이밍 다이어그램이다.5 is a timing diagram of the circuit shown in FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

430: DQS 버퍼 디스에이블 신호 발생부430: DQS buffer disable signal generator

440: 데이터 정렬부440: data alignment unit

460: 정렬 홀드 신호 발생부460: alignment hold signal generator

Claims (11)

데이터 스트로브 신호에 응답하여 데이터 정렬 기준펄스를 생성하기 위한 데이터 정렬 기준펄스 발생수단;Data alignment reference pulse generating means for generating a data alignment reference pulse in response to the data strobe signal; 상기 데이터 정렬 기준펄스와 데이터 입력 클럭에 응답하여 상기 데이터 스트로브 신호의 포스트앰블에 대응하는 일정 구간동안 활성화되는 정렬 홀드 신호를 생성하기 위한 정렬 홀드 신호 발생수단; 및Alignment hold signal generating means for generating an alignment hold signal that is activated during a period corresponding to a postamble of the data strobe signal in response to the data alignment reference pulse and a data input clock; And 상기 데이터 정렬 기준펄스와 상기 정렬 홀드 신호에 응답하여 입력 데이터를 정렬하기 위한 데이터 정렬수단Data alignment means for aligning input data in response to the data alignment reference pulse and the alignment hold signal 을 구비하는 동기식 반도체 메모리 소자.A synchronous semiconductor memory device having a. 제1항에 있어서,The method of claim 1, 상기 데이터 입력 클럭에 응답하여 상기 데이터 정렬수단으로부터 출력된 정렬 데이터를 글로벌 데이터 라인으로 전송하기 위한 글로벌 데이터 라인 라이트 구동수단을 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.And global data line write driving means for transmitting alignment data outputted from the data alignment means to a global data line in response to the data input clock. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 정렬 홀드 신호 발생수단은,The alignment hold signal generating means, 상기 데이터 스트로브 신호의 포스트앰블에 대응하는 상기 데이터 정렬 기준펄스의 특정 활성화 구간을 샘플링하기 위한 펄스 선택부와,A pulse selector for sampling a specific activation section of the data alignment reference pulse corresponding to a postamble of the data strobe signal; 상기 펄스 선택부의 출력신호를 셋 입력으로 하고 상기 데이터 입력 클럭을 리셋 입력으로 하여 상기 정렬 홀드 신호를 출력하기 위한 RS 래치부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.And an RS latch unit for outputting the alignment hold signal using the output signal of the pulse selector as a set input and the data input clock as a reset input. 데이터 스트로브 신호를 버퍼링하기 위한 데이터 스트로브 신호 입력 버퍼;A data strobe signal input buffer for buffering the data strobe signal; 상기 데이터 스트로브 신호 입력 버퍼의 출력신호를 입력받아 상기 데이터 스트로브 신호의 폴링 에지에 대응하는 데이터 스트로브 폴링 펄스를 생성하기 위한 데이터 스트로브 폴링 펄스 발생부;A data strobe polling pulse generator configured to receive an output signal of the data strobe signal input buffer and generate a data strobe polling pulse corresponding to a falling edge of the data strobe signal; 상기 데이터 스트로브 폴링 펄스 및 정렬 홀드 신호에 응답하여 입력 데이터를 정렬하기 위한 데이터 정렬부;A data alignment unit for aligning input data in response to the data strobe polling pulse and an alignment hold signal; 상기 데이터 정렬부로부터 출력된 정렬 데이터를 데이터 입력 클럭에 동기시켜 글로벌 데이터 라인에 전달하기 위한 글로벌 데이터 라인 라이트 구동부; 및A global data line write driver for transferring alignment data output from the data alignment unit to a global data line in synchronization with a data input clock; And 상기 데이터 스트로브 폴링 펄스 및 상기 데이터 입력 클럭에 응답하여 상기 데이터 스트로브 신호의 포스트앰블에 대응하는 일정 구간동안 활성화되는 상기 정렬 홀드 신호를 생성하기 위한 정렬 홀드 신호 발생부An alignment hold signal generator for generating the alignment hold signal activated during a period corresponding to a postamble of the data strobe signal in response to the data strobe polling pulse and the data input clock 를 구비하는 동기식 반도체 메모리 소자.A synchronous semiconductor memory device having a. 제4항에 있어서,The method of claim 4, wherein 상기 정렬 홀드 신호 발생부는,The alignment hold signal generator, 상기 데이터 스트로브 신호의 포스트앰블에 대응하는 상기 데이터 스트로브 폴링 펄스의 특정 활성화 구간을 샘플링하기 위한 펄스 선택부와,A pulse selector for sampling a specific activation section of the data strobe polling pulse corresponding to a postamble of the data strobe signal; 상기 펄스 선택부의 출력신호를 셋 입력으로 하고 상기 데이터 입력 클럭을 리셋 입력으로 하는 RS 래치부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.And an RS latch unit configured to set the output signal of the pulse selector as a set input and the data input clock as a reset input. 제5항에 있어서,The method of claim 5, 상기 펄스 선택부는 상기 데이터 스트로브 폴링 펄스의 2번째/4번째 펄스를 샘플링하는 것을 특징으로 하는 동기식 반도체 메모리 소자.And the pulse selector samples the second and fourth pulses of the data strobe polling pulse. 제5항 또는 제6항에 있어서,The method according to claim 5 or 6, 상기 RS 래치부는 상기 펄스 선택부의 출력신호 및 상기 데이터 입력 클럭을 각각 일 입력으로 하며, 크로스 커플된 제1 및 제2 노어 게이트를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.And the RS latch unit comprises an output signal of the pulse selector and the data input clock as one input, and includes first and second NOR gates coupled to each other. 제4항 또는 제5항에 있어서,The method according to claim 4 or 5, 상기 데이터 정렬부는 상기 정렬 홀드 신호에 따라 상기 데이터 스트로브 폴링 펄스를 선택적으로 차단하기 위한 차단부와,The data sorter may include a blocker configured to selectively block the data strobe polling pulse according to the alignment hold signal; 상기 차단부의 출력신호에 응답하여 입력 데이터를 전송하는 다수의 D 플립플롭을 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.And a plurality of D flip-flops for transmitting input data in response to an output signal of the blocking unit. 제8항에 있어서,The method of claim 8, 상기 차단부는 상기 데이터 스트로브 폴링 펄스 및 상기 정렬 홀드 신호를 입력으로 하는 낸드 게이트를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.And the blocking unit includes a NAND gate configured to receive the data strobe polling pulse and the alignment hold signal. 제4항 또는 제5항에 있어서,The method according to claim 4 or 5, 상기 데이터 스트로브 폴링 펄스, 데이터 스트로브 종료신호, 라이트 펄스에 응답하여 상기 데이터 스트로브 신호 입력 버퍼를 디스에이블시키는 버퍼 디스에이블 신호를 생성하기 위한 버퍼 디스에이블 신호 발생부를 더 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.And a buffer disable signal generator configured to generate a buffer disable signal for disabling the data strobe signal input buffer in response to the data strobe polling pulse, the data strobe end signal, and the write pulse. device. 제10항에 있어서,The method of claim 10, 상기 버퍼 디스에이블 신호 발생부는,The buffer disable signal generator, 상기 데이터 스트로브 폴링 펄스 및 상기 데이터 스트로브 종료신호를 입력으로 하는 앤드 게이트;An AND gate inputting the data strobe polling pulse and the data strobe end signal; 소오스가 전원전압단에 접속되고 드레인이 버퍼 디스에이블 신호 출력단에 접속되며 상기 라이트 펄스를 게이트 입력으로 하는 풀업 PMOS 트랜지스터;A pull-up PMOS transistor having a source connected to a power supply voltage terminal, a drain connected to a buffer disable signal output terminal, and the write pulse being a gate input; 소오스가 접지전압단에 접속되고 드레인이 상기 버퍼 디스에이블 신호 출력단에 접속되며 상기 앤드 게이트의 출력신호를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터; 및A pull-down NMOS transistor having a source connected to a ground voltage terminal, a drain connected to the buffer disable signal output terminal, and a output signal of the AND gate serving as a gate input; And 상기 버퍼 디스에이블 신호 출력단을 래칭하기 위한 래치를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.And a latch for latching the buffer disable signal output terminal.
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