KR100929086B1 - Device and method for controlling read access of RAM for storing lookup table - Google Patents

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Abstract

본 발명은 램(RAN; Random Access Memory)의 정상 상태 동작 시 입력값에 대한 읽기 빈도수를 감소시켜 논리회로의 전력 소모를 감소시키기 위한 램의 읽기 액세스를 제어하는 장치에 있어서, 복수의 입력값에 대해 결과값을 각각 대응시키는 룩업 테이블을 저장하는 램과, 수신 클럭에 동기되어 입력값을 수신하여 상기 램으로 제공하고, 상기 수신된 입력값을 이전 입력값과 비교하여 같으면 상기 램을 디스인에이블(Dis-enable)하고, 상기 수신된 입력값과 상기 이전 입력값이 다르면 상기 램을 읽기 인에이블(Read-enable)하는 제어신호를 출력하는 제어부를 포함하는 것을 특징으로 하는 룩 업 테이블을 저장하는 램의 읽기 액세스 제어 장치 및 상기 제어 장치가 수행하는 제어 방법을 제공한다.

Figure R1020030011730

제어 로직, 룩 업 테이블, 램, 제어부, 제어 신호, 읽기 액세스.

The present invention relates to a device for controlling read access of a RAM for reducing power consumption of a logic circuit by reducing the frequency of reading of an input value during a steady state operation of a random access memory (RAN). A RAM for storing a look-up table corresponding to a result value, and receiving the input value in synchronization with a reception clock to provide the RAM, and disabling the RAM if the received input value is equal to a previous input value. And a control unit configured to output a control signal to read the RAM when the received input value and the previous input value are different from each other. A read access control device of a RAM and a control method performed by the control device are provided.

Figure R1020030011730

Control logic, lookup table, RAM, controller, control signal, read access.

Description

룩 업 테이블을 저장하는 램의 읽기 액세스 제어 장치 및 방법{Control device and method for read access of Random Access Memory including Look Up Table} Control device and method for read access of Random Access Memory including Look Up Table}             

도 1은 기존의 램을 저장하는 룩 업 테이블을 도시한 블록도,1 is a block diagram illustrating a lookup table storing an existing RAM;

도 2는 기존의 램의 읽기 액세스 시 각 단의 클럭을 도시한 타이밍도,2 is a timing diagram illustrating a clock of each stage during read access of a conventional RAM;

도 3은 본 발명의 실시예에 따른 램을 저장하는 룩 업 테이블을 도시한 블록도,3 is a block diagram illustrating a lookup table for storing RAM according to an exemplary embodiment of the present invention;

도 4는 본 발명의 실시예에 따른 램의 동작을 도시한 흐름도, 4 is a flowchart illustrating an operation of a RAM according to an embodiment of the present invention;

도 5는 본 발명의 실시예에 따른 램의 읽기 액세스 시 각 단의 클럭을 도시한 타이밍도.
FIG. 5 is a timing diagram illustrating clocks of stages in a read access of a RAM according to an exemplary embodiment of the present invention. FIG.

본 발명은 룩 업 테이블 설계에 관한 것으로 특히, 램을 이용하여 룩 업 테이블을 설계시 램의 읽기 액세스를 제어하는 방법에 관한 것이다. The present invention relates to a lookup table design, and more particularly, to a method of controlling read access of a RAM when designing a lookup table using a RAM.                         

일반적으로 룩 업 테이블은 복잡한 계산에 대한 결과를 얻기 위한 논리 회로를 설계하기가 어려울 때 이용된다. 이렇게 설계된 룩 업 테이블을 이용하여 입력에 대한 계산 값을 단순히 읽어 결과를 출력하면 복잡한 논리회로를 설계하는 것보다 이득을 얻을 수 있다.Look-up tables are typically used when it is difficult to design logic circuits to get results for complex calculations. Using a lookup table designed like this, simply reading the calculated value of the input and outputting the result can benefit from designing a complicated logic circuit.

이와 같은 룩 업 테이블을 저장하는 램의 동작을 도 1을 참조하여 설명하면 다음과 같다. The operation of the RAM for storing the lookup table will be described with reference to FIG. 1 as follows.

상기 도 1을 참조하면, 상기 복잡한 교정에 대한 결과값을 저장하는 룩 업 테이블(10)은 램(RAM : Random Access Memory)(20)을 이용하며, 상기 램(20)은 어드레스 포트(ADDR)(21), 칩 선택 포트(CSN : Chip Selection Port)(22), 라이트 인에블 포트(WEN : Write Enable Port)(23), 클럭 포트(CLK)(24), 데이터 출력 포트(DATA)(25)를 구비하고 있다. 그리고 상기 클럭 포트(24)에는 클럭 발생기로부터 발생된 수신 클럭 신호를 반전하는 인버터(11)가 연결되어 있다. Referring to FIG. 1, the look-up table 10 storing a result of the complicated calibration uses a random access memory (RAM) 20, and the RAM 20 uses an address port ADDR. (21), Chip Selection Port (CSN: Chip Selection Port) (22), Write Enable Port (WEN: Write Enable Port) (23), Clock Port (CLK) (24), Data Output Port (DATA) ( 25). The clock port 24 is connected with an inverter 11 for inverting a received clock signal generated from a clock generator.

이와 같이 구성된 룩 업 테이블을 저장하는 램(20)은 입력값에 대한 계산 결과값을 저장한다. 이때 램(20)에 원하는 값이 저장되면, 램(20)의 상기 칩 선택 포트(22)는 로우 레벨 신호로 설정되고, 상기 라이트 인에블 포트(23)는 하이 레벨 신호로 설정되어 리드 인에이블 상태로 입력값에 상응하는 결과값을 매 클럭마다 출력한다. 즉, 읽기 액세스를 수행한다. The RAM 20 storing the look-up table configured as described above stores the calculation result value for the input value. At this time, if the desired value is stored in the RAM 20, the chip select port 22 of the RAM 20 is set to a low level signal, and the write enable port 23 is set to a high level signal to lead in In the enable state, the result value corresponding to the input value is output every clock. That is, it performs read access.

이러한 램의 동작을 각 포트들의 파형을 도시한 도 2를 참조하여 설명하면 다음과 같다. The operation of the RAM will be described with reference to FIG. 2, which shows the waveform of each port as follows.

상기 도 2를 참조하면, 상기 램(10)의 어드레스 포트(11)로 입력값 A가 수신 되면, 룩 업 테이블(10)은 램(20)의 데이터 포트(15)를 통해 입력값 A에 상응하는 결과값 a로 출력될 수 있는 상태가 된다. 이때 읽기 엑세스 즉, 입력값 A에 대한 결과값 a은 반전된 수신 클럭 즉, 램 클럭에 따라 출력된다. 이때 라이트 인에이블 포트(23)는 하이 레벨을 유지하여 프로세서가 항상 결과값을 읽어갈 수 있도록 한다. 이러한 동작을 수행하는 램은 정상 동작 시 항상 읽기 가능한 상태로 있기 때문에 회로의 전력 소모면에서 비효율적이다.
Referring to FIG. 2, when an input value A is received through the address port 11 of the RAM 10, the lookup table 10 corresponds to the input value A through the data port 15 of the RAM 20. Can be outputted as a result value a. At this time, the read access, that is, the result value a with respect to the input value A, is output according to the inverted receive clock, that is, the RAM clock. At this time, the write enable port 23 maintains a high level so that the processor can always read the result. RAM that performs these operations is always in a readable state during normal operation, which is inefficient in terms of power consumption of the circuit.

따라서, 본 발명의 목적은 룩 업 테이블을 저장하는 램에서 입력값에 대한 읽기 엑세스 빈도수를 감소시켜 논리회로의 전력 소모를 감소시키는 읽기 엑세스 제어 방법을 제공함에 있다. Accordingly, an object of the present invention is to provide a read access control method for reducing power consumption of a logic circuit by reducing the frequency of read accesses to an input value in a RAM storing a lookup table.

상기 이러한 본 발명의 목적들을 달성하기 위한 장치는 읽기 액세스를 제어하는 장치에 있어서, 복수의 입력값에 대해 결과값을 각각 대응시키는 룩업 테이블을 저장하는 램과, 수신 클럭에 동기되어 입력값을 수신하여 상기 램으로 제공하고, 상기 수신된 입력값을 이전 입력값과 비교하여 같으면 상기 램을 디스인에이블(Dis-enable)하고, 상기 수신된 입력값과 상기 이전 입력값이 다르면 상기 램을 읽기 인에이블(Read-enable)하는 제어신호를 출력하는 제어부를 포함하는 것을 특징으로 한다.The apparatus for achieving the above object of the present invention is a device for controlling read access, comprising: a RAM for storing a lookup table corresponding to a result value with respect to a plurality of input values, and receiving input values in synchronization with a reception clock; Provide the RAM to the RAM, disable the RAM if the received input value is the same as a previous input value, and read the RAM if the received input value is different from the previous input value. And a control unit for outputting a control signal to enable (Read-enable).

그리고 상기 본 발명의 목적들을 달성하기 위한 방법은 복수의 입력값에 대해 결과값을 각각 대응시키는 룩업 테이블을 저장하는 램에서, 상기 저장된 결과값 읽기 액세스를 제어하는 방법에 있어서, 상기 룩 업 테이블을 위한 입력값을 수신하는 과정과, 상기 수신된 입력값과 이전 입력값을 비교하는 과정과, 상기 입력값과 이전 입력값이 다른 경우 상기 입력값에 상응하는 결과값을 출력하기 위해 상기 램을 읽기 인에이블(Read-enable)하는 과정과, 상기 입력값과 이전 입력값이 같은 경우 상기 램을 디스인에이블(Dis-enable)하는 과정을 포함하는 것을 특징으로 한다. In another aspect of the present invention, there is provided a method of controlling a stored result read access in a RAM for storing a look-up table corresponding to a result value with respect to a plurality of input values, respectively. Reading the RAM to receive an input value for the input value, comparing the received input value with a previous input value, and outputting a result value corresponding to the input value when the input value and the previous input value are different from each other; And a process of disabling the RAM when the input value and the previous input value are the same.

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 3는 본 발명의 실시예에 따른 램을 이용한 룩 업 테이블을 도시한 블록도이다.3 is a block diagram illustrating a lookup table using a RAM according to an exemplary embodiment of the present invention.

상기 도 3을 참조하면, 제어 로직(100)은 입력에 대한 결과값을 저장하는 램(RAM : Random Access Memory)(120)과, 상기 램(120)을 제어하기 위한 제어부(110)로 구성되어 있다. 여기서 상기 결과값은 램(120)내의 룩 업 테이블에 기록된다. Referring to FIG. 3, the control logic 100 includes a random access memory (RAM) 120 storing a result value of an input and a control unit 110 for controlling the RAM 120. have. The result is then recorded in a look up table in RAM 120.

상기 램(120)은 어드레스 포트(ADDR)(121), 칩 선택 포트(CSN)(122), 라이트인에블 포트(WEN)(123), 클럭 포트(CLK)(124), 데이터 출력 포트(DATA)(125)를 구비하고 있다. The RAM 120 includes an address port (ADDR) 121, a chip select port (CSN) 122, a write enable port (WEN) 123, a clock port (CLK) 124, and a data output port ( DATA) 125 is provided.

상기 제어부(110)는 입력값을 수신 클럭에 따라 한 클럭 사이클만큼 지연하 는 지연기(111)와, 상기 입력값과 지연된 입력값을 비교하여 제어 신호를 라이트 인에이블 포트(123)로 출력하는 비교기(112)와, 상기 비교기(111)로부터 출력된 제어 신호를 반전시켜 칩 선택 포트(122)로 출력하는 제1인버터(113)를 구비하고 있다. 그리고 클럭 발생기(도시되지 않음)로부터 발생된 수신 클럭을 반전시킨 램 클럭을 상기 클럭 포트(124)로 출력하는 제2인버터(114)를 구비하고 있다. 여기서 상기 지연기(111)는 입력 신호를 상기 클럭 신호에 따라 래치하여 일시적으로 보관하는 D 플립플롭이다. 그리고 상기 비교기(112)는 상기 입력 값과 상기 지연값을 비교하여 상기 두 값이 다른 경우 상기 칩 선택 포트(122) 및 상기 라이트 인에이블 포트(123)로 제어 신호를 출력한다. The controller 110 compares the delay value 111 by one clock cycle according to the reception clock with the delay value 111, and outputs a control signal to the write enable port 123 by comparing the input value with the delayed input value. The comparator 112 and the first inverter 113 for inverting the control signal output from the comparator 111 and outputting the inverted control signal to the chip select port 122 are provided. And a second inverter 114 for outputting a RAM clock inverted from the clock generated by a clock generator (not shown) to the clock port 124. The retarder 111 is a D flip-flop that temporarily stores an input signal in accordance with the clock signal. The comparator 112 compares the input value with the delay value and outputs a control signal to the chip select port 122 and the write enable port 123 when the two values are different.

이와 같이 구성된 제어 로직의 동작을 도 4를 참조하여 설명하면 다음과 같다. The operation of the control logic configured as described above will be described with reference to FIG. 4.

도 4는 본 발명의 실시예에 따른 제어 로직의 동작을 도시한 흐름도이다.4 is a flowchart illustrating the operation of control logic according to an embodiment of the present invention.

상기 도 4를 참조하면, 제어부(120)는 400단계에서 어드레스 값인 입력값을 수신하고, 지연기(111)에서 수신된 입력값을 일시적으로 저장하여 한 클럭 사이클만큼 상기 수신된 입력값을 지연시킨 후 지연된 입력값을 비교기(112)로 출력한다. Referring to FIG. 4, in step 400, the controller 120 receives an input value that is an address value and temporarily stores the input value received by the delay unit 111 to delay the received input value by one clock cycle. The delayed input value is then output to the comparator 112.

그러면 410단계에서 제어부(120)는 비교기(112)에서 상기 입력값과 지연기(111)로부터의 이전 입력값를 비교한다. 이때 420단계에서 상기 비교된 두 값이 다른 경우에는 입력값이 변화되었음을 나타내기 위해 하이 레벨의 제어 신호를 라이트 인에이블 포트(123)로 입력하여 램(120)을 리드 인에이블 상태로 전환한 후 400단계를 수행한다. 이에 따라 램(120)의 룩 업 테이블에 저장된 결과값은 외 부의 프로세서에 의해 읽혀진다. Then, in step 410, the control unit 120 compares the input value with the previous input value from the delay unit 111 in the comparator 112. In this case, when the two compared values are different in step 420, the RAM 120 is switched to the lead enable state by inputting a high level control signal to the write enable port 123 to indicate that the input value has changed. Perform step 400. Accordingly, the result value stored in the lookup table of the RAM 120 is read by an external processor.

반면, 상기 비교된 두 값이 같은 경우 430단계에서 제어부(110)는 로우 레벨의 제어 신호를 출력하여 램(120)에 결과값을 쓸 수 있는 상태 즉, 리드 디스에이블 상태로 전환한 후 400단계를 수행한다. On the other hand, if the two compared values are the same in step 430, the control unit 110 outputs a low level control signal to write a result value to the RAM 120, that is, 400 steps after switching to the read disable state Perform

도 5는 본 발명의 다른 실시예에 따른 램의 읽기 엑세스시 각 단의 클럭을 도시한 타이밍도이다.FIG. 5 is a timing diagram illustrating a clock of each stage during RAM read access according to another exemplary embodiment of the present invention.

상기 도 5를 참조하면, 제어 로직부(100)로 입력값 A에서 입력값 B로 변경되어 수신되면, 비교기(112)는 입력값 B와, 한 클럭의 사이클만큼 지연된 입력값 A'을 비교한다. 비교 결과, 상기 상기 두 값이 다르므로 비교기(112)는 다음 클럭에서 하이 레벨의 제어 신호를 출력한다. 이에 따라 t2시점에서 라이트 인에이블 포트(123)는 하이 레벨의 제어 신호가 입력되어 한 클럭 사이클동안 읽기 모드가 된다. 이때 램(120)은 읽기 액세스를 수행한다. 즉, 램(120)은 입력값이 변경될 때에만 상기 입력값 A에 상응하는 결과값 a을 한번 출력한다. 이와 동시에 칩 선택 포트(122)는 반전된 로우 레벨의 제어 신호가 입력된다. 이때 램(120)은 리드 인에블 상태가 되므로 외부의 프로세서는 램(120)의 결과값 a를 읽을 수 있다. Referring to FIG. 5, when the control logic unit 100 receives a change from an input value A to an input value B, the comparator 112 compares the input value B with an input value A 'delayed by one clock cycle. . As a result of the comparison, since the two values are different, the comparator 112 outputs a high level control signal at the next clock. Accordingly, at the time t2, the write enable port 123 receives a high level control signal and enters a read mode for one clock cycle. At this time, the RAM 120 performs a read access. That is, the RAM 120 outputs a result value a corresponding to the input value A only once when the input value is changed. At the same time, the inverted low level control signal is input to the chip select port 122. In this case, since the RAM 120 is in a read enable state, an external processor may read the result value a of the RAM 120.

그런 다음 다음 클럭에서 비교기(112)는 현재 수신된 입력값 B와, 지연기(111)에 의해 지연된 이전 입력값 B'을 비교하여 상기 두 값을 한다. 비교 결과, 상기 두 값이 같으므로 비교기(112)는 로우 레벨의 제어 신호를 출력한다. 이에 따라 라이트 인에블 포트(123)는 로우 레벨의 제어 신호가 입력되어 쓰기 모드가 된다. 여기서 쓰기 모드일 경우에는 입력 포트(도시되지 않음)를 통해 임의의 입력값에 상응하는 결과값이 미리 저장된다. 이와 동시에 칩 선택 포트(122)는 반전된 하이 레벨의 제어 신호가 입력되어 입력값 변경이 있을 때까지 디스 인에블 상태가 된다. 이러한 디스인에블 상태는 결과값이 출력되지 않으므로 전력 소모를 줄일 수 있다. Then, at the next clock, comparator 112 compares the currently received input value B with the previous input value B 'delayed by delay 111 to make these two values. As a result of the comparison, since the two values are the same, the comparator 112 outputs a low level control signal. Accordingly, the write enable port 123 receives a low level control signal to enter the write mode. In the write mode, a result value corresponding to an arbitrary input value is stored in advance through an input port (not shown). At the same time, the chip select port 122 is in a disabled state until an inverted high level control signal is input and there is a change in an input value. This disabling state can reduce power consumption because no result is output.

이와 마찬가지로 입력값 B에서 입력값 C로 변경되면, 칩 선택 포트(122)로 로우 레벨 신호가 입력되어 한 클럭 사이클 동안 상기 입력값 B에 상응하는 출력값 b를 출력한다. 이에 따라 램은 다시 리드 인에블 상태가 되므로 외부의 프로세서는 램(120)의 결과값 b를 읽을 수 있다.  Similarly, when the input value B is changed from the input value C, the low level signal is input to the chip select port 122 to output the output value b corresponding to the input value B for one clock cycle. Accordingly, since the RAM is read-enabled again, an external processor may read the result value b of the RAM 120.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 발명청구의 범위뿐 만 아니라 이 발명청구의 범위와 균등한 것들에 의해 정해져야 한다.
Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

상술한 바와 같이 본 발명은 임력값과 지연된 이전 입력값을 비교하여 다른 경우 수신되는 제어 신호에 따라 결과값을 읽음으로서 정상 상태로 동작시 입력값에 대한 읽기 빈도수가 감소되므로 논리회로의 전력 소모를 감소시킬 수 있는 효과가 있다.
As described above, the present invention compares the force value with the delayed previous input value and reads the result value according to the control signal received in other cases, thereby reducing the power consumption of the logic circuit since the frequency of reading for the input value is reduced in the normal state. There is an effect that can be reduced.

Claims (4)

램(RAM; Random Access Memory)의 읽기 액세스를 제어하는 장치에 있어서, An apparatus for controlling read access of random access memory (RAM), the apparatus comprising: 복수의 입력값에 대해 결과값을 각각 대응시키는 룩업 테이블을 저장하는 램과,RAM for storing a look-up table corresponding to the result value with respect to a plurality of input values, respectively; 수신 클럭에 동기되어 입력값을 수신하여 상기 램으로 제공하고, 상기 수신된 입력값을 이전 입력값과 비교하여 같으면 상기 램을 디스인에이블(Dis-enable)하고, 상기 수신된 입력값과 상기 이전 입력값이 다르면 상기 램을 읽기 인에이블(Read Enable)하는 제어신호를 출력하는 제어부를 포함하는 것을 특징으로 하는 룩 업 테이블을 저장하는 램의 읽기 액세스 제어 장치.Receives an input value and provides it to the RAM in synchronization with a received clock, and if the received input value is the same as a previous input value, disables the RAM, and the received input value and the previous value. And a control unit for outputting a control signal for enabling the read when the input value is different from each other. 제1항에 있어서, 상기 제어부는,The method of claim 1, wherein the control unit, 상기 수신 클럭에 따라 상기 입력값을 한 클럭 사이클만큼 지연시켜 지연된 입력값을 출력하는 지연기와, A delay unit for delaying the input value by one clock cycle and outputting a delayed input value according to the received clock; 상기 입력값과 상기 지연된 입력값을 비교하여 그 결과 생성된 제어 신호를 상기 램의 쓰기 인에이블 포트(Write Enable Port)로 출력하는 비교기를 포함하는 것을 특징으로 하는 룩 업 테이블을 저장하는 램의 읽기 액세스 제어 장치.And a comparator for comparing the input value with the delayed input value and outputting a resultant control signal to a write enable port of the RAM. Access control unit. 제1항에 있어서, 상기 제어부는,The method of claim 1, wherein the control unit, 상기 제어신호를 반전시켜 상기 램의 칩선택 포트(Chip Selection Port)로 출력하는 제1인버터를 포함하는 것을 특징으로 하는 룩 업 테이블을 저장하는 램의 읽기 액세스 제어 장치.And a first inverter for inverting the control signal and outputting the control signal to a chip selection port of the RAM. 복수의 입력값에 대해 결과값을 각각 대응시키는 룩업 테이블을 저장하는 램에서, 상기 저장된 결과값에 대하여 읽기 액세스를 제어하는 방법에 있어서, A method of controlling a read access to a stored result value in a RAM for storing a look-up table corresponding to a result value with respect to a plurality of input values, respectively. 상기 룩 업 테이블을 위한 입력값을 수신하는 과정과,Receiving an input value for the lookup table; 상기 수신된 입력값과 이전 입력값을 비교하는 과정과, Comparing the received input value with a previous input value; 상기 입력값과 이전 입력값이 다른 경우 상기 입력값에 상응하는 결과값을 출력하기 위해 상기 램을 읽기 인에이블(Read-enable)하는 과정과, When the input value and the previous input value are different, reading and enabling the RAM to output a result value corresponding to the input value; 상기 입력값과 이전 입력값이 같은 경우 상기 램을 디스인에이블(Dis-enable)하는 과정을 포함하는 것을 특징으로 하는 룩 업 테이블을 저장하는 램의 읽기 액세스 제어 방법.And disabling the RAM when the input value is the same as the previous input value.
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US5560000A (en) * 1992-05-28 1996-09-24 Texas Instruments Incorporated Time skewing arrangement for operating memory in synchronism with a data processor
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KR20010082918A (en) * 2000-02-22 2001-08-31 박종섭 Semiconductor memory circuit

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