KR100926243B1 - 광 커플링 디바이스 제조 방법 - Google Patents

Abstract

격자 피쳐(feature)들을 만들기 위한 제조 기술은 서로 아주 근접하여 바람직한 기하학적 형상들을 제공하기 위해 포토레지스트(photoresist)에 대한 에칭 특성들을 사용한다. 이것은 결과로서 광 커플링을 위한 격자가 되고, 광 커플링은 제조 가능하고 유효한 커플링을 제공한다. 실리콘 아래에 놓인 절연체가 실리콘보다 더 낮은 굴절률(the index of refraction)을 가진 실리콘에 인접하여 하나의 재료를 제공하도록 실리콘 도파관(silicon waveguide)이 SOI 기판을 사용하여 편리하게 달성된다. 실리콘의 상부 표면은 결과로서 또한 실리콘 기판의 본체 위의 실리콘보다 더 낮은 굴절률이 되는 바람직한 기하학적 형상들을 가진다.

광 커플링, 격자, 실리콘 도파관, 굴절률, 기하학적 형상

Description

광 커플링 디바이스 제조 방법{A method of manufacturing an opto-coupling device}

본 발명은 광 커플링(opto-coupling)에 관한 것으로, 특히 광 커플링에 유용한 집적 회로 디바이스 구조들에 관한 것이다.

광 커플링에 사용되는 기술들 중 하나가 회절 격자(diffraction grating)로서 알려져 있다. 이 유형의 기술은 광이 오브젝티브로 또는 도파관(waveguide) 외부의 소스로부터 도파관을 따라 진행하도록 광에 벤드(bend)를 제공하는 이격된 격자 피쳐들(spaced grating features)을 사용한다. 이것은 광이 도파관을 따라 전송되고 바람직하게는 도파관 외부로 보내지거나 또는 광이 도파관 외부에서 발생되고 바람직하게는 도파관 내에 존재하게 되면, 격자가 이것을 달성하기 위해 사용될 수 있도록 두 지점들 사이에 광을 인터페이스하는 것이 필요하다는 것이 언제나 매우 바람직할 수 있다. 난점들 중 하나는 격자가 다수의 격자 피쳐들로 바람직하게 만들어진다는 것이다. 피쳐들은 일어날 수 있는 바람직한 벤딩(bending)을 제공하는 관계로 이격되어야 한다. 이 벤딩은 광의 주파수의 큰 크기(measure)에 의존한다. 유효하게 벤딩될 광에 대해, 피쳐들은 특정한 공간 주기성(periodicity)을 가지고 또한 피쳐들 자체는 특정한 바람직한 특성들을 가진다. 특히, 더 높은 주파수들은 사실상 그들이 서로 더 가깝게 되어야 하는 것을 의미하는 더 작은 주기를 가진 피쳐들을 요구한다. 이것은 집적 회로들의 속도를 상당히 개선하는데 잠재적으로 유용한 것으로 알고 있는 높은 주파수들에 대해 제조 가능한 방식으로 달성하는 것이 어렵다.

통상적으로 집적 회로 회절 격자(diffraction grating)는 e 빔(e-beam) 기술들로 달성되었다. 이것은, 다소 유효하지만, e 빔으로 패터닝을 달성하기 위해 요구되는 시간 때문에 바람직하지 않다. 또한, 격자 피쳐들의 형상은 중요하다. e 빔 기술들에서, 형상은 사각형과 평행 사변형 피쳐들로 실질적으로 제한되었다. 이들 각각의 격자 피쳐들에 관련하여, 형상이 예측 가능하고 도파관과 격자 사이에서의 광의 전송과 우수한 커플링을 제공하는 형상을 가지는 것이 중요하다. 피쳐는 하나의 집적 회로에서 다음 집적 회로로 평탄하고 일정해야 한다. 격자 피쳐들의 간격은 또한 형상과 조화하여 움직여진다. 통상적으로 이들은 종래 기술에 제공되었던 통상적인 격자에 있어서 매우 유효하기 때문에 편광된 광(polarized light)이 사용된다. 또한, 평탄화(smoothness)는 달성하기에 어려웠다. 그래서, 커플링이 매우 유효하지 않을 수 있는 편광된 광들을 갖지 않게 하는 것이 바람직할 수 있는 상황들이 있다.

따라서, 회절 격자를 만들기 위한 제조 가능한 기술에 대한 필요성과 고품질 의 회절 격자들에 대한 필요성이 있다.

도 1은 본 발명의 일 실시예에 따른 처리 스테이지에서의 집적 회로의 일부분의 단면도.

도 2는 처리의 후속 스테이지에서의 도 1의 집적 회로의 단면도.

도 3은 도 2의 집적 회로의 평면도.

도 4는 처리의 후속 스테이지에서의 도 2의 집적 회로의 단면도.

도 5는 도 4의 집적 회로의 평면도.

도 6은 처리의 후속 스테이지에서의 도 4의 집적 회로의 단면도.

도 7은 처리의 후속 스테이지에서의 도 6의 집적 회로의 단면도.

도 8은 대안적인 실시예에 따른 처리 스테이지에서의 집적 회로의 단면도.

도 9는 처리의 후속 스테이지에서의 도 8의 집적 회로의 단면도.

도 10은 처리의 후속 스테이지에서의 도 9의 집적 회로의 단면도.

도 11은 본 발명의 일 실시예에 따른 격자 피쳐들의 구성의 평면도.

도 12는 본 발명의 양호한 실시예에 따른 처리 회로와 광검출기(photodetector)를 가진 반도체 기판의 단면도.

도 13은 도 12에 도시된 광검출기의 부분의 단면도.

본 발명은 첨부한 도면들에 있어서 예로서 설명되고 제한되는 것이 아니며, 도면에서 같은 참조부호들은 유사한 구성요소들을 나타낸다.

당업자들은 도면들 내의 구성요소들은 간략함과 명확함을 위해 도시되고 반드시 실제 크기로 그려지는 것은 아니라는 것을 인식한다. 예를 들어, 도면들 내의 구성요소들 일부의 치수들은 본 발명의 실시예들의 보다 나은 이해를 돕기 위해 다른 구성요소들에 관련하여 과장될 수 있다.

상세한 설명

격자 피쳐들을 만드는 제조 기술은 서로 매우 근접하게 바람직한 기하학적 형상들(geometric shapes)을 제공하기 위해 포토레지스트에 대한 에칭 특성들을 사용한다. 이것은 결과로서 제조 가능하고 유효한 커플링을 제공하는 광 커플링을 위한 격자가 된다.

절연 영역(12), 반도체 영역(14), 패터닝된 포토레지스트(16), N 도핑된 영역(18), N 도핑된 영역(20), 및 N 도핑된 영역(22)을 포함하는 집적 회로(10)의 일부분이 도 1에 도시된다. 패턴 포토레지스트(16)는 반도체 영역(14) 위에 침착된 포토레지스트 층을 패터닝하는 것으로부터 생긴다. 통상적으로 도시되지 않은, 산화물 층은 포토레지스트와 실리콘 사이에 있을 수 있다. 이 포토레지스트 층을 패터닝한 후, 포토레지스트(16)가 제공된다. 그 다음 N+ 주입(implant)이 N+ 영역들(18, 20 및 22)을 형성하기 위해 발생한다. 절연 영역(12)과 반도체 영역(14)은 절연체(SOI) 기판 위에 실리콘을 포함하고, 절연체(SOI) 기판은 이 산업에서 쉽게 이용 가능하다.

패턴 포토레지스트(16)가 침착되었고 또 다른 포토레지스트 층이 침착되고 패터닝되어 결과로서 패터닝된 포토레지스트 층(24)이 된 후의 집적 회로(10)가 도 2에 도시된다. 패턴 포토레지스트 층(14)은 P형 주입을 위한 마스크로서 제공하고, P형 주입은 결과로서 P 도핑된 영역들(26 및 28)이 된다. P 도핑된 영역들(26 및 28)은 N 도핑된 영역들(18, 20 및 22) 사이에 인터리빙된다(interleaved).

N 및 P 도핑된 영역들의 인터리빙을 보인 집적 회로(10)의 추가 부분의 평면도가 도 3에 도시된다. 이것은 바닥에 공통 접속을 가진 N 도핑된 영역들과 상부에 공통 접속을 가진 P 도핑된 영역들을 도시한다. 집적 회로(10)의 이 부분은 입사 광의 타겟 영역을 도시한다.

집적 회로의 추가 처리 후가 도 4에 도시된다. 반도체 영역(14) 위에 질화물 층(30)이 침착된다. 그 다음 포토레지스트 층이 질화물 층(30) 위에 침착되고 포토레지스트 기둥들(pillars)(32, 34, 36, 38, 40, 42, 44, 46, 48, 50 및 52)을 포함하는 패턴 포토레지스트 층을 형성하기 위해 패터닝된다. 이들 기둥들(32 내지 52)은 실질적으로 원통형(cylindrical in shape)이고, 이는 달성하기에 상당히 용이하다. 매트릭스 방식(matrix fashion)으로 기둥들을 도시한 도 4에 도시된 처리의 스테이지에서 평면도로서, 집적 회로(10)의 일부분이 도 5에 도시된다.

포토레지스트 기둥들(32 내지 48)과 질화물 층(30)의 부분 에칭 후의 처리 스테이지에서의 집적 회로(10)가 도 6에 도시된다. 이것은 기둥들(32 내지 52)이 높이가 감소되는 것뿐만 아니라 직경이 감소되는 것을 보인다. 질화물의 에칭은 방향성이지만 그러나 포토레지스트는 그럼에도 불구하고 측벽들이 노출되는 포토레지스트 기둥들이 질화물을 더 한층 노출시키기 위해 직경이 감소되도록 또한 측면으로 에칭된다. 그러나 최대 노출을 겪는 질화물은 원래 기둥들 사이에 있는 영역들이다. 기둥들이 직경에 있어서 감쇠하기 때문에 추가 질화물이 노출된다. 따라서, 포토레지스트를 향하는 질화물 내에 형성되는 경사(slope)가 있다. 포토레지스트 기둥들 사이에 질화물의 에칭을 계속하고 그 결과를 도 7에 도시한다. 이것은 반구형(hemispherical shaped) 질화물 피쳐들(54, 56, 58, 60, 62, 64, 66, 68, 70, 72 및 74)을 도시한다. 이들 질화물 피쳐들은 반도체 영역(14)과 질화물 피쳐들(54 내지 74) 위에 영역 사이에 통과될 것이 요구되는 주파수에 대해 선택되는 주기성을 갖도록 위치된다. 질화물 피쳐들(54 내지 74)은 광 커플링 격자를 포함한다.

반도체 영역(14)은 광 커플링 회절 격자로서 동작하는 질화물 피쳐들(54 내지 74)을 가진 도파관으로서 동작한다. 반도체 영역(14)의 실리콘은 절연층(12)의 실리콘 산화물보다 더 높은 굴절률을 가진다. 또 다른 절연층은 그 위의 반도체 층의 굴절률보다 더 낮은 굴절률을 갖는 것으로 또한 사용될 수 있다. 질화물 피쳐들은 반도체 층(14)보다 더 낮은 굴절률을 또한 가진다.

결과로서 질화물 피쳐들(54 내지 74)의 회절 격자를 또한 통과할 패터닝된 반도체 영역(14)에 있어서 측면으로 이동하는 광으로 될 질화물 피쳐들의 주기성의 범위(dimension)가 있다. 광 커플링에 대한 광의 통상적인 입사각은 80도의 + 또는 -5이다. 따라서, 수직에 가깝지만 완전히 수직은 아니다. 질화물 피쳐들(54 내지 74)의 주기성은 명목상 80도에서 입사 광의 주파수에 기초하여 선택된다. 근거리 통신망들(LAN : local area networks)에 대한 통상적이고 표준인 주파수는 광 커플링 회절 격자로 들어오는 광에 대해 80도의 명목상 각도에 대한 약 850 나노미터(nm)의 파장을 가진 광이다. 격자에 대해 질화물을 사용하는 주기는 약 290 나노미터들(nm)이다. 850nm의 이 파장에 있어서, 광은, 의도된 용도가 매우 양호한 효율의 이점을 가진 광검출기인 실리콘에 의해 흡수된다. 도핑된 영역들(18 내지 22 및 26 내지 28)은 광발생 캐리어들을 수집하기 위해 사용된다.

이 회절 격자는 도시권 통신망(MAN : metropolitan area network)에 대한 표준인, 1310nm의 파장에 대해서 또한 사용될 수 있지만, 그러나 반도체 영역(14)이 실리콘인 것으로 설명되는 도 7에 도시된 경우에서와 같이 도파관으로서 실리콘을 가진 전송기로서 사용될 것이다. 그러나, 반도체 영역(14)은 1310nm 방사(radiation)에 민감할 수 있는, 실리콘 게르마늄과 같은 다른 조성물일 수 있다. 이것을 행하기 위한 하나의 방식은 실리콘과 게르마늄을 합금하는(alloy) 것이다. 반도체 영역(14)에 대한 또 다른 대안은 게르마늄이다.

반구 형상(hemispherical shape)의 이점은 커플링의 효율이 입사광의 편광(polarization)에 의해 크게 영향받지 않는다는 것이다. 따라서, 편광되지 않은 광은 각각의 피쳐들이 반구인 광 커플링 격자를 매우 잘 통과할 것이다. 작은 피쳐들의 매트릭스를 사용하는 대신에, 서로 평행한 다수의 핑거들(fingers)이 사용되면, 벤딩(bending)은 핑거들의 주기성에 기초하여 유효하지만 커플링은 핑거들의 방향으로 편광된 광에 대해서만 우수하다. 피쳐들에 수직으로 정렬된 편광을 가진 광은 실질적으로 차단된다.

도 5에 있어서, 예를 들어 도시된 정방 매트릭스(square matrix)에 대한 대안은 다른 것들과 동일하게 떨어져 있는 각각의 포토레지스트 기둥을 갖는 것이다. 도 10에 도시된 바와 같이, 이것은 어느 다른 기둥으로부터 등거리의(equidistant) 6개의 기둥들일 것이다. 이것이 어느 다른 기둥으로부터 등거리의(equidistant) 6개의 기둥들일 수 있기 때문에 6각형의 패턴으로 불릴 수 있다. 이것은 편광되지 않은 광을 통과하기 위한 가장 유효한 것일 수 있고 기둥들 질화물 기둥들(54 내지 74)과 같은 회절 피쳐들이 둥근 형상이면 가장 유용하게 구현될 수 있다. 둥근 회절 피쳐들(96, 98, 100, 102, 104, 및 106)로 구성된 6각형의 패턴(92)이 도 11에 도시되고, 둥근 회절 피쳐들(96, 98, 100, 102, 104, 및 106)은 특정 주파수에 대해 원하는 벤딩을 달성하기 위해 격자에 대한 원하는 주기와 동일한 반경을 가진 회절 피쳐(94)를 둘러싼다.

18 내지 22와 26 내지 28과 같은 N 도핑된 영역들과 P 도핑된 영역들의 목적은 N 도핑된 영역들의 경우에 대해 전자들을 수집하는 것이고 P+ 영역들에 대해 홀들을 수집하는 것이다. 반도체 영역(14)은 집적 회로에 대한 통상적인 시작 재료인, P-로 매우 가볍게 도핑되지만 더 낮은 도핑 레벨들이 더욱 이로울 수도 있다. 포토레지스트 기둥의 측벽을 동시 에칭하는 동안 질화물(30)을 방향성있게 부식시키는 에천트의 사용은 둥근 형상을 얻는데 유리하게 사용된다. 이것은 도 5에 도시된 바와 같은 매트릭스 또는 도 10의 6각형의 방식(hexagonal approach)을 제공하는 바람직한 형상이고, 이는 그 후 커플링을 최대화할 수 있는 격자를 만드는 최종 질화물 피쳐들 모두에 대해 동일한 거리를 제공한다. 6각형의 패턴은 최적의 대칭을 제공하고, 최적의 대칭은 원하는 주기성을 제공한다. 두 개의 인접한 피쳐들 간의 거리와 피쳐들 중 하나의 직경을 더한 것이 주기의 크기이다.

반도체 영역(14) 위로 돌출하는 질화물 피쳐들(54 내지 74)과 같은 6각형의 격자 피쳐들에 대한 대안으로서, 격자 피쳐들은 또한 반도체 영역에서 캐비티들(cavities)일 수 있다. 본 발명에 있어서 실리콘인 반도체 영역(84), 절연 영역(82), 질화물에 개구들(88 및 90)을 가진 패터닝된 질화물 층(86)을 가진 집적 회로(80)의 일부분이 도 8에 도시되어 있다. 또한, 이것은 포토레지스트를 도포하고, 포토레지스터를 패터닝하고, 그 다음 포토레지스터에 있어서 패턴에 따라 질화물을 에칭함으로써 달성된다. 이것은 개구들(88 및 90)을 남긴다. 그 다음 개구들(88 및 90)은 이온 충격(ion bombardment)으로 러핑(roughing) 된다. 이것은 개구들(88 및 90)에 있어서 실리콘의 레벨뿐만 아니라 개구들(88 및 90)에서의 실리콘의 표면의 러핑 정도 조금 낮춘다. 개구들(88 및 90)의 이온 충격 후, 액체 상태(liquid form)의 수산화칼륨(KOH)으로 구성되는 에칭이 수행된다. 실리콘의 결정 구조에 의해, 습식 KOH 에칭(wet KOH etch)은 이방성이다. 이 에칭은 기판(84)인, 실리콘의 111 면을 따른다. 그 결과는 개구들(88 및 90)에 있어서 실리콘으로부터 제거되는 피라미드 형상(pyramid shape)이다.

실리콘 영역(84)의 111 면을 따르고 도시된 각도로 에칭하기 위해 습식 KOH 에칭을 사용하는 처리의 스테이지가 도 9에 도시된다. 에칭은 도 10에 도시된 결과로 계속되고 이는 반도체 영역(82)의 피라미드형 캐비티이다. 이것은 고도로 반복할 수 있기 때문에 유리한 처리이다. 에칭은 일단 피라미드가 형성되면 근본적으로 멈출 것이다. 에칭 속도는 111 면으로 매우 느리지만 그것을 따라 빠르다. 따라서, 남는 것은 111 방향으로 정렬된 실리콘이다. 따라서 이들 피라미드들은 실리콘 표면 위로 돌출하는 질화물 피쳐들을 대체할 수 있고 대신에 실리콘 영역 내의 캐비티들일 수 있다. 공기로 둘러싸인 피라미드형 형상들은 실리콘보다 더 낮은 평균 굴절률로 층을 형성한다. 따라서, 기판(84)인, 실리콘은 그것이 그 위 그리고 그 아래 둘 다에서 더 낮은 굴절률을 갖기 때문에 도파관으로서 유효하다.

이들 피라미드 형상들의 주기는 원하는 바와 같이 달성될 수 있다. 이 경우의 주기는 개구들(88 및 90) 간에 거리와 도 9에 도시된 이들 개구들 중 하나의 길이를 더한 것이다. 이들 피라미드들 형상들은 포토레지스트 기둥들에 대해 도 5에 도시된 매트릭스로 정렬될 수 있다. 집적 회로(10)가 광검출기로서 사용되면, 도핑된 영역들은 입사 광에 의해 발생되는 캐리어들의 수집을 최적화하기 위해 알맞게 놓일 수 있다.

격자(122), 검출기(124), 절연체(126), 게이트들과 상호접속(128), 및 소스들과 드레인들(130)을 포함하는 집적 회로(120)가 도 12에 도시되어 있다. 집적 회로(120)는, 반도체가 바람직하게는 실리콘이고 절연체(126)가 실리콘 아래에 있는 종래의 절연체 위의 반도체(SOI : semiconductor-on-insulator) 기판을 사용한다. 실리콘은 집적 회로(120)의 활성 영역이고 여기에 검출기(124) 및 드레인들과 소스들(130)이 위치되는 곳이다. 실리콘은 도 2에 도시된 반도체 영역(14)에 대응한다. 영역들 도핑된 영역들(18 내지 22 및 26 내지 28)은 약 10¹⁴atoms/cm² 보다 적거나 또는 동일하도록 낮게 도핑된 반도체 영역(14)의 나머지에 비해 비교적 높게 도핑된다. 실리콘의 비교적 두꺼운 층은 물리적 지지(support)를 제공하기 위해 먼저 절연체(126) 하부에 놓인다. 검출기(124)는 절연체(126) 위의 실리콘에 형성된다. 대안으로서 격자는 실리콘 자체의 부분으로서 형성될 수 있지만 격자(122)가 실리콘 기판 표면 위에 형성된다. 게이트들과 상호접속(128)은 이 경우에 있어서는 검출기(124)의 상부와 일치하는 실리콘 표면 위에 형성된다. 소스들과 드레인들(130)은 실리콘 표면에 형성된다. 게이트들과 상호접속(128) 및 소스들과 드레인들(130)의 조합은 처리 회로(132)를 형성하고, 처리 회로(132)는 검출기(124)에 의해 수집되는 정보를 사용한다. 동작시, 입력 광(incoming light)(134)은 격자(122)에 충돌하고 검출기(124)에 의해 검출된 실리콘 캐리어들에서 발생한다. 검출기(124)에 의한 검출 후, 처리 회로(132)는 선택된 디자인에 따른 방식으로 이 검출 신호를 처리한다.

격자(122), 및 검출기(124), 및 격자(122) 상의 입사 광의 동작을 보인 절연체(126)가 도 13에 도시되어 있다. 이것은 입사 광이 격자 영역에 충돌하고, 검출기 영역(124)으로 들어가고, 검출기의 영역(124)에 머무르는 것을 보인다. 격자(122)와 절연체(126) 사이의 영역은 도파관이고 따라서 이 도파관에 들어가는 광이 거기에 남는다. 따라서, 검출기(124)는 실리콘으로 들어가는 입사 광으로 만들어진 캐리어들에 매우 근접하여 존재한다. 격자(122) 때문에, 입사 광은 그것이 도파관 내에 보유되도록(contained) 다시 방향을 바꾼다. 이것은 결과로서 도파관 내에서 발생되는 모든 캐리어들이다. 검출기는 검출기가 캐리어들이 발생된 영역들에 매우 근접해 있도록 도파관 내에 또한 위치된다. 이것은 결과로서 검출기를 만드는 도핑된 영역들의 비교적 강한 전기장 영역 내에 존재하도록 캐리어들에 대해 단거리들이다. 따라서, 동작의 수집 부분에 있어서 속도의 문제는 없다.

또한, 모든 입사 광이 검출기들의 범위 내에 보유되기 때문에, 효율이 매우 높다. 이것은 입력 광에 보유되는 정보의 검출이 용이하다는 이점을 제공한다. 격자(122)는 도면들 1 내지 11에 대해 설명된 격자의 형성에 있어서 설명된 것들 중 어느 하나로부터 선택될 수 있다. 예를 들어, 격자(122)는 도 7에 도시된 질화물 피쳐들(54 내지 74)일 수 있다. 대안으로, 그것들은 88 및 90과 같은 인버팅된 피라미드들일 수 있고, 이는 실리콘에 실제로 형성된다. 검출기(124)는 도면들 2, 3, 4, 6, 및 7에 도시된 것과 같을 수 있다.

입사 광(134)의 원하는 각도는 격자(122) 및 절연체(126) 사이에 만들어진 도파관으로 광을 전송하는 효율을 최적화하기 위해 선택된다. 90도 입사 광이 이용되면, 이때 광이 입사되는 도파관은 또한 도 13에 도시된 양방향들에 있어서 90도일 수 있고 실제로 방사상으로 모든 방향들에서 방사상일 수 있다. 이것은 바람직할 수 있다. 그것이 한 방향 또는 적어도 모든 방향들이 아닌 방향에서 도파관으로만 가도록 어떤 각도로 격자의 한 부분으로 광이 들어오게 하는 것이 또한 바람직할 수 있다. 대부분의 경우들에 있어서 격자 영역과 검출기 영역은 일반적으로 동일한 크기일 수 있다. 입력 광은 또한 스폿 크기(spot size)를 가질 것이다. 격자와 검출기에 대한 효율이 입사 광의 스폿 크기보다 큰 것이 바람직하다. 따라서, 모든 광이 스폿이 수신되는 격자의 측을 향해 보내지도록 격자의 다른 측에 대해 어떤 각을 이루고 격자의 한 측 위에 수신되는 것이 바람직할 수 있다. 대안으로, 특히 광이 90도로 수신되면, 빔 스폿은 바람직하게는 격자의 중간에 위치될 수 있다.

게이트들과 상호접속(128)은 기판의 실리콘 부분 위에 블록으로 묘사된다. 이것은 실리콘 위에 만들어진 집적 회로의 통상적인 구성을 묘사한다. 트랜지스터들은 실리콘 위에 있는 게이트들의 조합이고 소스들과 드레인들은 실리콘 내에 있다. 소스들과 드레인들 및 게이트들과 상호접속들의 조합은 집적 회로들이 통상적으로 만들어지는 툴들(tools)이다. 이들 집적 회로들은 매우 단순할 수 있거나 또는 그것들은 마이크로컴퓨터 또는 마이크로프로세서와 같이 매우 복잡할 수 있다. 그것들은 또한 메모리, 디지털-아날로그 변환기들, 및 증폭기들과 같이 마찬가지로 다양한 기능들을 가질 수 있다. 이것은 통상의 집적 회로 구조들을 가진 광검출기의 계획된 집적화(planned integration)를 나타내기 위해 도시된다. 검출기(124)에 의해 검색된 정보는 상호접속의 소스와 드레인 유형에 의해 처리 회로(132)로 전송될 수 있거나 또는 금속 또는 폴리실리콘과 같은 상기 기판 상호접속에 의해 달성될 수 있다.

절연체와 검출기의 두께들과 격자의 높이는 입사 광의 주파수에 관련하여 선택된다. 격자 피쳐들의 간격은 주파수에 관련하여 또한 선택된다. 본 예에 있어서 예상되는 주파수는 850nm의 파장에 대응한다. 절연체(126)의 두께는 절연체(126)에 대해 광의 1/4 광 파장의 홀수배가 되도록 선택된다. 따라서, 굴절률이 고려되어야 한다. 이 경우에 있어서, 절연체(126)는 바람직하게는 실리콘 산화물이고, 실리콘 산화물은 1.45의 굴절률을 가진다. 따라서, 절연체(126)의 두께는 바람직하게는 850nm의 약 1/4을 1.45로 나눈 것이고, 이는 약 146nm, 또는 이 수의 홀수 배들이다.

유사하게, 검출기(124)와 격자(122)로서 도 12에 도시된, 도파관과 격자의 두께의 합은 광학적 파장의 1/2 또는 이 수의 짝수 배들이다. 실리콘 도파관의 평균 굴절률과 격자의 평균 굴절률이 고려되어야 한다. 격자의 경우에 있어서, 공기의 굴절률은 격자 피쳐를 형성하는 재료로 평균화되어야 한다. 이 평균화는 굴절률들을 평균화하기 위해 요구되는 제곱 관계(square relationship)를 고려해야 한다. 도파관은 3.62의 굴절률을 가진 실리콘이다. 피쳐들의 체적이 격자에 있어서의 공기의 체적과 같고 피쳐들이 실리콘인 간단한 예에서, 평균 굴절률은 3.62의 제곱과 1의 제곱의 합의 양을 2로 모두 나눈 수의 제곱근과 동일하다. 따라서, 굴절률은 13.1과 1의 합을 2로 나눈 제곱근이고, 이는 7.05의 제곱근과 동일하며, 이는 2.65와 동일하다. 따라서, 3.62배의 도파관의 두께와 2.65배의 격자의 높이의 합은 850nm의 1/2과 동일하다. 이 방식의 이점은 도파관의 두께와 격자의 높이가 이 조건이 충족되는 한 변할 수 있다는 것이다.

앞서 말한 명세서에 있어서, 본 발명은 특정한 실시예들에 관련하여 설명되었다. 그러나, 이 기술 분야에 있어서 당업자들은 다양한 수정들과 변화들이 아래에 청구항들에 설명되는 바와 같이 본 발명의 범위를 벗어나지 않고 만들어질 수 있다는 것을 인식한다. 따라서, 명세서 및 도면들은 제한된 의미라기보다는 예시적인 것으로 간주될 것이고, 모든 이런 수정들은 본 발명의 범위 내에 포함될 것으로 의도된다.

문제들에 대한 이점들, 다른 장점들, 및 해결책들은 특정 실시예들에 관련하여 위에 설명되었다. 그러나, 문제들에 대한 이점들, 장점들, 해결책들, 및 어떤 이점, 장점, 또는 해결책이 발생하거나 더 표명되게(pronounced) 할 수 있는 어떤 구성요소(들)는 일부 또는 모든 청구항들의 요구되는 중요하거나, 또는 필수적인 형상 또는 구성요소로서 해석되지 않을 것이다. 여기에 사용된 바와 같이, 용어들 "포함하다(comprises)", "포함(comprising)", 또는 그것의 어떤 다른 변형은 독점적이지 않은 포함(inclusion)을 포함하도록 의도되고, 따라서 구성요소들의 리스트를 포함하는 처리, 방법, 물품, 또는 장치는 이들 구성 요소들만을 구비하지 않지만 이런 처리, 방법, 물품, 또는 장치에 특별히 나열되지 않거나 고유하지 않은 다른 구성성분들을 구비할 수 있다.

Claims (26)

1. 광 검출 방법에 있어서:

   제 1 굴절률(refractive index)을 가진 제 1 재료(12)를 제공하는 단계;

   상기 제 1 재료 위에 제 2 재료(14)를 제공하는 단계로서, 상기 제 2 재료는 제 2 굴절률을 가지고, 상기 제 2 굴절률은 상기 제 1 굴절률보다 큰, 상기 제 2 재료 제공 단계;

   상기 제 2 재료에 도핑된 영역(18)을 제공하는 단계;

   제 3 굴절률을 가진 제 3 재료를 상기 제 2 재료 위에 제공하는 단계;

   상기 제 3 재료 위에 포토레지스트 층을 침착하는 단계;

   포토레지스트의 패턴을 남기기 위해 상기 포토레지스트 층을 패터닝하는 단계;

   상기 포토레지스트를 제거하면서, 상기 포토레지스트의 상기 패턴에 따라 상기 제 3 재료를 에칭하는 단계;

   상기 제 2 재료에서 캐리어들을 생성하고 상기 제 2 재료가 도파관으로서 기능하도록 상기 제 2 재료 및 상기 제 3 재료의 적어도 일부를 상기 광에 노출시키는 단계; 및

   상기 도핑된 영역을 이용하여 캐리어들을 수집하는 단계를 포함하는, 광 검출 방법.
2. 제 1 항에 있어서,

   상기 제 2 재료는 반도체 재료를 포함하고, 제 3 재료는 질화물을 포함하는, 광 검출 방법.
3. 제 1 항에 있어서,

   상기 제 1 재료는 절연층인, 광 검출 방법.
4. 제 1 항에 있어서,

   상기 제 2 재료는 실리콘을 포함하는, 광 검출 방법.
5. 제 4 항에 있어서,

   상기 제 2 재료는 게르마늄(germanium)을 더 포함하는, 광 검출 방법.
6. 삭제
7. 제 1 항에 있어서,

   상기 제 3 재료는 질화물을 포함하는, 광 검출 방법.
8. 삭제
9. 제 1 항에 있어서,

   상기 제 3 재료를 에칭하는 단계는 KOH를 이용하여 수행되는, 광 검출 방법.
10. 삭제
11. 삭제
12. 삭제
13. 삭제
14. 제 1 항에 있어서,

    상기 제 3 재료를 에칭하는 단계는 서로 등거리(equidistant)인 상기 제 3 재료의 복수의 피쳐들(features)을 남기는, 광 검출 방법.
15. 제 1 항에 있어서,

    상기 제 3 재료를 에칭하는 단계는 격자(grating)를 형성하는, 광 검출 방법.
16. 제 15 항에 있어서,

    상기 도핑된 영역은 콜렉터인, 광 검출 방법.
17. 제 1 항에 있어서,

    상기 도핑된 영역을 상기 제 2 재료에 제공하는 단계를 수행하면서, 도전성 유형들이 변하는 복수의 도핑된 영역들을 상기 제 2 재료에 형성하는 단계를 더 포함하는, 광 검출 방법.
18. 제 1 항에 있어서,

    상기 제 3 굴절률은 상기 제 2 굴절률보다 작은, 광 검출 방법.
19. 제 1 항에 있어서,

    상기 광은 850 나노미터의 파장을 가진, 광 검출 방법.
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