KR100924830B1 - Apparatus and method for converting flash analog to digital - Google Patents

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Abstract

플래시 아날로그 디지털 변환기는 전압 레벨이 각각 다른 복수의 기준 전압과 아날로그 입력 신호의 차를 각각 증폭한 복수의 제1 신호의 윈도우를 정해진 크기만큼 증가시켜 출력한다. 그리고 출력된 신호를 디지털 신호로 인코딩한다. 이렇게 하면, 복수의 프리앰프의 각 출력 신호의 윈도우의 크기가 커지므로, 복수의 프리앰프 각각의 서로 다른 지연 값에 의해 발생하는 데이터 에러율을 줄일 수 있다.The flash analog to digital converter increases and outputs a window of a plurality of first signals obtained by amplifying a difference between a plurality of reference voltages having different voltage levels and an analog input signal, respectively, by a predetermined magnitude. The output signal is then encoded into a digital signal. This increases the size of the window of each output signal of the plurality of preamplifiers, thereby reducing the data error rate caused by different delay values of each of the plurality of preamplifiers.

플래시, ADC(Analog to Digital Converter), 윈도우, 프리앰프, 지연 Flash, Analog to Digital Converter (ADC), Windows, Preamplifier, Delay

Description

플래시 아날로그 디지털 변환 장치 및 방법{APPARATUS AND METHOD FOR CONVERTING FLASH ANALOG TO DIGITAL}Flash analog digital converter and method {APPARATUS AND METHOD FOR CONVERTING FLASH ANALOG TO DIGITAL}

본 발명은 플래시 아날로그 디지털 변환 장치(ADC: Analog to Digital Converter) 및 방법에 관한 것이다.The present invention relates to a flash analog to digital converter (ADC) and method.

본 발명은 정보통신부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-071-02, 과제명: 초고속 멀티미디어 전송 UWB 솔루션 개발].The present invention is derived from the research conducted as part of the IT growth engine technology development project of the Ministry of Information and Communication and the Ministry of Information and Telecommunication Research and Development. [Task Management No .: 2006-S-071-02, Title: Development of UWB Solution for High-Speed Multimedia Transmission] .

일반적으로, 아날로그 디지털 변환기는 아날로그 신호를 디지털 신호로 변환시키는 장치로서, 디스플레이 장치, 컴퓨터, 가전기기 및 통신 시스템 등과 같은 광범위한 분야에서 사용되고 있다. 특히, 최근에는 멀티미디어 서비스의 대중화에 따라 영상 신호 처리 분야에서 그 중요성이 높아지고 있다.In general, an analog-to-digital converter is a device for converting an analog signal into a digital signal, and is used in a wide range of fields such as display devices, computers, home appliances, and communication systems. In particular, with the recent popularization of multimedia services, the importance of video signal processing has increased.

현재 사용되고 있는 아날로그 디지털 변환기 중 고속 처리에 적합한 플래시 아날로그 디지털 변환기는 서로 다른 레벨을 갖는 다수의 기준 전압과 아날로그 입력 신호와의 차를 증폭하여 출력하고, 출력된 신호를 인코딩하여 디지털 신호로 출력하고 있다. 이때, 서로 다른 레벨을 갖는 다수의 기준 전압과 아날로그 입력 신 호와의 차를 증폭하기 위해 복수의 프리앰프를 사용한다. 그런데, 각 프리앰프는 아날로그 입력 신호와 기준 전압과의 차이에 따라 다른 지연 값을 가진다. 이는 각 프리앰프의 양(positive)의 피드백에 의해서 생기는 지연 값이며, 각각의 지연 값에 의해 각 프리앰프의 출력 신호는 고속 동작 시에 정확한 지점에서의 데이터 검출을 어렵게 하여 데이터 에러율을 증가시킨다.The flash analog-to-digital converter, which is suitable for high-speed processing among the analog-to-digital converters currently used, amplifies and outputs a difference between a plurality of reference voltages having different levels and an analog input signal, encodes the output signal, and outputs the digital signal. . In this case, a plurality of preamplifiers are used to amplify the difference between a plurality of reference voltages having different levels and analog input signals. However, each preamplifier has a different delay value according to the difference between the analog input signal and the reference voltage. This is a delay value caused by positive feedback of each preamplifier, and the respective delay values increase the data error rate by making it difficult to detect data at an accurate point during high-speed operation.

본 발명이 해결하고자 하는 기술적 과제는 복수의 프리앰프의 지연 값의 변화에 의해 발생하는 데이터 에러율을 감소시킬 수 있는 플래시 아날로그 디지털 변환 장치 및 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a flash analog-to-digital converter and method capable of reducing a data error rate caused by a change in delay values of a plurality of preamplifiers.

본 발명의 한 실시 예에 따른 플래시 아날로그 디지털 변환기는 기준 전압 발생부, 복수의 프리앰프, 복수의 윈도우 확장부, 그리고 인코더를 포함한다. 기준 전압 발생부는 복수의 기준 전압을 발생시킨다. 복수의 프리앰프는 아날로그 입력 신호와 상기 복수의 기준 전압의 각 기준 전압의 차를 증폭하여 출력한다. 복수의 윈도우 확장부는 상기 복수의 프리앰프의 출력 신호의 윈도우를 일정 크기만큼 각각 증가시켜 출력한다. 그리고 인코더는 상기 복수의 윈도우 확장부의 출력 신호를 인코딩하여 디지털 신호를 출력한다.A flash analog to digital converter according to an embodiment of the present invention includes a reference voltage generator, a plurality of preamps, a plurality of window extensions, and an encoder. The reference voltage generator generates a plurality of reference voltages. The plurality of preamplifiers amplify and output a difference between an analog input signal and each reference voltage of the plurality of reference voltages. The plurality of window expansion units respectively increase and output windows of output signals of the plurality of preamplifiers by a predetermined size. The encoder encodes output signals of the plurality of window extensions to output digital signals.

본 발명의 다른 한 실시 예에 따르면, 아날로그 신호를 디지털 신호로 변환하는 방법이 제공된다. 이 방법은, 서로 다른 레벨을 가지는 복수의 기준 전압을 발생시키는 단계, 상기 아날로그 신호와 상기 복수의 기준 전압을 각각 비교하여 복수의 제1 신호를 출력하는 단계, 상기 복수의 제1 출력 신호의 윈도우의 크기를 정해진 크기만큼 증가시킨 복수의 제2 신호를 출력하는 단계, 그리고 상기 복수의 제2 신호를 디지털 신호로 인코딩하는 단계를 포함한다.According to another embodiment of the present invention, a method for converting an analog signal into a digital signal is provided. The method includes generating a plurality of reference voltages having different levels, comparing the analog signal with the plurality of reference voltages, respectively, and outputting a plurality of first signals, and a window of the plurality of first output signals. Outputting a plurality of second signals having a size increased by a predetermined size, and encoding the plurality of second signals into a digital signal.

본 발명의 실시 예에 의하면, 복수의 프리앰프의 출력 신호의 윈도우를 증가시킴으로써, 고속 동작 시 발생하는 데이터 에러율을 줄일 수 있다.According to an embodiment of the present invention, by increasing the window of the output signal of the plurality of preamplifier, it is possible to reduce the data error rate generated during high speed operation.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈", "블록" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.Throughout the specification and claims, when a part is said to "include" a certain component, it means that it can further include other components, without excluding other components, unless specifically stated otherwise. In addition, the terms “… unit”, “… unit”, “module”, “block”, etc. described in the specification mean a unit that processes at least one function or operation, which is hardware or software or a combination of hardware and software. It can be implemented as.

이제 본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기에 대하여 도면을 참고로 하여 상세하게 설명한다.A flash analog-to-digital converter according to an embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기를 개략적으로 나타낸 블록도이고, 도 2는 본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기의 동작을 나타낸 흐름도이며, 도 3은 도 1에 도시된 윈도우 확장부의 일례를 나타낸 도면이다. 도 1에서는 (n+1) 비트의 플래시 아날로그 디지털 변환기를 도시하였다.1 is a block diagram schematically illustrating a flash analog to digital converter according to an embodiment of the present invention, FIG. 2 is a flowchart illustrating an operation of a flash analog to digital converter according to an embodiment of the present invention, and FIG. 3 is shown in FIG. It is a figure which shows an example of the extended window part. Figure 1 shows a flash analog to digital converter of (n + 1) bits.

도 1에 도시한 바와 같이, 본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기(100)는 기준 전압 발생부(110), 기준 클럭 발생부(120), 증폭부(130), 래치부(140), 신호 처리부(150), 버블 에러 제거부(160) 및 인코더(170)를 포함한다.As shown in FIG. 1, a flash analog-to-digital converter 100 according to an exemplary embodiment of the present invention may include a reference voltage generator 110, a reference clock generator 120, an amplifier 130, and a latch unit 140. , A signal processor 150, a bubble error remover 160, and an encoder 170.

도 2를 보면, 기준 전압 발생부(110)는 서로 다른 레벨을 갖는 복수의 기준 전압(Vref1, Vref2, …, Vrefn)을 발생시키는 기능을 수행한다(S210). 이러한 기준 전압 발생부(110)는 다수의 저항(R1-Rn)이 직렬로 연결된 저항열로 이루어진 분압 회로로 구성될 수 있다.Referring to FIG. 2, the reference voltage generator 110 performs a function of generating a plurality of reference voltages Vref 1 , Vref 2 ,..., And Vref n having different levels (S210). The reference voltage generator 110 may be configured as a voltage divider circuit including a resistor string in which a plurality of resistors R1-Rn are connected in series.

기준 클럭 발생부(120)는 아날로그 디지털 변환 시에 사용되는 기준 클럭(CLK)을 발생시켜 복수의 프리앰프(1301, 1302, …, 130n)로 각각 출력한다(S220).The reference clock generator 120 generates a reference clock CLK used for analog-to-digital conversion and outputs the reference clock CLK to the plurality of preamplifiers 130 1 , 130 2 ,..., 130 n , respectively (S220).

증폭부(130)는 복수의 프리앰프(1301, 1302, …, 130n)를 포함하며, 각 프리 앰프(1301, 1302, …, 130n)는 외부로부터 인가되는 아날로그 입력 신호(Vin)와 기준 전압 발생부(110)에 의해 발생된 각 기준 전압(Vref1, Vref2, …, Vrefn)의 차를 증폭하고, 기준 클럭 발생부(120)에서 발생된 기준 클럭에 동기되어 증폭된 신호(C1, C2, …, Cn)를 출력한다(S230).The amplifier 130 includes a plurality of preamplifiers 130 1 , 130 2 ,..., 130 n , and each preamplifier 130 1 , 130 2 ,..., 130 n is an analog input signal (externally applied). Vin and the difference between the reference voltages Vref 1 , Vref 2 ,..., And Vref n generated by the reference voltage generator 110 are amplified and synchronized with the reference clock generated by the reference clock generator 120. The amplified signals C 1 , C 2 ,..., C n are output (S230).

래치부(140)는 복수의 래치(1401, 1402, …, 140n)를 포함하며, 각 래치(1401, 1402, …, 140n)는 각 프리앰프(1301, 1302, …, 130n)의 출력 신호(C1, C2, …, Cn)를 래치하고 신호 처리부(150)로 출력한다(S240). 즉, 각 래치(1401, 1402, …, 140n)는 각 프리앰프(1301, 1302, …, 130n)의 출력 신호(C1, C2, …, Cn)를 래치하였다가 출력한다. The latch unit 140 includes a plurality of latches 140 1 , 140 2 ,..., 140 n , and each of the latches 140 1 , 140 2 ,..., 140 n is each preamplifier 130 1 , 130 2 ,. 130 n ) output signals C 1 , C 2 , ..., C n are latched and output to the signal processor 150 (S240). That is, each latch 140 1 , 140 2 ,..., 140 n latches the output signals C 1 , C 2 ,..., C n of each preamplifier 130 1 , 130 2 ,..., 130 n . Will print.

신호 처리부(150)는 복수의 윈도우 확장부(1501, 1502, …, 150n)를 포함하며, 각 윈도우 확장부(1501, 1502, …, 150n)는 각 래치(1401, 1402, …, 140n)의 출력 신호(C1, C2, …, Cn)의 윈도우를 정해진 크기만큼 증가시켜 출력한다(S250). 그러면, 각 래치(1401, 1402, …, 140n)의 출력 신호(C1, C2, …, Cn)간의 윈도우의 크기 차이의 비가 줄어들어, 데이터 에러율을 줄일 수가 있다.Signal processing unit 150 includes a plurality of window expansion unit (150 1, 150 2, ..., 150 n) for containing, and, each window extending unit (150 1, 150 2, ..., 150 n), each latch (140 1, 140 2, ..., and outputs increases as the window size determined in the output signal (C 1, C 2, ..., C n) of 140 n) (S250). Then, the ratio of the window size difference between the output signals C 1 , C 2 , ..., C n of the latches 140 1 , 140 2 ,..., 140 n can be reduced, and the data error rate can be reduced.

이러한 윈도우 확장부(1501, 1502, …, 150n)는 도 3과 같이 구성될 수 있다. 도 3에서는 복수의 윈도우 확장부(1501, 1502, …, 150n) 중 하나의 윈도우 확 장부(1501)만을 도시하였다.The window extensions 150 1 , 150 2 ,..., 150 n may be configured as shown in FIG. 3. In Figure 3 is shown only check book (150 1), one window of the plural windows extension (150 1, 150 2, ... , 150 n).

도 3을 보면, 윈도우 확장부(1501)는 인버터 지연 체인(1521) 및 논리곱 게이트(이하, OR 게이트라 함)(1541)를 포함한다. 인버터 지연 체인(1521)은 대응하는 래치(1401)의 출력 신호(C1)를 인버터 지연 체인(1521)의 지연 시간만큼 지연시킨 신호(C1 _D)를 출력한다. OR 게이트(1541)는 래치(1401)의 출력 신호(C1)와 인버터 지연 체인(1521)의 출력 신호(C1 _D)를 논리곱 연산한 신호(C1 _OUT)를 인코더(170)로 출력한다.3, the window extension 150 1 includes an inverter delay chain 152 1 and an AND gate (hereinafter referred to as an OR gate) 154 1 . The inverter delay chain 152 1 outputs a signal C 1 _ D which delays the output signal C 1 of the corresponding latch 140 1 by the delay time of the inverter delay chain 152 1 . An OR gate (154 1) is the output signal (C 1) and the output signal (C 1 _D), a logical product operation signal (C 1 _OUT) of the inverter delay chain (152 1) of the latch (140 1), the encoder (170 )

구체적으로, 래치(1401)의 출력 신호(C1)가 “0"인 구간에서는 OR 게이트(1541)의 두 입력단으로 모두 "0"이 입력되므로, OR 게이트(1541)의 출력 신호는 "0"이 된다. 그리고 래치(1401)의 출력 신호(C1)가 "1"인 구간에서는 OR 게이트(1541)의 두 입력단 중 하나의 입력단으로는 "1"이 입력되므로, OR 게이트(1541)의 출력 신호는 무조건 "1"이 된다. 이때, OR 게이트(1541)의 다른 입력단으로 인버터 지연 체인(1521)의 지연 크기만큼 "0"이 입력된 후, "1"이 입력되므로, OR 게이트(1541)의 출력 신호는 인버터 지연 체인(1521)의 지연 크기만큼 출력 신호의 윈도우가 증가한다.More specifically, since the output signal (C 1) is "0" period of the latch (140 1) in both OR two input terminals of the gates (154 1) "0" is input, OR output signal of the AND gate (154 1) In the section in which the output signal C 1 of the latch 140 1 is "1", "1" is input to one of the two input terminals of the OR gate 154 1 , so that the OR gate is OR. The output signal of 154 1 is unconditionally " 1. " At this time, after " 0 " is input to the other input terminal of the OR gate 154 1 by the delay amount of the inverter delay chain 152 1 , " As it is input, the output signal of the OR gate 154 1 increases the window of the output signal by the delay magnitude of the inverter delay chain 152 1 .

다시, 도 1 및 도 2를 보면, 버블 에러 제거부(160)는 복수의 윈도우 확장 부(1501, 1502, …, 150n)에 의해 정해진 크기만큼 윈도우가 증가된 각 래치(1401, 1402, …, 140n)의 출력 신호(C1, C2, …, Cn)로부터 버블 에러(bubble error)를 제거하여 출력한다(S260). 버블 에러는 각 래치(1401, 1402, …, 140n)의 출력 신호(C1, C2, …, Cn)의 경계 지점 부근에서 "1"과 "0"이 불규칙하게 섞여 것을 의미하며, 버블 에러의 발생은 인코딩 시에 정확한 디지털 코드로 출력할 수 없게 한다. Again, referring to FIGS. 1 and 2, the bubble error removing unit 160 may include each latch 140 1 , in which a window is increased by a size determined by the plurality of window expansion units 150 1 , 150 2 ,..., 150 n . The bubble error is removed from the output signals C 1 , C 2 ,..., C n of 140 2 ,..., 140 n and output. The bubble error means that "1" and "0" are mixed irregularly near the boundary point of the output signals C 1 , C 2 , ..., C n of the latches 140 1 , 140 2 ,..., 140 n . The occurrence of the bubble error prevents the output of the correct digital code at the time of encoding.

인코더(170)는 버블 에러 제거부(160)의 출력 신호를 인코딩하여 디지털 신호로 출력한다(S270).The encoder 170 encodes the output signal of the bubble error remover 160 and outputs the digital signal in operation S270.

도 4는 본 발명의 실시 예에 따른 프리앰프 및 데이터 확장부의 출력 신호를 나타낸 도면이다. 도 4에서는 도 1에 도시된 복수의 프리앰프(1301, 132, …, 130n) 중 입력 신호(Vin)와 기준 전압의 차가 가장 큰 프리앰프(1301)와 입력 신호(Vin)와 기준 전압의 차가 가장 작은 프리앰프(130n)만을 도시하였으며, 각 프리앰프(1301, 130n)의 출력 신호를 입력받는 두 개의 데이터 확장부(1501, 150n)를 도시하였다.4 is a diagram illustrating an output signal of a preamplifier and a data expansion unit according to an exemplary embodiment of the present invention. In Figure 4 with a plurality of pre-amplifier (130 1, 13 2, ... , 130 n) of the input signal (Vin) and a reference voltage of the difference between the largest pre-amplifier (130 1) and the input signal (Vin) shown in Figure 1 Only the preamplifier 130 n having the smallest difference in the reference voltage is shown, and two data extensions 150 1 and 150 n receiving the output signals of the respective preamps 130 1 and 130 n are shown.

도 4에 도시된 바와 같이, 프리앰프(1301, 130n)는 외부로부터 인가되는 입력 신호(Vin)와 기준 전압(Vref1, Vrefn)의 차에 따라서 다른 지연 값(D1, Dn)을 가진다. 즉, 프리앰프(1301)로 입력되는 기준 전압(Vref1)이 프리앰프(130n)로 입력되 는 기준 전압(Vrefn)보다 작으므로, 프리앰프(1301)의 지연 값(D1)이 프리앰프(130n)의 지연 값(Dn)보다 작다. 이로 인하여, 프리앰프(1301)의 출력 신호(C1)의 윈도우의 크기(T1)와 프리앰프(130n)의 출력 신호(Cn)의 윈도우의 크기(T2)의 차이가 많이 발생하게 된다.As shown in FIG. 4, the preamplifiers 130 1 and 130 n have different delay values D 1 and D n depending on a difference between an input signal Vin applied from the outside and the reference voltages Vref 1 and Vref n . ) That is, smaller than the pre-amplifier (130 1), the reference voltage input to (Vref 1) a pre-amplifier (130 n) a reference voltage (Vref n) are input to a delay value of the pre-amplifier (130 1) (D 1 ) Is smaller than the delay value D n of the preamplifier 130 n . As a result, a large difference between the size T1 of the window of the output signal C 1 of the preamplifier 130 1 and the size T2 of the window of the output signal C n of the preamplifier 130 n occurs. do.

구체적으로, 인코더(170)는 입력 신호가 "1"인 구간만을 처리하도록 설계되어 있다. 즉, 인코더(170)가 논리합 게이트(도면 미도시)를 포함한다고 가정하면, 논립합 게이트의 입력단으로 입력되는 신호 예를 들면, 프리앰프(1301, 130n)의 출력 신호(C1, Cn)가 동시에 "1"이 되는 구간에서만 출력 신호로 "1"을 출력한다. 따라서, 프리앰프(130n)의 출력 신호(Cn)의 지연 값이 크면, 지연 값에 해당하는 구간 동안에는 인코더(170)의 출력 신호로 "0"이 출력되므로, 데이터 에러율이 증가된다.Specifically, the encoder 170 is designed to process only a section in which the input signal is "1". That is, assuming that the encoder 170 includes a logic sum gate (not shown), a signal input to an input terminal of the logic gate, for example, the output signals C 1 and C of the preamplifiers 130 1 and 130 n . It outputs "1" as an output signal only in the section where n ) becomes "1" at the same time. Therefore, when the delay value of the output signal C n of the preamplifier 130 n is large, the data error rate is increased because “0” is output as the output signal of the encoder 170 during the period corresponding to the delay value.

그런데, 본 발명의 실시 예와 같이, 신호 처리부(150)의 데이터 확장부(1501, 150n)는 대응하는 프리앰프(1301, 130n)의 출력 신호(C1, Cn) 즉, 대응하는 래치(1401, 140n)의 출력 신호(C1, Cn)의 윈도우의 크기(T1, T2)를 정해진 크기(M)만큼 증가시켜 출력하면, 정해진 크기(M)만큼 프리앰프(1301, 130n)의 출력 신호(C1, Cn)가 "1"이 되는 구간이 늘어나게 되므로, 인코더(170)에서 좀 더 정확한 시간에 프리앰프(1301, 130n)의 출력 신호(C1, Cn)를 입력받을 수 있다.However, as in the exemplary embodiment of the present invention, the data extension units 150 1 and 150 n of the signal processor 150 may output the output signals C 1 and C n of the corresponding preamplifiers 130 1 and 130 n . When the sizes T1 and T2 of the windows of the output signals C 1 and C n of the corresponding latches 140 1 and 140 n are increased by a predetermined size M and outputted, the preamplifier M Since the section in which the output signals C 1 and C n of 130 1 and 130 n become "1" is increased, the output signal of the preamplifiers 130 1 and 130 n at a more accurate time in the encoder 170 is increased. C 1 , C n ) can be input.

예를 들어, D1이 200ps이고, Dn이 300ps이며, T1이 200ps이고, T2가 100ps이며, M이 100ps라고 가정하면, 데이터 확장부(1501, 150n)가 없는 경우, 출력 신호(C1, Cn)의 윈도우의 크기(T1, T2)의 비는 2:1이 된다. 그러나, 본 발명의 실시 예와 같이 데이터 확장부(1501, 150n)가 있는 경우, 정해진 크기(M)만큼 출력 신호(C1, Cn)가 "1"이 되는 구간이 늘어나게 되어, 출력 신호(C1, Cn)의 윈도우의 크기(T1', T2')의 비는 3:2가 된다. 따라서, 본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기(100)는 고속 동작 시에 발생할 수 있는 데이터 에러율을 데이터 확장부(1501, 150n)가 없는 경우에 비해 줄일 수 있다.For example, assuming that D 1 is 200 ps, D n is 300 ps, T1 is 200 ps, T2 is 100 ps, and M is 100 ps, and there is no data extension unit 150 1 , 150 n , the output signal ( The ratio of the sizes T1 and T2 of the windows of C 1 and C n is 2: 1. However, when there are data extension units 150 1 and 150 n as in the embodiment of the present invention, the section in which the output signals C 1 and C n become "1" increases by a predetermined size M, thereby outputting the data. The ratio of the sizes T1 'and T2' of the windows of the signals C 1 and C n is 3: 2. Therefore, the flash analog-to-digital converter 100 according to the embodiment of the present invention can reduce the data error rate that may occur during high-speed operation as compared to the case where there is no data extension unit 150 1 and 150 n .

본 발명의 실시 예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.An embodiment of the present invention is not implemented only through the above-described apparatus and / or method, but may be implemented through a program for realizing a function corresponding to the configuration of the embodiment of the present invention or a recording medium on which the program is recorded. Such an implementation can be easily implemented by those skilled in the art to which the present invention pertains based on the description of the above-described embodiments.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

도 1은 본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기를 개략적으로 나타낸 블록도이고, 1 is a block diagram schematically illustrating a flash analog to digital converter according to an embodiment of the present invention;

도 2는 본 발명의 실시 예에 따른 플래시 아날로그 디지털 변환기의 동작을 나타낸 흐름도이고, 2 is a flowchart illustrating an operation of a flash analog to digital converter according to an embodiment of the present invention;

도 3은 도 1에 도시된 윈도우 확장부의 일례를 나타낸 도면이고,3 is a view showing an example of the window extension shown in FIG.

도 4는 본 발명의 실시 예에 따른 프리앰프 및 데이터 확장부의 출력 신호를 나타낸 도면이다.4 is a diagram illustrating an output signal of a preamplifier and a data expansion unit according to an exemplary embodiment of the present invention.

Claims (8)

복수의 기준 전압을 발생시키는 기준 전압 발생부,A reference voltage generator for generating a plurality of reference voltages, 아날로그 입력 신호와 상기 복수의 기준 전압의 차를 각각 증폭하여 출력하는 복수의 프리앰프,A plurality of preamplifiers each amplifying and outputting a difference between the analog input signal and the plurality of reference voltages; 상기 복수의 프리앰프의 출력 신호의 윈도우를 일정 크기만큼 각각 증가시켜 출력하는 복수의 윈도우 확장부, 그리고A plurality of window expansion units which respectively increase and output windows of the output signals of the plurality of preamplifiers by a predetermined size, and 상기 복수의 윈도우 확장부의 출력 신호를 인코딩하여 디지털 신호를 출력하는 인코더An encoder for outputting a digital signal by encoding the output signal of the plurality of window expansion unit 를 포함하는 플래시 아날로그 디지털 변환 장치.Flash analog to digital conversion device comprising a. 제1항에 있어서,The method of claim 1, 상기 복수의 윈도우 확장부는 각각.Each of the plurality of window extensions. 대응하는 프리앰프의 출력 신호를 지연시켜 출력하는 지연기, 그리고A delayer for delaying and outputting the output signal of the corresponding preamplifier, and 상기 대응하는 프리앰프의 출력 신호와 상기 지연기의 출력 신호를 연산하여 상기 인코더로 출력하는 논리 소자를 포함하며,A logic element for calculating an output signal of the corresponding preamplifier and an output signal of the delayer and outputting the output signal to the encoder; 상기 일정 크기는 상기 지연기의 지연 크기인 플래시 아날로그 디지털 변환 장치.And the predetermined magnitude is a delay magnitude of the delay unit. 제2항에 있어서,The method of claim 2, 상기 지연기는 각각 직렬로 연결된 복수의 인버터로 구성되는 인버터 지연 체인을 포함하는 플래시 아날로그 디지털 변환 장치.And the retarder comprises an inverter delay chain each comprising a plurality of inverters connected in series. 제2항에 있어서,The method of claim 2, 상기 논리 소자는 논리곱 게이트인 플래시 아날로그 디지털 변환 장치.And the logic element is an AND gate. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 복수의 윈도우 확장부의 출력 신호의 버블 에러를 제거하여 상기 인코더로 출력하는 버블 에러 제거부Bubble error removal unit for removing the bubble error of the output signal of the plurality of window expansion unit to output to the encoder 를 더 포함하는 플래시 아날로그 디지털 변환 장치.Flash analog to digital converter further comprising. 아날로그 신호를 디지털 신호로 변환하는 방법에 있어서,In the method for converting an analog signal into a digital signal, 서로 다른 레벨을 가지는 복수의 기준 전압을 발생시키는 단계,Generating a plurality of reference voltages having different levels, 상기 아날로그 신호와 상기 복수의 기준 전압을 각각 비교하여 복수의 제1 신호를 출력하는 단계,Outputting a plurality of first signals by comparing the analog signals with the plurality of reference voltages, respectively; 상기 복수의 제1 출력 신호의 윈도우의 크기를 정해진 크기만큼 증가시킨 복수의 제2 신호를 출력하는 단계, 그리고Outputting a plurality of second signals in which sizes of windows of the plurality of first output signals are increased by a predetermined size, and 상기 복수의 제2 신호를 디지털 신호로 인코딩하는 단계Encoding the plurality of second signals into digital signals 를 포함하는 방법.How to include. 제6항에 있어서,The method of claim 6, 상기 복수의 제2 신호를 인코딩하기 전에, 상기 복수의 제2 신호의 버블 에러를 제거하는 단계Prior to encoding the plurality of second signals, removing bubble errors of the plurality of second signals 를 더 포함하는 방법.How to include more. 제6항에 있어서,The method of claim 6, 상기 복수의 제1 신호는 상기 아날로그 신호와 상기 복수의 기준 전압의 차를 각각 증폭한 신호인 방법.And the plurality of first signals are signals obtained by amplifying a difference between the analog signal and the plurality of reference voltages, respectively.
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