KR100922736B1

KR100922736B1 - １０ＧｂＥ／ＳＴＭ－６４ 신호와０ＤＵ２／０ＴＵ２신호와의 정합 장치 및 그 정합 방법

Info

Publication number: KR100922736B1
Application number: KR1020070132728A
Authority: KR
Inventors: 김홍주; 고제수; 이현재
Original assignee: 한국전자통신연구원
Priority date: 2007-12-17
Filing date: 2007-12-17
Publication date: 2009-10-22
Also published as: KR20090065250A

Abstract

10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 장치 및 그 정합 방법이 개시된다. 본 발명에 따르면 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 장치는 10GbE 신호 또는 STM-64 신호를 수신하고, 수신된 신호와 변환될 신호의 종류에 따라 수신 기준 클럭과 송신 기준 클럭을 생성하며, 수신 기준 클럭을 기초로 생성된 동기화 클럭을 이용하여 수신된 신호를 ODU2 신호 또는 OTU2 신호로 변환하고, 송신 기준 클럭을 이용하여 변환된 신호와 동기화된 클럭을 생성하여, 그 변환된 신호 및 그 변환된 신호와 동기화된 클럭을 외부로 송신한다.

10GbE, STM-64, ODU2, OTU2, 정합, 인터페이스

Description

１０ＧｂＥ／ＳＴＭ－６４ 신호와 ０ＤＵ２／０ＴＵ２신호와의 정합 장치 및 그 정합 방법{Apparatus and method for interfacing between 10GbE/STM-64 signals and ODU2/OTU2 signals}

본 발명은 OTH(Optical Transport Hierarchy) 전송기술 분야로서 국제전기통신 표준화부문(International Telecommunication Union - Telecommunication Standardization Sector:ITU-T) G.709에 "Interfaces for the optical transport network (OTN)" 내용으로 표준화되어져 있는 분야에 관한 것으로, 이더넷 계층인 10GbE(Gigabit Ethernet) 신호 또는 SDH(Synchronous Digital Hierarchy) 계층인 STM-64(Synchronous Transfer Mode- level 64) 신호를 OTH 계층의 ODU2(Optical Data Unit - level 2) 신호 또는 OTU2(Optical Transport Unit - level 2) 신호로 정합하는 장치 및 그 정합하는 방법에 관한 것이다.

본 발명은 정보통신부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호:2006-S-060-02, 과제명:OTH기반 40G급 다중서비스 전송 기술개발].

이더넷 기술과 SDH 기술은 각각 다른 응용 분야에서 개발 사용되어 온 기술 로서 현재까지 이더넷 기술은 LAN 영역에서 주로 사용하다가 백본(backbone) 영역으로 그 범위를 확장하고 있는 추세이고, SDH 기술은 전송 영역에서 사용되고 있는 기술이다.

OTH 기술은 이더넷 계층 신호 또는 SDH 계층 신호를 OTH 계층의 ODUm(m=1~3) 또는 OTUm(m=1~3)로 정합하여 그 정합된 신호를 상위레벨의 신호 OTUn으로 다중화하는 기술에 활용하거나, 파장분할다중화(Wavelength Divisioin Multiplexing:WDM) 계층의 트랜스폰더 또는 다중화폰더(Muxponder)에 활용할 수 있다. OTH 기술은 최근 표준화 된 기술로서 아직 전송망에 널리 확산된 기술은 아니며, 향후 신설이나 증설되는 전송망 구간에는 OTH 기술을 적용한 장비가 설치될 것이다.

현재까지 상기 이더넷 계층 신호 또는 SDH 계층 신호와 OTH 계층의 신호와의 정합에 관한 기술을 살펴보면, 10GbE 신호의 OTU2 신호로의 정합 또는 STM-64 신호의 OTU2 신호로의 정합에 관한 기술들이 주로 발명되어 이러한 기술들이 트랜스폰더에 활용되고 있다.

상기 기술들을 구현하기 위해서는 10GbE 신호와 STM-64 신호 및 OTU2 신호에 적합한 클럭주파수들이 서로 다르기 때문에 각 신호에 적합한 클럭주파수를 갖는 위상 고정 루프(Phase Locked Loop:PLL)들을 개별적으로 두어야 한다. 따라서 하나의 신호 정합 장치에서 두 가지 모드로 동작하기 위해서는, 즉 10GbE 신호를 OTU2 신호로, STM-64 신호를 OTU2 신호로 변환할 수 있도록 하기 위해서는 적어도 3개의 고정된 PLL들이 갖추어져 있어야 한다. 그리고 이 장치에서 만일 OTU2 신호 뿐만 아니라 ODU2 신호로의 변환도 필요하다면 그 장치는 추가적인 PLL을 포함하여야 할 것이다.

결국 그 신호 정합 장치는 다양한 입출력 신호들에 적합하게 동작하기 위해서 여러 개의 PLL을 필요로 하기 때문에 하드웨어의 확장이 용이하지 않고, 그 구현에 있어서 비경제적이다.

본 발명에서 이루고자 하는 기술적 과제는, 사용자의 필요에 따라 신호를 정합하는 경로의 동작 모드를 선택할 수 있도록 하여 하드웨어 동작의 융통성을 부여하고, 또한 모든 동작 모드에 적용 가능한 간단하고 편리한 클럭 체계를 활용하여 경제적으로 구현할 수 있는 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 장치 및 그 정합 방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위한, 본 발명에 따른 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 장치의 일 실시예는, 10GbE(Gigabit Ethernet) 신호 또는 STM-64(Synchronous Transfer Mode - level 64) 신호를 수신하는 제1 인터페이스부; 내부 클럭을 기초로 상기 수신된 신호의 종류에 따른 제1 수신 기준 클럭을 생성하는 제1 클럭 생성부; 상기 내부 클럭을 기초로 상기 수신된 신호가 변환될 신호의 종류에 따른 제2 송신 기준 클럭을 생성하는 제2 클럭 생성부; 상기 제1 수신 기준 클럭을 기초로 생성된 상기 수신된 신호와 동기화된 클럭을 이용하여 상기 수신된 신호를 ODU2(Optical Data Unit - level2) 신호 또는 OTU2(Optical Transport Unit - level2) 신호로 변환하고, 상기 제2 송신 기준 클럭을 이용하여 상기 변환된 신호와 동기화된 클럭을 생성하는 정합부; 및 상기 변환된 신호와 동기화된 클럭과 상기 변환된 신호를 외부로 송신하는 제2 인터페이스부;를 포함한다.

상기 기술적 과제를 달성하기 위한, 본 발명에 따른 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 방법의 일 실시예는, 10GbE(Gigabit Ethernet) 신호 또는 STM-64(Synchronous Transfer Mode -level 64) 신호를 수신하는 단계; 내부 클럭을 기초로 상기 수신된 신호의 종류에 따른 제1 수신 기준 클럭을 생성하는 단계; 상기 내부 클럭을 기초로 상기 수신된 신호가 변환될 신호의 종류에 따른 제2 송신 기준 클럭을 생성하는 단계; 상기 제1 수신 기준 클럭을 기초로 생성된 상기 수신된 신호와 동기화된 클럭을 이용하여 상기 수신된 신호를 ODU2(Optical Data Unit- level2) 신호 또는 OTU2(Optical Transport Unit - level2) 신호로 변환하고, 상기 제2 송신 기준 클럭을 이용하여 상기 변환된 신호와 동기화된 클럭을 생성하는 단계; 및 상기 변환된 신호와 동기화된 클럭과 상기 변환된 신호를 외부로 송신하는 단계;를 포함한다.

본 발명에 따르면, 사용자의 필요에 따라 신호를 정합하는 경로의 동작 모드를 선택할 수 있도록 하여 하드웨어 동작의 융통성을 부여하고, 또한 모든 동작 모드에 적용 가능한 간단하고 편리한 클럭 체계를 활용하여 경제적이다.

본 발명은 10GbE 신호 또는 STM-64 신호를 OTH 계층의 ODU2 신호 또는 OTU2 신호로 변환하여 그 변환된 신호를 상위레벨의 신호 OTU3(Optical Transport Unit - level3) 신호로 다중화하는데 활용될 수 있다.

또한 본 발명은 파장 분할 다중화(Wavelength Division Multiplexing) 계층의 트랜스폰더 기술, 단순 OTU2 전송 기술로 활용되어 하드웨어 운용의 융통성을 제공하고, 향후 신설이나 증설되는 OTH 장비에 활용될 수 있다.

본 발명에서는 각 동작 모드에 따라 필요한 해당 주파수를 단일 PLL에서 프로그래머블하게 세팅하도록 함으로써 단일 PLL이 2개 이상의 클럭주파수를 제공한다. 그리고 그 제공되는 클럭주파수들 중 입출력 신호가 접속되어 있는 상황에 따라 적절한 클럭주파수를 취사 선택할 수 있도록 하였다. 본 발명에 따른 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 장치는 하드웨어 단일 플랫폼으로 구성하여 4개의 동작 모드 - 즉 10GbE 신호와 ODU2 신호와의 정합, 10GbE 신호와 OTU2 신호와의 정합, STM-64 신호와 ODU2 신호와의 정합, 및 STM-64 신호와 OTU2 신호와의 정합의 4가지 동작 모드 - 로 동작하게 할 수 있을 뿐만 아니라 소요되는 하드웨어의 양도 단일 모드 동작만을 지원시에 소요되는 하드웨어의 양과 차이가 없어 하드웨어 운용의 동작 융통성과 경제적 구현성을 동시에 확보할 수 있다.

이하에서, 첨부된 도면들을 참조하여 본 발명에 일 실시예에 따른 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 장치 및 그 정합 방법에 대하여 상세하게 설명한다.

도 1은 10GbE 신호와 ODU2 신호와의 정합 모드를 도시한 도면이다.

도 1을 참조하면, 10GbE 신호와 ODU2 신호와의 정합 모드를 수행하는 정합 장치는 19.44MHz 클럭(110)을 입력받는 PLL_A(120), 19.44MHz 클럭(130)을 입력받는 PLL_C(140), 및 정합부(150)를 포함하여 이루어진다.

그리고 정합부(150)는 644.531MHz 수신클럭과 동기화된 10GbE 신호(10GbE Rx)를 수신하는 CL_RX(151), PLL_A(120)로부터 생성된 송신기준클럭(LI_TXREFCLK)을 입력받아 627.329MHz 송신클럭과 동기화된 ODU2 신호(ODU2 Tx)를 송신하는 LI_TX(152), ODU2 수신신호(ODU2 Rx)를 입력받는 LI_RX(153), 및 PLL_C(140)로부터 생성된 송신기준클럭(CL_TXREFCLK)을 입력받아 644.531MHz 송신클럭과 동기화된 10GbE 신호(10GbE Tx)를 송신하는 CL_TX(154)를 포함하여 이루어진다.

컴퓨터의 CPU 또는 디지털회로가 일정한 속도로 작동하기 위해서는 일정한 간격으로 전기적 진동(pulse)을 공급받아야 한다. 즉 CPU를 비롯한 컴퓨터의 모든 부품들은 특정한 신호에 맞추어 동작을 하는데, 여기서 '클럭'이라 함은 이 특정한 신호를 가리키는 말이다.

10GbE 신호와 ODU2 신호와의 정합 모드에서는 10GbE 신호(10GbE Rx)의 수신을 위한 수신클럭 644.531MHz의 클럭톨러런스가 +100ppm 이므로 그 수신클럭을 사용하지 않고 정합 장치 내부의 기준클럭 19.44MHz(110)를 사용하는 것을 기본으로 한다. 즉, 정합 장치 내부 기준클럭 19.44MHz(110)를 입력받은 PLL_A(120)가 ODU2 신호 송신 측(ODU2 Tx)으로 송신클럭 627.329MHz를 생성하고 이의 4분주 클럭인 156.832MHz 클럭을 생성한다. 이 때 156.832MHz 클럭은 ODU2 수신 신호(ODU2 Rx)와 동기화된 627.329MHz 수신클럭을 생성하기 위한 클럭인 수신기준 클럭(LI_RXREFCLK)으로서 이용된다.

ODU2 수신 신호(ODU2 Rx)의 수신클럭 627.329MHz는 10GbE 송신 신호(10GbE Tx)의 송신클럭 644.531MHz를 10GbE 송신 신호(10GbE Tx)와 동기화하는 처리를 위하여 이용할 수 있으나, 10GbE 송신 신호(10GbE Tx)는 수신동기의 필요성이 없다. 그러므로 정합 장치 내부 기준클럭 19.44MHz(130)를 입력받은 PLL(Phase Locked Loop)_C(140)가 10GbE 송신 신호(10GbE Tx)의 송신클럭 644.531MHz 를 생성하고 이의 4분주 클럭인 161.133MHz 클럭을 생성한다. 이 때 161.133MHz 클럭은 10GbE 수신 신호(10GbE Rx)와 동기화된 644.531MHz 수신 클럭을 생성하기 위한 클럭인 수신기준 클럭(CL_RXREFCLK)으로서 이용된다.

도 2는 10GbE 신호와 OTU2 신호와의 정합 모드를 도시한 도면이다.

도 2를 참조하면, 10GbE 신호와 OTU2 신호와의 정합 모드를 수행하는 정합 장치는 19.44MHz 클럭(210)을 입력받는 PLL_B(220)를 제외하고는 도 1의 정합 장치의 구성 요소들과 대응하는 구성 요소들로 이루어져 있음을 알 수 있다.

10GbE 신호와 OTU2 신호와의 정합 모드에서는 정합 장치 내부의 기준클럭 19.44MHz(210)를 사용한다. 즉 19.44MHz(210)을 입력받은 PLL_B(220)가 OTU2 신호 송신 측(OTU2 Tx)으로 송신클럭 669.326MHz를 생성하고 이의 4분주 클럭인 167.332MHz 클럭을 생성한다. 이 때 167.332MHz 클럭은 OTU2의 수신 신호(OTU2 Rx)와 동기화된 669.326MHz 수신 클럭을 생성하기 위한 클럭인 수신기준 클럭(LI_RXREFCLK)으로서 이용된다.

OTU2 신호 수신 측(OTU2 Rx)의 수신클럭 669.326MHz은 10GbE 신호와 ODU2 신호와의 정합 모드에서 ODU2 신호 수신 측(ODU2 Rx)의 수신클럭이 사용되지 않은 것처럼 사용되지 않는다. 대신 그 정합 장치는 정합 장치 내부 기준클럭 19.44MHz(230)를 사용하여 PLL_C(240)를 통해 10GbE 송신신호(10GbE Tx)와 동기화된 클럭인 644.531MHz 를 생성하고 이의 4분주 클럭인 161.133MHz 클럭을 생성한다. 이 때 161.133MHz 클럭은 10GbE 수신 신호(10GbE Rx)와 동기화된 644.531MHz 수신 클럭을 생성하기 위한 클럭인 수신기준 클럭(CL_RXREFCLK)으로서 이용된다.

도 3은 Sync STM-64 신호와 ODU2 신호와의 정합 모드를 도시한 도면이다.

도 3을 참조하면, Sync STM-64 신호와 ODU2 신호와의 정합 모드를 수행하는 정합 장치는 19.44MHz 클럭을 입력받는 PLL_A(310), 19.44MHz 클럭을 입력받는 PLL_D(320), 및 정합부(330)를 포함하여 이루어진다. 이를 살펴보면 도 3의 정합 장치는 PLL_D(320) 부분과 PLL_A(310)이 입력받는 19.44MHz가 생성되는 곳이 정합부(330)의 CL_RX(331)이라는 점을 제외하고는 도 1의 정합 장치의 구성 요소들과 대응하는 구성 요소들로 이루어져 있음을 알 수 있다.

Symc STM-64 신호와 ODU2 신호와의 정합 모드에서는 STM-64 수신 신호(STM-64 RX)와 동기화된 622.08MHz 수신클럭의 32분주클럭 19.44MHz를 PLL_A(310)가 기준클럭으로 사용하게 된다. 즉, 기준클럭으로 19.44MHz를 이용하여 PLL_A(310)는 ODU2 송신신호(ODU2 Tx)와 동기화된 클럭인 627.329MHz 송신클럭을 생성하고, 이의 4분주 클럭인 156.832MHz 클럭을 생성한다. 이 때 156.832MHz 클럭은 ODU2 수신 신호(ODU2 Rx)와 동기화된 627.329MHz 수신 클럭을 생성하기 위한 클럭인 수신기준 클럭(LI_RXREFCLK)으로서 이용된다.

ODU2 수신 신호(ODU2 Rx)와 동기화된 클럭인 627.329MHz 수신클럭을 239분주한 2.62MHz클럭을 LI_RX(333)을 통해 전달받은 PLL_D(320)는 전달받은 2.62MHz를 237 체배하여 STM-64 송신클럭 622.08MHz 을 생성하고, 이의 4분주 클럭인 155.520MHz 클럭을 생성한다. 이때 155.520MHz 클럭은 STM-64 수신 신호(STM-64 Rx)와 동기화된 622.08MHz 수신 클럭을 생성하기 위한 수신 기준 클럭(CL_RXREFCLK)으로서 이용된다.

도 4는 Sync STM-64 신호와 OTU2 신호와의 정합 모드를 도시한 도면이다.

도 4를 참조하면, Sync STM-64 신호와 OTU2 신호와의 정합 모드를 수행하는 정합 장치는 PLL_B(410)를 제외하고는 도 3의 정합 장치의 구성 요소들과 대응하는 구성 요소들로 이루어져 있음을 알 수 있다.

Sync STM-64 신호와 OTU2 신호와의 정합 모드에서는 PLL_B(410)가 송신 기준클럭을 생성하기 위하여 CL_RX(431)로부터 수신한 19.44MHz 클럭을 이용하여 OTU2 송신 신호(OTU2 Tx)와 동기화된 클럭인 OTU2 송신 클럭 669.326MHz를 생성하고 이의 4분주 클럭인 167.332MHz 클럭을 생성한다. 이때 167.332MHz 클럭은 OTU2 수신 신호(OTU2 Rx)와 동기화된 클럭인 669.326MHz 수신 클럭을 생성하기 위한 수신기준 클럭(LI-REFCLK)으로서 이용된다.

OTU2 수신 신호(OTU2 Rx)와 동기화된 OTU2 수신클럭 669.326MHz에서 255분주한 2.62MHz클럭을 LI_RX(433)을 통해 전달받은 PLL_D(420)는 전달받은 2.62MHz를 237 체배하여 STM-64 송신클럭 622.08MHz 을 생성하고 이의 4분주 클럭인 155.520MHz 클럭을 생성한다. 이 때 155.520MHz 클럭은 STM-64 수신 신호(STM-64 Rx)와 동기화된 클럭인 622.08MHz 수신클럭을 생성하기 위한 수신기준 클럭(CL-REFCLK)으로 이용한다.

도 5는 Async STM-64 신호와 ODU2 신호와의 정합 모드를 도시한 도면이다.

도 5를 참조하면, Async STM-64 신호와 ODU2 신호와의 정합 모드를 수행하는 정합 장치는 19.44MHz 클럭(510)을 입력받는 PLL_A(520), 19.44MHz 클럭(530)을 입력받는 PLL_E(540), 44.62Mhz 클럭을 입력받는 PLL_S(550), 및 정합부(560)를 포함하여 이루어진다.

그리고 정합부(560)는 622.08MHz 수신클럭과 동기화된 STM-64 신호(STM-64 Rx)를 수신하는 CL_RX(561), PLL_A(120)로부터 생성된 송신기준클럭(LI_TXREFCLK)을 입력받아 627.329MHz 송신클럭과 동기화된 ODU2 신호(ODU2 Tx)를 송신하는 LI_TX(562), ODU2 수신 신호(ODU2 Rx)를 입력받아 44.62MHz 클럭을 생성하는 LI_RX(563), 및 STM-64 송신 신호(STM-64 Tx)를 송신하는 CL_TX(564)를 포함하여 이루어진다.

Async STM-64 신호와 ODU2 신호와의 정합 모드에서는 정합 장치 내부 기준클럭 19.44MHz를 사용하는 것을 기본으로 한다. 즉, 장치 내부 기준클럭 19.44MHz(510)를 입력받은 PLL_A(520)는 ODU2 송신 신호(ODU2 Tx)와 동기화된 클럭인 ODU2 송신 클럭 627.329MHz를 생성하고 이의 4분주 클럭인 156.832MHz 클럭을 생성한다. 이때 156.832MHz 클럭은 ODU2 수신 신호(ODU2 RX)와 동기화된 클럭을 생성하기 위한 수신기준클럭(LI_RXREFCLK)으로 이용한다.

ODU2 수신 신호(ODU2 Rx)와 동기화된 클럭인 ODU2 수신클럭 627.329MHz에 대하여 LI_RX(563)은 14분주를 16회 실시하고, 17회째 15분주를 실시하여 44.62MHz의 클럭을 생성한다. 그리고 Smoothing PLL인 PLL_S(550)는 그 44.62MHz 클럭을 이용하여 50% 주기를 가진 622.08MHz 클럭을 생성한다. 생성된 622.08MHz 클럭으로 부 터 데이터 스터핑의 유무에 따라 스터핑이 없는 경우 13 분주, Negative 스터핑인 경우 14분주, Positive 스터핑인 경우 12 분주를 하여 생성된 44.62MHz 클럭을 ODU2 수신클럭 627.329MHz에서 생성된 44.62MHz와 위상 비교를 하여 그 비교 결과에 기초하여 PLL_S(550)가 동작된다. STM-64 수신 신호(STM-64 Rx)와 동기화된 클럭인 STM-64 수신 클럭을 생성하기 위한 수신기준 클럭(CL_RXREFCLK) 155.520MHz 클럭은 19.44MHz(530)를 기준클럭으로 이용하는 별도의 PLL_E(540)에 의하여 생성한다.

도 6은 Async STM-64 신호와 OTU2 신호와의 정합 모드를 도시한 도면이다.

도 6을 참조하면, Async STM-64 신호와 OTU2 신호와의 정합 모드를 수행하는 정합 장치는 PLL_B(620)를 제외하고는 도 1의 정합 장치의 구성 요소들과 대응되는 구성 요소들로 이루어져 있음을 알 수 있다.

Async STM-64 신호와 OTU2 신호와의 정합 모드에서는 PLL_B(620)가 정합 장치 내부 기준클럭 19.44MHz(610)를 이용하여 OTU2 송신 신호(OTU2 Tx)와 동기화된 클럭인 OTU2 송신클럭 669.326MHz를 생성하고 이의 4분주 클럭인 167.332MHz 클럭을 생성한다. 이 때 167.332MHz 클럭은 OTU2 수신 신호(OTU2 Rx)와 동기화된 클럭 669.326MHz을 생성하기 위한 수신기준클럭(LI_RXREFCLK)으로 이용한다.

OTU2 수신 신호(OTU2 Rx)와 동기화된 OTU2 수신클럭 669.326MHz에서 15분주를 실시하여 생성된 44.62MHz의 클럭은 Smoothing PLL인 PLL_S(650)에 입력되고, PLL_S(650)는 그 입력된 44.62MHz 클럭을 이용하여 50% 주기를 가진 622.08MHz 클럭을 생성한다. 생성된 622.08MHz 클럭으로부터 데이터 스터핑의 유무에 따라 스터 핑이 없는 경우 13 분주, Negative 스터핑인 경우 14분주, Positive 스터핑인 경우 12 분주를 하여 생성된 44.62MHz 클럭을 OTU2 수신클럭 669.326MHz에서 생성된 44.62MHz 클럭과 위상 비교를 하여 그 위상 비교 결과를 기초로 PLL_S(800)가 동작된다. STM-64 수신 신호(STM-64 Rx)와 동기화된 클럭 622.08MHz를 생성하기 위한 기준클럭인 STM-64 수신기준클럭(CL_RXREFCLK) 155.520MHz은 19.44MHz를 기준클럭으로 이용하는 별도의 PLL_E(640)을 이용하여 생성한다.

도 7a는 본 발명의 일 실시예에 따른 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 장치를 도시한 도면이다.

도 7a를 참조하면, 본 발명의 일 실시예에 따른 정합 장치는 제1 인터페이스부(710), 제2 인터페이스부(720), 제1 클럭 생성부(730), 제2 클럭 생성부(740), 및 정합부(750)를 포함하여 이루어진다.

제1 인터페이스부(710)는 10GbE 신호 또는 STM-64 신호를 수신(r1)하거나 10GbE 신호 또는 STM-64 신호를 외부로 송신(t2)한다.

제2 인터페이스부(720)는 ODU2 신호 또는 OTU2 신호를 수신(r2)하거나 ODU2 신호 또는 OTU2 신호를 외부로 송신(t1)한다.

제1 클럭 생성부(730)는 내부의 클럭인 19.44MHz 클럭(741)을 기초로 수신된 신호(r1)의 종류에 따른 제1 수신 기준 클럭(CL_RXREFCLK)를 생성한다. 즉 제1 수신 기준 클럭(CL_RXREFCLK)은 수신된 신호(r1)의 종류에 따라 정해진 값을 갖는다. 또한 제1 클럭 생성부(730)는 수신된 신호(r2)가 변환될 신호(t2)의 종류에 따른 제1 송신 기준 클럭(CL_TXREFCLK)을 생성한다. 즉 제1 송신 기준 클럭(CL_TXREFCLK)은 변환될 신호(t2)의 종류에 따라 정해진 값을 갖는다.

만일 수신된 신호(r1)가 10GbE 신호인 경우 제1 수신 기준 클럭(CL_RXREFCLK)은 161.133MHz이고, 수신된 신호(r1)가 STM-64 신호인 경우 제1 수신 기준 클럭(CL_RXREFCLK)은 155.52MHz가 될 것이다. 그리고 변환될 신호(t2)가 10GbE 신호인 경우 제1 송신 기준 클럭(CL_TXREFCLK)은 644.531MHz이고, 변환될 신호(t2)가 STM-64 신호인 경우 제1 송신 기준 클럭(CL_TXREFCLK)은 622.08MHz가 될 것이다.

제1 클럭 생성부(730)는 Smoothing PLL인 PLL_S(731), PLL_2(732), 및 PLL_SEL(733)을 포함하여 이루어져 있다.

PLL_2(732)는 수신된 신호(r1)가 10GbE 신호이거나 Sync STM-64 신호인 경우 필요한 클럭들을 생성하는 PLL이고, PLL_S(731)은 수신된 신호(r1)가 Async STM-64 신호인 경우 필요한 클럭들을 생성하는 PLL이다. PLL_SEL(733)은 수신된 신호(r1)의 종류에 따라 PLL_2(732) 또는 PLL_S(731)로부터 생성된 클럭을 선택하여 이를 제1 송신 기준 클럭(CL_TXREFCLK)로 출력한다.

제2 클럭 생성부(740)는 내부의 클럭인 19.44MHz 클럭(734)을 기초로 상기 수신된 신호가 변환될 신호(t1)의 종류에 따른 제2 송신 기준 클럭(LI_TXREFCLK)을 생성한다. 즉 제2 송신 기준 클럭(LI_TXREFCLK)는 그 변환될 신호(t1)의 종류에 따라 정해진 값을 갖는다. 또한 제2 클럭 생성부(740)는 수신된 신호(r2)의 종류에 따른 제2 수신 기준 클럭(LI_RXREFCLK)을 생성한다. 즉 제2 수신 기준 클럭(LI_RXREFCLK)은 그 수신된 신호(r2)의 종류에 따라 정해진 값을 갖는다.

만일 변환될 신호(t1)가 ODU2 신호인 경우 제2 송신 기준 클럭(LI_TXREFCLK)은 627.329MHz이고, 변환될 신호가(t1)가 OTU2 신호인 경우 제2 송신 기준 클럭(LI_TXREFCLK)은 669.326MHz가 될 것이다. 그리고 수신된 신호(r2)가 ODU2 신호인 경우 제2 수신 기준 클럭(LI_RXREFCLK)은 156.832MHz이고, 수신된 신호(r2)가 OTU2 신호인 경우 제2 수신 기준 클럭(LI_RXREFCLK)은 167.332MHz가 될 것이다.

제2 클럭 생성부(740)는 수신된 신호(r1)가 동기 신호인지 비동기 신호인지 여부에 따라 19.44MHz(741)의 기준 클럭 또는 수신 신호 r1이 CL_RX(751)을 거쳐서 생성된 클럭을 선택하는 Syn_Async_SEL(742) 및 제2 송신 기준 클럭(LI_TXREFCLK)과 제2 수신 기준 클럭(LI_RXREFCLK)를 생성하는 PLL_1(743)을 포함하여 이루어져 있다.

정합부(750)는 제1 수신 기준 클럭(CL_RXREFCLK)을 기초로 생성된 수신된 신호와 동기화된 클럭과 수신된 신호를 입력받아(r1 입력) 수신된 신호와 동기화된 클럭을 이용하여 수신된 신호를 ODU2 신호 또는 OTU2 신호로 변환하고, 제2 송신 기준 클럭(LI_TXREFCLK)을 기초로 변환된 신호와 동기화된 클럭을 생성한다. 그리고 변환된 신호와 동기화된 클럭과 변환된 신호를 출력(t1 출력)한다. 또한 정합부(750)는 제2 수신 기준 클럭(LI_RXREFCLK)을 기초로 생성된 수신된 신호와 동기화된 클럭과 수신된 신호를 입력받아(r2 입력) 수신된 신호와 동기화된 클럭을 이용하여 수신된 신호를 10GbE 신호 또는 STM-64 신호로 변환하고, 제1 송신 기준 클럭(CL_TXREFCLK)을 기초로 변환된 신호와 동기화된 클럭을 생성한다. 그리고 변환된 신호와 동기화된 클럭과 변환된 신호를 출력(t2 출력)한다.

10GbE 신호의 OTH 계층 신호로의 정합에 있어서 그 정합 동작 모드는 2가지 형태로 분류할 수 있다. 즉, 10GbE 신호의 ODU2 신호로의 정합 동작 모드와 10GbE 신호의 OTU2 신호로의 정합 동작 모드이다. 마찬가지로 STM-64 신호의 OTH 계층 신호로의 정합에 있어서도 그 정합 동작 모드는 2가지 형태로 분류할 수 있다. 즉, STM-64 신호의 ODU2 신호로의 정합 동작 모드와 STM-64 신호의 OTU2 신호로의 정합 동작 모드이다. 이러한 정합 동작 모드들은 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합장치(700)에서 모두 지원한다. 즉 본 발명에 따른 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합장치(700)는 그 정합 장치(700)가 동작하는 상황에 따라 그 정합 동작 모드를 구분하여 적용할 것이다.

본 발명에 따른 정합장치(700)가 출력하는 신호가 ODU2 신호여야 하는 ODU2 출력 모드를 수행하는 경우 출력되는 ODU2 신호를 OTU3로의 다중화 시스템에 적용 가능하며 다중화계위를 따라 ODU2→ODTUG3→OPU3→ODU3→OTU3 단계의 다중단계는 본 발명에 따른 정합장치(700) 외부에서 수행할 수 있다. 또한 OTH 회선분배구조는 회선분배(cross-connection) 하는 신호의 단위가 ODU 신호 레벨이기 때문에 본 발명에 따른 정합장치(700)의 출력 모드를 ODU2 출력 모드로 두어 OTH 회선분배 구조에 적용이 가능하다. 만일 본 발명에 따른 정합장치(700)의 출력 모드가 OTU2 출력 모드인 경우는 WDM 장치의 광트랜스폰더 기능을 통해 10GbE 또는 STM-64 신호를 OTU2 신호로 정합하여 WDM의 광다중부로 접속하는 구조에 대하여 이러한 본 발명에 따른 정합장치(700)를 적용할 수 있다. 또는 OTU2 신호는 직접 전송을 할 수 있는 신호이기 때문에 본 발명에 따른 정합 장치(700)는 OTU2의 직접 광신호를 다른 지 역으로 전송할 수 있는 구조에 활용할 수 있다.

도 7a에서 보는 바와 같이 본 발명에 따른 정합 장치(700)가 제공하는 제1 클럭 생성부(730)과 제2 클럭 생성부(740)에 의해 이루어지는 클럭 시스템은 상기 6가지 정합 모드를 지원할 수 있다.

상기 도 1 내지 도 6에서 제시된 PLL 기법을 이용하면 도 1의 10GbE to ODU2 정합 모드는 PLL_A(120)과 PLL_C(140)의 2개의 PLL을 이용해야 하며, 도 2의 10GbE to OTU2 정합 모드는 PLL_B(220)과 PLL_C(240)의 2개의 PLL을 이용해야 한다. 도 3의 Sync STM-64 to ODU2 정합 모드는 PLL_A(310)과 PLL_D(320)의 2개의 PLL을 이용해야 하며, 도 4의 Sync STM-64 to OTU2 정합 모드는 PLL_B(410)와 PLL_D(420)의 2개의 PLL을 이용해야 한다. 도 5의 Async STM-64 to ODU2 정합 모드는 PLL_A(520)과 PLL_E(540)의 2개의 PLL을 이용해야 하며, 도 6의 Async STM-64 to OTU2 정합 모드는 PLL_B(620)과 PLL_E(640)의 2개의 PLL을 이용해야 한다.

이와 같이 상기 모든 정합 모드를 지원 가능하기 위해서는 smoothing PLL(800)을 제외하고 총 5개의 PLL(PLL_A, PLL_B, PLL_C, PLL_D, PLL_E)이 필요하게 된다. 그렇지만, 본 발명에 따른 정합 장치(700)는 smoothing PLL인 PLL_S(731)을 제외한 총 2개의 PLL인 PLL_1(743)과 PLL_2(732)만을 두고 필요한 정합 모드에 따라 PLL_1(743)과 PLL_2(732)를 세팅하여 이용할 수 있게 한다.

도 7b는 도 7a의 PLL_1, PLL_2, PLL_S에 적용 가능한 PLL의 구조를 도시한 도면이다.

여기서의 PLL은 디지털 신호 위상 고정 루프(Digital signal Phase Locked Loop:DSPLL)이다.

도 7b를 참조하면, 도 7a에서의 PLL_S(731), PLL_2(732), 및 PLL_1(743)가 각각 하나의 DSPLL로 구성된다면, 그 PLL들(731, 732, 743)은 내부 카운터들(781, 784, 785)의 파라미터 N1, N2, N3를 프로그래머블하게 세팅하여 입력클럭(CK_IN)과 출력클럭(CK_OUT)에 따라 적합한 상태로 이용할 수 있다. 아래 표에서 정합하는 모드에 따른 클럭 입출력 특성과 이에 대한 파라미터들 N1, N2, N3를 보여주고 있다.

본 발명의 PLL	CK_IN	CK_OUT	N3	N2	N1	일반 PLL
PLL_1(743)	19.44MHz	627.329MHz	237	61184	8	PLL_A
PLL_1(743)	19.44MHz	669.326MHz	79	21760	8	PLL_B
PLL_2(732)	19.44MHz	644.531MHz	1296	343750	8	PLL_C
	2.625MHz	622.08MHz	2	3792	8	PLL_D
	19.44MHz	622.08MHz	10	2560	8	PLL_E

도 8은 도 7a의 정합 장치의 전체 신호 흐름을 도시한 도면이다.

도 8을 참조하면, 도 8은 도 7a의 정합 장치(700)의 전체 구성 및 신호 흐름을 보여준다.

만일 r1 신호와 t2 신호가 10GbE 신호인 경우는 10.3125Gbps의 병렬신호인 16×644.531Mbps 신호가 제1 인터페이스부(710)인 300pin MSA connector_A(810)로 입력되거나 300pin MSA connector_A(810)로부터 출력되며, r1 신호와 t2 신호가 STM-64 신호인 경우는 9.953Gbps의 병렬신호인 16×622.08Mbps 신호가 300pin MSA connector_A(810)로 입력되거나 300pin MSA connector_A(810)로부터 출력된다.

만일 t1 신호와 r2 신호가 ODU2 신호인 경우는 10.038Gbps의 병렬신호인 16×627.329Mbps 신호가 제2 인터페이스부(720)인 300pin MSA connector_B(820)로 입력되거나 300pin MSA connector_B(820)로부터 출력되며, t1 신호와 r2 신호가 OTU2 신호인 경우는 10.709Gbps의 병렬신호인 16×669.326Mbps 신호가 300pin MSA connector_B(820)로 입력되거나 300pin MSA connector_B(820)로부터 출력된다.

여기서 300pin MSA connector_A(810)와 300pin MSA connector_B(820)는 300pin MSA(Multi Sources Agreement) 표준규격에 따른 커넥터이다.

본 발명에 따른 정합 장치(800)의 동작을 살펴보면 다음과 같다.

먼저 300pin MSA connector_A(810) 측에서 10GbE 신호를 수신하는 경우 300pin MSA connector_A(810)는 CL_RX_DATA_[15:0]_P/N 경로를 통해 16×644.531Mbps의 수신 데이터를 수신하고 CL_RX_CLK_IN_P/N 경로를 통해 그 수신 데이터와 동기화된 클럭인 644.531MHz 클럭을 수신하여 이 수신 데이터 및 그 수신 데이터와 동기화된 클럭을 정합부(850)에 전달한다. 여기서 수신 데이터와 동기화된 클럭은 본 발명에 따른 정합 장치(800) 외부의 광모듈(도면에 미도시)에서 상기 수신 데이터로부터 회복된 클럭이다.

그리고 제1 클럭 생성부(830)는 CL_RXREFCLK_P/N 경로로 출력되는 161.133MHz 클럭을 생성하여 본 발명에 따른 정합 장치(800) 외부의 광모듈로 하여금 수신 데이터 및 그 수신클럭(r1)을 회복하기 위한 기준 클럭(reference clock)으로서 CL_RXREFCLK_P/N의 출력 클럭인 161.133MHz클럭을 사용할 수 있게 한다.

300pin MSA connector_A(810) 측에서 10GbE 신호를 송신하는 경우 정합부(850)는 300pin MSA connector_A(810)를 거쳐 CL_TX_DATA_[15:0]_P/N 경로를 통해 16×644.531Mbps의 송신 데이터를 송신하고 CL_TX_CLK_OUT_P/N 경로를 통해 그 송신 데이타와 동기화된 클럭인 644.531MHz의 클럭을 출력한다.

그리고 제1 클럭 생성부(830)는 CL_TXREFCLK_P/N, CL_TX_CLK_IN_P/N 경로를 통해 출력되는 644.531MHz 클럭을 생성한다. CL_TXREFCLK_P/N의 출력 클럭은 본 발명에 따른 정합 장치(800) 외부의 광모듈이 송신 데이터 및 그 송신 데이터와 동기화된 클럭(t2)를 회복하기 위한 기준 클럭인 송신 레퍼런스 클럭으로 사용할 수 있는 클럭이 된다. CL_TX_CLK_IN_P/N의 출력 클럭으로서 정합부(850)에 입력되는 클럭은 (ⅰ) 본 발명에 따른 정합 장치(800) 외부의 광모듈이 CL_TXREFCLK_P/N으로부터 생성한 클럭으로서 정합부(850)로 하여금 데이터 송신 기준 클럭으로 이용할 수 있도록 본 발명에 따른 정합 장치(800) 측으로 송신하는 클럭과 (ⅱ) CL_TXREFCLK_P/N 클럭 중에서 선택된 클럭으로서 송신 데이터(t2)와 함께 그 송신 데이터의 송신 기준 클럭으로 사용된다.

다음으로 300pin MSA connector_A(810) 측에서 STM-64 신호를 수신하는 경우 300pin MSA connector_A(810)는 CL_RX_DATA_[15:0]_P/N 경로를 통해 16×622.08Mbps의 수신 데이터를 수신하고 CL_RX_CLK_IN_P/N 경로를 통해 그 수신 데이터와 동기화된 클럭인 622.08MHz 클럭을 수신하여 이 수신 데이터 및 그 수신 데이터와 동기화된 클럭을 정합부(850)에 전달한다. 여기서 수신 데이터와 동기화된 클럭은 본 발명에 따른 정합 장치(800) 외부의 광모듈에서 상기 수신 데이터로부터 회복된 클럭이다.

그리고 제1 클럭 생성부(830)는 CL_RXREFCLK_P/N 경로로 출력되는 155.52MHz 클럭을 생성하여 본 발명에 따른 정합 장치(800) 외부의 광모듈로 하여금 수신 데이터 및 그 수신클럭(r1)을 회복하기 위한 기준 클럭(reference clock)으로서 그 CL_RXREFCLK_P/N의 출력 클럭인 155.52MHz 클럭을 사용할 수 있게 한다.

300pin MSA connector_A(810) 측에서 STM-64 신호를 송신하는 경우 정합부(850)는 300pin MSA connector_A(810)를 거쳐 CL_TX_DATA_[15:0]_P/N 경로를 통해 16×622.08Mbps의 송신 데이터를 송신하고 CL_TX_CLK_OUT_P/N 경로를 통해 그 송신 데이타와 동기화된 클럭인 622.08MHz의 클럭을 출력한다.

그리고 제1 클럭 생성부(830)는 CL_TXREFCLK_P/N, CL_TX_CLK_IN_P/N 경로를 통해 출력되는 622.08MHz 클럭을 생성한다. 이를 자세히 살펴보면 STM-64 송신 신호가 Sync STM-64 신호인 경우 10GbE/STM-64 클럭 생성부(832)로부터 또는 STM-64 송신 신호가 Async STM-64 신호인 경우 Async STM-64 클럭 생성부(831)로부터 상기 CL_TXREFCLK_P/N, CL_TX_CLK_IN_P/N 경로를 통해 출력되는 622.08MHz 클럭을 생성한다. CL_TXREFCLK_P/N의 출력 클럭은 본 발명에 따른 정합 장치(800) 외부의 광모듈이 송신 데이터 및 그 송신 데이터와 동기화된 클럭(t2)를 회복하기 위한 기준 클럭인 송신 레퍼런스 클럭으로 사용할 수 있는 클럭이 된다. CL_TX_CLK_IN_P/N의 출력 클럭으로서 정합부(850)에 입력되는 클럭은 (ⅰ) 본 발명에 따른 정합 장치(800) 외부의 광모듈이 CL_TXREFCLK_P/N으로부터 생성한 클럭으로서 정합부(850)로 하여금 데이터 송신 기준 클럭으로 이용할 수 있도록 본 발명에 따른 정합 장치(800) 측으로 송신하는 클럭과 (ⅱ) CL_TXREFCLK_P/N 클럭 중에서 선택된 클럭으로서 송신 데이터(t2)와 함께 그 송신 데이터의 송신 기준 클럭으로 사용된다.

다음으로 300pin MSA connector_B(820) 측에서의 신호 송수신에 관하여 살펴본다. 300pin MSA connector_B(820) 측에서 ODU2 신호를 수신하는 경우 300pin MSA connector_B(820)는 LI_RX_DATA_[15:0]_P/N 경로를 통해 16×627.329Mbps의 수신 데이터를 수신하고 LI_RX_CLK_IN_P/N 경로를 통해 그 수신 데이타와 동기화된 클럭인 627.33MHz 클럭을 수신하여 이 수신 데이터 및 그 수신 데이터와 동기화된 클럭을 정합부(850)에 전달한다. 여기서 수신 데이터와 동기화된 클럭은 본 발명에 따른 정합 장치(800) 외부의 광모듈에서 상기 수신 데이터로부터 회복된 클럭이다.

그리고 제2 클럭 생성부(840)는 LI_RXREFCLK_P/N 경로로 출력되는 156.832MHz 클럭을 생성하여 본 발명에 따른 정합 장치(800) 외부의 광모듈로 하여금 수신 데이터 및 그 수신클럭(r2)을 회복하기 위한 기준 클럭(reference clock)으로서 LI_RXREFCLK_P/N의 출력 클럭인 156.832MHz 클럭을 사용할 수 있게 한다.

300pin MSA connector_B(820) 측에서 ODU2 신호를 송신하는 경우 정합부(850)는 300pin MSA connector_B(820)를 거쳐 LI_TX_DATA_[15:0]_P/N 경로를 통해 16×627.329Mbps의 송신 데이터를 송신하고 LI_TX_CLK_OUT_P/N 경로를 통해 그 송신 데이터와 동기화된 클럭인 627.329MHz의 클럭을 출력한다.

그리고 제2 클럭 생성부(840)는 LI_TXREFCLK_P/N, LI_TX_CLK_IN_P/N 경로를 통해 출력되는 627.329MHz 클럭을 생성한다. LI_TXREFCLK_P/N의 출력 클럭은 본 발명에 따른 정합 장치(800) 외부의 광모듈이 송신 데이터 및 그 송신 데이터와 동기화된 클럭(t1)을 회복하기 위한 기준 클럭인 송신 레퍼런스 클럭으로 사용할 수 있는 클럭이 된다. LI_TX_CLK_IN_P/N의 출력 클럭으로서 정합부(850)에 입력되는 클럭은 (ⅰ) 본 발명에 따른 정합 장치(800) 외부의 광모듈이 LI_TXREFCLK_P/N으로부터 생성한 클럭으로서 정합부(850)로 하여금 데이터 송신 기준클럭으로 이용할 수 있도록 본 발명에 따른 정합 장치(800) 측으로 송신하는 클럭과 (ⅱ) LI_TXREFCLK_P/N 클럭 중에서 선택된 클럭으로서 송신데이터(t1)와 함께 그 송신 데이터의 송신 기준 클럭으로 사용된다.

다음으로 300pin MSA connector_B(820) 측에서 OTU2 신호를 수신하는 경우 300pin MSA connector_B(820)는 LI_RX_DATA_[15:0]_P/N 경로를 통해 16×669.326Mbps의 수신 데이터를 수신하고 LI_RX_CLK_IN_P/N 경로를 통해 그 수신 데이터와 동기화된 클럭인 669.326MHz 클럭을 수신하여 이 수신 데이터 및 그 수신 데이터와 동기화된 클럭을 정합부(850)에 전달한다. 여기서 수신 데이터와 동기화된 클럭은 본 발명에 따른 정합 장치(800) 외부의 광모듈에서 상기 수신 데이터로부터 회복된 클럭이다.

그리고 제2 클럭 생성부(840)는 LI_RXREFCLK_P/N 경로로 출력되는 167.332MHz 클럭을 생성하여 본 발명에 따른 정합 장치(800) 외부의 광모듈로 하여금 수신 데이터 및 그 수신클럭(r2)을 회복하기 위한 기준 클럭(reference clock)으로서 LI_RXREFCLK_P/N의 출력 클럭인 167.332MHz 클럭을 사용할 수 있게 한다.

300pin MSA connector_B(820) 측에서 OTU2 신호를 송신하는 경우 정합부(850)는 300pin MSA connector_B(820)를 거쳐 LI_TX_DATA_[15:0]_P/N 경로를 통해 16×669.326Mbps의 송신 데이터를 송신하고 LI_TX_CLK_OUT_P/N 경로를 통해 그 송신 데이터와 동기화된 클럭인 669.326MHz의 클럭을 출력한다.

그리고 제2 클럭 생성부(840)는 LI_TXREFCLK_P/N, LI_TX_CLK_IN_P/N 경로를 통해 출력되는 669.326MHz 클럭을 생성한다. LI_TXREFCLK_P/N의 출력 클럭은 본 발명에 따른 정합 장치(800) 외부의 광모듈이 송신 데이터 및 그 송신 데이터와 동기화된 클럭(t1)을 회복하기 위한 기준 클럭인 송신 레퍼런스 클럭으로 사용할 수 있는 클럭이 된다. LI_TX_CLK_IN_P/N의 출력 클럭으로서 정합부(850)에 입력되는 클럭은 (ⅰ) 본 발명에 따른 정합 장치(800) 외부의 광모듈이 LI_TXREFCLK_P/N으로부터 생성한 클럭으로서 정합부(850)로 하여금 데이터 송신 기준클럭으로 이용할 수 있도록 본 발명에 따른 정합 장치(800) 측으로 송신하는 클럭과 (ⅱ) LI_TXREFCLK_P/N 클럭 중에서 선택된 클럭으로서 송신데이터(t1)와 함께 그 송신 데이터의 송신 기준 클럭으로 사용된다.

그리고 본 발명에 따른 정합 장치(800)의 운용과 유지보수/감시제어를 위해 외부 로컬 프로세서(도면에 미도시)를 두고, 이 외부 로컬 프로세서를 CPU 인터페이스(CPU_IF)를 통해 100핀 커넥터(870)와 연결한다. 그리고 100핀 커넥터(870)와 연결된 FPGA(Field-Programmable Gate Array, 860)를 통해 그 외부 프로세서와 통신한다.

도 9는 도 8의 정합부(850)의 상세한 구성을 도시한 도면이다.

도 9를 참조하면, 10GbE 신호 또는 STM-64 신호를 광전달계위신호 ODU2 신호 또는 OTU2 신호로 정합하기 위한 정합부(850)의 구성 요소들을 보여준다. 10GbE 신호 또는 STM-64 신호를 송수신하는 측과 ODU2 신호 또는 OTU2 신호를 송수신하는 측은 광 협업 포럼(Optical Interworking Forum:OIF) 표준 인터페이스 형태인 16개의 600M급 병렬데이타 신호를 송수신하는 SFI-4.1 전기적 인터페이스를 가진다.

정합부(850)가 10GbE 신호를 수신하는 경우를 살펴보면, 10GbE MAC 처리부(110)에서 64B/66B 엔코딩된 신호를 수신하여 디코딩 과정을 거친후 패킷 간 갭(Inter Packet Gap:IPG), 프리앰블(Preamble), 시작 플래그 구분자(Start Flag Delimiter) 등을 제거하고 순수 MAC 페이로드만 FiFo를 거쳐 적응화를 시킨다. GFP(Generic Framing Procedure) 처리부(922) 에서는 MAC 페이로드에 덧붙여서 GFP 프레임을 형성하기 위한 엔캡슐레이션 과정을 수행한다. 엔캡슐레이션 과정을 수행하여 형성된 GPF-F(Generic Framing Procedure - Framed) 프레임은 OPU2 처리부(930)에서 OPU2 오버헤드를 가진 프레임에 매핑된다. 형성된 OPU2 프레임은 ODU2 처리부(940)에 의해 ODU2 레벨의 오버헤드가 삽입되고, OTU2 처리부(950)에 의해 OTU2 레벨의 오버헤드가 삽입된다. 이후 선택에 따라 본 발명에 따른 정합 장치(800)는 10GbE 신호의 ODU2 신호로의 정합 기능 또는 10GbE 신호의 OTU2 신호로의 정합 기능을 가지게 된다.

그 역과정은 위와 반대로 OTU2/ODU2/OPU2 오버헤드를 OTU2 처리부(950), ODU2 처리부(940), 및 OPU2 처리부(930)에서 차례로 추출하여 이를 처리하고, 그 처리가 이루어진 OPU2 프레임을 GFP-F 처리부(922)에 의해 GFP 프레임으로 디매핑한 후 GFP 프레임에서 MAC 페이로드를 추출하게 된다. 10GbE MAC 처리부(921)에서는 MAC 페이로드에 IPG, 프리앰블, SFD를 추가하고 64/66B 엔코딩을 하여 10GbE 신호를 재생하게 된다.

정합부(850)가 STM-64 신호를 수신하는 경우를 살펴보면, 수신된 STM-64신호는 그 수신된 신호와 동기화된 클럭을 이용하여 동기적으로 처리하고 내부에 순환형 메모리(elastic store)를 포함하는 Sync 처리부(971)나 수신된 STM-64 신호를 비동기적으로 처리하고 내부에 순환형 메모리를 포함하는 Async 처리부(972)로 입력된다. 그 수신된 STM-64 신호가 동기적으로 처리되는 상황을 수신클럭 모드라고 하고, 그 수신된 STM-64 신호가 비동기적으로 처리되는 상황은 본 발명에 따른 정합 장치(800) 내부의 클럭을 사용하므로 장치내부 클럭 모드라고 한다. 이러한 수신클럭 모드와 장치내부 클럭 모드는 선택 가능하다.

즉, 이를 도 8과 비교하면 수신클럭 모드인 경우 STM-64 신호의 Sync(동기) 처리를 담당하는 10GbE/STM-64 클럭 생성부(832)는 데이터 스터핑이 일어나지 않는 Sync 매핑방법을 이용하고, Async STM-64 클럭 생성부(831)에서는 내부의 순환형 메모리의 쓰기/읽기 클럭이 동기가 되어 있지 않을 수가 있으므로 데이터 스터핑이 발생하는 Async 매핑 방법을 이용한다. 이렇게 STM-64 신호가 매핑되고 OPU2 오버헤드를 삽입 또는 추출하는 OPU2 처리부(930)에서는 OPU2 프레임을 형성한다. ODU2 처리부(940)에서는 OPU2 프레임에 ODU2 레벨의 오버헤드 삽입 기능을 수행하고, OTU2 처리부(950) 에서는 ODU2 프레임에 OTU2레벨의 오버헤드 삽입 기능을 수행한 다. 이후 선택에 따라 본 발명에 따른 정합 장치(800)는 STM-64 신호의 ODU2 신호로의 정합 기능 또는 STM-64 신호의 OTU2 신호로의 정합 기능을 가지게 된다.

그 역과정은 위와 반대로 OTU2/ODU2/OPU2 오버헤드를 OTU2 처리부(950), ODU2 처리부(940), 및 OPU2 처리부(930)에서 차례로 추출하여 이를 처리한다. 그리고 그 처리가 이루어진 OPU2 프레임을 STM-64 신호의 클럭 동기의 필요 유무에 따라 Sync 처리부(971)에 의한 Sync 처리 과정 또는 Async 처리부(972)에 의한 Async 처리 과정을 거쳐 STM-64 신호를 재생하게 된다.

도 10은 본 발명의 일 실시예에 따른 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 방법의 흐름을 도시한 흐름도이다.

도 10을 참조하면, 먼저 10GbE(Gigabit Ethernet) 신호 또는 STM-64(Synchronous Transfer Mode -level 64) 신호를 수신한다(S1010). 그리고 내부의 클럭을 기초로 상기 수신된 신호의 종류에 따른 제1 수신 기준 클럭을 생성한다(S1020) 또한 상기 내부의 클럭을 기초로 상기 수신된 신호가 변환될 신호의 종류에 따른 제2 송신 기준 클럭을 생성한다(S1030) 여기서 S1020과 S1030은 그 시간적 선후가 뒤바뀌어서 진행되거나 함께 진행되어도 상관없다. 이후 상기 제1 수신 기준 클럭을 기초로 생성된 상기 수신된 신호와 동기화된 클럭을 이용하여 상기 수신된 신호를 ODU2 신호 또는 OTU2 신호 중 하나인 신호로 변환하고, 상기 제2 송신 기준 클럭을 기초로 상기 변환된 신호와 동기화된 클럭을 생성하여(S1040) 상기 변환된 신호와 동기화된 클럭과 변환된 신호를 외부로 송신한다(S1050).

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

도 9는 도 8의 정합부(850)의 상세한 구성을 도시한 도면이다.

Claims

10GbE(Gigabit Ethernet) 신호 또는 STM-64(Synchronous Transfer Mode - level 64) 신호를 수신하는 제1 인터페이스부;

상기 제1 인터페이스부에서 수신한 신호가 10GbE 신호인 경우 161.133MHz 수신 기준 클럭을 생성하고, 상기 제1 인터페이스부에서 수신한 신호가 STM-64 신호인 경우 155.52MHz수신 기준 클럭을 생성하는 제1 클럭 생성부;

ODU2(Optical Data Unit - level2) 신호 또는 OTU2(Optical Transport Unit - level2) 신호와 상기 ODU2 신호 또는 상기 OTU2 신호에 동기화된 클럭을 송신하는 제2 인터페이스부;

상기 제2 인터페이스부에서 송신할 신호가 ODU2 신호인 경우 627.329MHz 송신 기준 클럭을 생성하고, 상기 제2 인터페이스부에서 송신할 신호가 OTU2 신호인 경우 669.326MHz 송신 기준 클럭을 생성하는 제2 클럭 생성부;

상기 제1 클럭 생성부의 161.133MHz 수신 기준 클럭 또는 155.52MHz 수신 기준 클럭을 기초로 상기 제 1 인터페이스부에서 수신할 신호를 정하고, 상기 제2 클럭 생성부의 627.329MHz 송신 기준 클럭 또는 669.326MHz 송신 기준 클럭과 외부 기준 클럭 중에서 선택된 클럭을 이용하여 상기 제 1 인터페이스부에서 수신한 신호를 상기 ODU2 신호 또는 상기 OTU2 신호로 변환하고, 상기 변환신호에 동기화된 클럭을 생성하는 정합부;를 포함하는 것을 특징으로 하는 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 장치.

ODU2(Optical Data Unit - level2) 신호 또는 OTU2(Optical Transport Unit - level2) 신호를 수신하는 제1 인터페이스부;

상기 제1 인터페이스부에서 수신한 신호가 ODU2 신호인 경우 156.832MHz 수신 기준 클럭을 생성하고, 상기 제1 인터페이스부에서 수신한 신호가 OTU2 신호인 경우 167.332MHz수신 기준 클럭을 생성하는 제1 클럭 생성부;

10GbE(Gigabit Ethernet) 신호 또는 STM-64(Synchronous Transfer Mode - level 64) 신호와 상기 10GbE 신호 또는 상기 STM-64신호에 동기화된 클럭을 송신하는 제2 인터페이스부;

상기 제2 인터페이스부에서 송신할 신호가 10GbE 신호인 경우 644.531MHz 송신 기준 클럭을 생성하고, 상기 제2 인터페이스부에서 송신할 신호가 STM-64 신호인 경우 622.08MHz 송신 기준 클럭을 생성하는 제2 클럭 생성부;

상기 제1 클럭 생성부의 156.832MHz 수신 기준 클럭 또는 167.332MHz 수신 기준 클럭을 기초로 상기 제 1 인터페이스부에서 수신할 신호를 정하고, 상기 제2 클럭 생성부의 644.531MHz 송신 기준 클럭 또는 622.08MHz 송신 기준 클럭과 외부 기준 클럭 중에서 선택된 클럭을 이용하여 상기 제 1 인터페이스부에서 수신한 신호를 상기 10GbE 신호 또는 상기 STM-64신호로 변환하고, 상기 변환신호에 동기화된 클럭을 생성하는 정합부;를 포함하는 것을 특징으로 하는 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 장치.

삭제

10GbE(Gigabit Ethernet) 신호 또는 STM-64(Synchronous Transfer Mode - level 64) 신호를 수신하는 신호수신단계;

상기 신호수신단계에서 수신한 신호가 10GbE 신호인 경우 161.133MHz 수신 기준 클럭을 생성하고, 상기 신호수신단계에서 수신한 신호가 STM-64 신호인 경우 155.52MHz수신 기준 클럭을 생성하는 제1 클럭 생성단계;

ODU2(Optical Data Unit - level2) 신호 또는 OTU2(Optical Transport Unit - level2) 신호와 상기 ODU2 신호 또는 상기 OTU2 신호에 동기화된 클럭을 송신하는 신호송신 단계;

상기 신호송신단계에서 송신할 신호가 ODU2 신호인 경우 627.329MHz 송신 기준 클럭을 생성하고, 상기 신호송신단계에서 송신할 신호가 OTU2 신호인 경우 669.326MHz 송신 기준 클럭을 생성하는 제2 클럭 생성단계;

상기 제1 클럭 생성단계의 161.133MHz 수신 기준 클럭 또는 155.52MHz 수신 기준 클럭을 기초로 상기 신호수신단계에서 수신할 신호를 정하고, 상기 제2 클럭 생성단계의 627.329MHz 송신 기준 클럭 또는 669.326MHz 송신 기준 클럭과 외부 기준 클럭 중에서 선택된 클럭을 이용하여 상기 신호수신단계에서 수신한 신호를 상기 ODU2 신호 또는 상기 OTU2 신호로 변환하고, 상기 변환신호에 동기화된 클럭을 생성하는 신호정합단계;를 포함하는 것을 특징으로 하는 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 방법.

ODU2(Optical Data Unit - level2) 신호 또는 OTU2(Optical Transport Unit - level2) 신호를 수신하는 신호수신단계;

상기 신호수신단계에서 수신한 신호가 ODU2 신호인 경우 156.832MHz 수신 기준 클럭을 생성하고, 상기 신호수신단계에서 수신한 신호가 OTU2 신호인 경우 167.332MHz수신 기준 클럭을 생성하는 제1 클럭 생성단계;

10GbE(Gigabit Ethernet) 신호 또는 STM-64(Synchronous Transfer Mode - level 64) 신호와 상기 10GbE 신호 또는 상기 STM-64신호에 동기화된 클럭을 송신하는 신호송신단계;

상기 신호송신단계에서 송신할 신호가 10GbE 신호인 경우 644.531MHz 송신 기준 클럭을 생성하고, 상기 신호송신단계에서 송신할 신호가 STM-64 신호인 경우 622.08MHz 송신 기준 클럭을 생성하는 제2 클럭 생성부;

상기 제1 클럭 생성단계의 156.832MHz 수신 기준 클럭 또는 167.332MHz 수신 기준 클럭을 기초로 상기 신호수신단계에서 수신할 신호를 정하고, 상기 신호송신단계의 644.531MHz 송신 기준 클럭 또는 622.08MHz 송신 기준 클럭과 외부 기준 클럭 중에서 선택된 클럭을 이용하여 상기 신호수신단계에서 수신한 신호를 상기 10GbE 신호 또는 상기 STM-64신호로 변환하고, 상기 변환신호에 동기화된 클럭을 생성하는 정합부;를 포함하는 것을 특징으로 하는 10GbE/STM-64 신호와 ODU2/OTU2 신호와의 정합 방법.

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