KR100914972B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 상하부 패턴간의 접촉면적을 넓히기 위한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브와 콘택 플러그간의 접촉면적을 넓히기 위한 반도체 소자의 제조방법에 있어서, 상기 콘택 플러그는 일자형으로 레이아웃된 액티브에 대응하여 일자형 패턴의 일측 및 타측 중심부가 소정 길이만큼 돌출된 십자형으로 레이아웃한 것을 특징으로 한다. 또한, 본 발명의 방법은, 게이트 측부의 콘택 플러그 부분과 스토리지 노드 콘택간의 접촉면적을 넓히기 위한 반도체 소자의 제조방법에 있어서, 상기 콘택 플러그는 일자형 패턴의 일측 및 타측 중심부가 소정 길이만큼 돌출된 십자형으로 레이아웃하고, 상기 게이트는 콘택 플러그의 돌출부와 수평으로 오버랩되는 제1간격의 한 쌍이 상기 콘택 플러그와 오버랩되지 않으면서 상기 제1간격 보다 넓은 제2간격으로 여러 쌍이 배열되도록 레이아웃하는 것을 특징으로 한다. 본 발명에 따르면, 콘택 플러그 및 게이트의 레이아웃을 변경함으로써 액티브와 콘택 플러그간의 접촉 면적은 물론 콘택 플러그와 스토리지 노드 콘택과 접촉면적을 넓힐 수 있으며, 이에 따라, 셀 저항의 감소를 통해 소자의 전기적 특성을 개선시킬 수 있다. The present invention discloses a method of manufacturing a semiconductor device for increasing the contact area between upper and lower patterns. The disclosed method of the present invention provides a method of manufacturing a semiconductor device for increasing a contact area between an active and a contact plug, wherein the contact plug protrudes by a predetermined length from one side and the other center of the straight pattern in response to the active laid out in a straight line. It is characterized by the layout in a cross shape. In addition, the method of the present invention is a method of manufacturing a semiconductor device for increasing the contact area between the contact plug portion of the gate side and the storage node contact, the contact plug is a cross-shaped protruding one side and the other center of the straight pattern by a predetermined length And the gate is arranged such that a pair of first intervals horizontally overlapping the protrusions of the contact plugs are arranged at a second interval wider than the first interval without being overlapped with the contact plugs. . According to the present invention, by changing the layout of the contact plug and the gate, the contact area between the active plug and the contact plug as well as the contact area between the contact plug and the storage node contact can be increased. Accordingly, the electrical characteristics of the device can be reduced by reducing the cell resistance. Can be improved.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 소자의 전기적 특성을 개선하기 위한 콘택 플러그와 게이트의 레이아웃(layout)에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a layout of a contact plug and a gate for improving electrical characteristics of the device.
반도체 소자의 고집적화가 진행됨에 따라 상하부 패턴간, 예컨데, 액티브 영역과 비트라인 및 액티브 영역과 캐패시터간의 콘택에 어려움을 겪고 있음은 주지의 사실이다. 이에, 현재 대부분의 반도체 제조 공정에서는 상하부 패턴간의 안정적인 전기적 접속을 위해 콘택 플러그를 형성하고 있다. As the integration of semiconductor devices proceeds, it is well known that contact between upper and lower patterns, for example, between an active region and a bit line, and an active region and a capacitor is difficult. Accordingly, in most semiconductor manufacturing processes, contact plugs are formed for stable electrical connection between upper and lower patterns.
도 1a 및 도 1b는 종래의 액티브와 콘택 플러그 및 게이트의 레이아웃도이다. 1A and 1B are layout diagrams of a conventional active and contact plug and gate.
도 1a를 참조하면, 액티브(10)는 일자형 패턴들이 수직 방향에 대해 일정 간격으로 이격 배치되면서 수평 방향에 대해서는 인접 패턴들간에 소정 길이가 쉬프트(shift)된 구조로 레이아웃된다. 이와 같은 액티브 패턴(10)을 소자분리막(12)에 의해 한정된 것으로 이해될 수 있다. Referring to FIG. 1A, the active 10 is laid out in a structure in which linear patterns are spaced at regular intervals with respect to the vertical direction while a predetermined length is shifted between adjacent patterns in the horizontal direction. It can be understood that such an active pattern 10 is defined by the device isolation layer 12.
도 1b를 참조하면, 콘택 플러그(14)는 액티브 영역, 즉, 액티브 영역의 접합 영역과 콘택시키기 위해 형성하는 것으로, 일자형이면서 그 일측 중심이 소정 길이만큼 돌출되게 레이아웃된다. Referring to FIG. 1B, the contact plug 14 is formed to be in contact with an active region, that is, a junction region of the active region. The contact plug 14 is straight and laid out so that its center is protruded by a predetermined length.
도 1c를 참조하면, 게이트(16)는 제1폭(a)을 가지면서 제2폭(b)으로 이격하여 배열되도록 레이아웃된다. 여기서, 제1폭(a)과 제2폭(b)은 대략 동일하다.Referring to FIG. 1C, the gate 16 is laid out to be spaced apart from the second width b while having the first width a. Here, the first width a and the second width b are substantially the same.
그러나, 전술한 바와 같은 레이아웃을 갖는 종래의 반도체 소자는 액티브와 콘택 플러그간 및 콘택 플러그와 스토리지 노드 콘택간의 접촉면적이 작아서 셀 저항이 증가되고, 이에 따라, 소자의 전기적 특성이 나쁜 문제점이 있다. However, the conventional semiconductor device having the layout as described above has a small contact area between the active and contact plugs and the contact plug and the storage node contacts, thereby increasing the cell resistance, and thus, the electrical characteristics of the device are poor.
자세하게, 안정적인 소자 특성을 확보하기 위해서는 셀 저항을 줄이는 것이 매우 중요하다. 상기 셀 저항에 영향을 주는 인자로서는 액티브 영역, 보다 정확하게 접합 영역과 콘택 플러그간의 접촉 저항, 콘택 플러그와 비트라인간의 접촉 저항, 콘택 플러그와 스토리지 노드 콘택간의 접촉 저항 및 스토리지 노드 콘택과 스토리지 노드간의 접촉 저항 등을 들 수 있다. 여기서, 상기 스토리지 노드 콘택은 실질적으로 콘택홀 내에 매립된 폴리 플러그로 이해될 수 있다.In detail, it is very important to reduce cell resistance in order to secure stable device characteristics. Factors affecting the cell resistance include active area, more precisely, contact resistance between junction area and contact plug, contact resistance between contact plug and bit line, contact resistance between contact plug and storage node contact and contact between storage node contact and storage node. Resistance; Here, the storage node contact may be understood as a poly plug that is substantially embedded in the contact hole.
그런데, 도 2에 도시된 바와 같이, 액티브(12)와 콘택 플러그(14)간의 접촉면적(18)에 대한 마진은 크지 못하다. 특히, 게이트 CD 변동(CD variation), 오버레이 오정렬(overlay misalign)을 고려하면, 액티브(12)와 콘택 플러그(14)간의 콘택 마진은 매우 부족하다. However, as shown in FIG. 2, the margin for the contact area 18 between the active 12 and the contact plug 14 is not large. In particular, considering the gate CD variation and the overlay misalignment, the contact margin between the active 12 and the contact plug 14 is very poor.
또한, 도 3에 도시된 바와 같이, 콘택 플러그(14)와 스토리지 노드 콘택(도시안됨)간의 접촉면적(20)에 대한 마진도 크지 못하다. 더욱이, 게이트 CD 변동, 오버레이 오정렬을 고려하면, 상기 콘택 플러그(14)와 스토리지 노드 콘택간의 접촉면적 마진을 더욱 낮아진다.In addition, as shown in FIG. 3, the margin for the contact area 20 between the contact plug 14 and the storage node contact (not shown) is not large. Moreover, considering the gate CD variation and overlay misalignment, the contact area margin between the contact plug 14 and the storage node contacts is further lowered.
결국, 종래의 반도체 소자는 액티브와 콘택 플러그 및 콘택 플러그와 스토리지 노드 콘택간의 접촉면적이 작기 때문에 셀 저항은 커질 수 밖에 없으며, 이에 따라, 쓰기 명령(write command)으로부터 예비충전 명령(precharge command)까지의 최소 간격인 tWR(write recovery time)에 결함(fail)이 발생하게 되는 바, 소자의 전기적 특성은 나빠지게 된다. 이러한 현상은 소자의 집적도가 높아짐에 따라 더욱 증가되어 제조수율에도 악영향을 미치게 된다. As a result, in the conventional semiconductor device, since the contact area between the active and the contact plug and the contact plug and the storage node contact is small, the cell resistance is inevitably increased, and thus, from the write command to the precharge command, The failure occurs at the write recovery time (tWR), which is the minimum interval of. The electrical characteristics of the device are deteriorated. This phenomenon is further increased as the degree of integration of the device increases, adversely affecting the manufacturing yield.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 액티브와 콘택 플러그간의 접촉면적을 증가시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of increasing the contact area between an active and a contact plug, which is devised to solve the above problems.
또한, 본 발명은 콘택 플러그와 스토리지 노드 콘택간의 접촉면적을 증가시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다. Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of increasing the contact area between a contact plug and a storage node contact.
게다가, 본 발명은 액티브와 콘택 플러그 및 콘택 플러그와 스토리지 노드 콘택간의 접촉면적을 증가시켜 셀 저항을 감소시킴으로써 소자의 전기적 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 또 다른 목적이 있다. In addition, another object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving the electrical characteristics of the device by reducing the cell resistance by increasing the contact area between the active and the contact plug and the contact plug and the storage node contact. .
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브와 콘택 플러그간의 접촉면적을 넓히기 위한 반도체 소자의 제조방법에 있어서, 상기 콘택 플러그는 일자형으로 레이아웃된 액티브에 대응하여 일자형 패턴의 일측 및 타측 중심부가 소정 길이만큼 돌출된 십자형으로 레이아웃한 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다. In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device for increasing the contact area between the active and the contact plug, wherein the contact plug is one side and the other center of the straight pattern corresponding to the active in a straight line layout The present invention provides a method for manufacturing a semiconductor device, characterized in that the layout is formed in a cross shape protruding by a predetermined length.
여기서, 상기 콘택 플러그는 일자형 패턴의 폭 및 돌출부가 각각 30∼200㎚의 크기를 갖도록 레이아웃한다. Here, the contact plugs are laid out such that the width and the protrusions of the straight pattern each have a size of 30 to 200 nm.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 게이트 측부의 콘택 플러그 부분과 스토리지 노드 콘택간의 접촉면적을 넓히기 위한 반도체 소자의 제조방법에 있어서, 상기 콘택 플러그는 일자형 패턴의 일측 및 타측 중심부가 소정 길이만큼 돌출된 십자형으로 레이아웃하고, 상기 게이트는 콘택 플러그의 돌출부와 수평으로 오버랩되는 제1간격의 한 쌍이 상기 콘택 플러그와 오버랩되지 않으면서 상기 제1간격 보다 넓은 제2간격으로 여러 쌍이 배열되도록 레이아웃하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다. In addition, in order to achieve the above object, the present invention, in the method for manufacturing a semiconductor device for increasing the contact area between the contact plug portion of the gate side and the storage node contact, the contact plug is one side and the other center of the straight pattern Is laid out in a cross shape protruding by a predetermined length, and the gate is arranged in pairs with a second interval wider than the first interval without a pair of first intervals horizontally overlapping with the protrusions of the contact plugs. Provided are a method for manufacturing a semiconductor device, characterized in that the layout as possible.
여기서, 상기 제1간격은 게이트 폭 보다 10∼200㎚ 작도록 레이아웃하며, 상기 스토리지 노드 콘택과 접촉하는 콘택 플러그 부분의 크기는 게이트 폭 보다 10∼200㎚ 크도록 레이아웃한다. Here, the first interval is laid out to be 10 to 200 nm smaller than the gate width, and the size of the contact plug portion in contact with the storage node contact is laid out to be 10 to 200 nm larger than the gate width.
본 발명에 따르면, 콘택 플러그 및 게이트의 레이아웃을 변경함으로써 액티브와 콘택 플러그간의 접촉 면적은 물론 콘택 플러그와 스토리지 노드 콘택과 접촉면적을 넓힐 수 있으며, 이에 따라, 셀 저항의 감소를 통해 소자의 전기적 특성을 개선시킬 수 있다. According to the present invention, by changing the layout of the contact plug and the gate, the contact area between the active plug and the contact plug as well as the contact area between the contact plug and the storage node contact can be increased. Accordingly, the electrical characteristics of the device can be reduced by reducing the cell resistance. Can be improved.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a 및 도 4b는 본 발명의 실시예에 따른 콘택 플러그 및 게이트의 레이아웃도이다. 4A and 4B are layout views of contact plugs and gates according to an embodiment of the present invention.
먼저, 도 4a에 도시된 바와 같이, 콘택 플러그(44)는 일자형으로 레이아웃된 액티브(40)에 오버랩하면서, 종래의 그것과 비교해서, 일자형 패턴의 일측 중심부는 물론 타측 중심부 또한 소정 길이만큼이 돌출되어진 십자형으로 레이아웃된다. 이때, 상기 콘택 플러그(44)는 일자형 패턴의 폭(x)과 돌출부들의 크기(y, z)가 각각 30∼200㎚ 정도를 갖도록 레이아웃된다. 미설명된 도면부호 42는 소자분리막을 나타낸다. First, as shown in FIG. 4A, the contact plug 44 overlaps the active 40 laid out in a straight line, and as compared with the conventional one, the one side center part as well as the other center part of the straight pattern protrudes by a predetermined length. Lay out crosses. In this case, the contact plugs 44 are laid out such that the width x of the straight pattern and the sizes y and z of the protrusions are about 30 to 200 nm, respectively. Unexplained reference numeral 42 denotes an isolation layer.
이와 같이 콘택 플러그(44)의 레이아웃을 변경하는 경우, 도 5에 도시된 바와 같이, 액티브(40)와 콘택 플러그(44)간의 접촉면적(48)은 도 2에 도시된 종래의 그것 보다 증가되며, 이에 따라, 게이트 CD 변동 및 오버레이 오정렬이 일어나더라도 상기 액티브(40)와 콘택 플러그(44)간의 충분한 접촉면적을 확보할 수 있게 된다. When the layout of the contact plug 44 is changed in this way, as shown in FIG. 5, the contact area 48 between the active 40 and the contact plug 44 is increased than that of the conventional one shown in FIG. 2. Accordingly, even if gate CD fluctuations and overlay misalignment occur, a sufficient contact area between the active 40 and the contact plug 44 can be ensured.
따라서, 액티브(40)와 콘택 플러그(44)간의 접촉 저항을 줄일 수 있으므로, 그에 해당하는 만큼의 셀 저항을 줄일 수 있게 되고, 그래서, 소자의 전기적 특성을 개선시킬 수 있게 된다. Therefore, the contact resistance between the active 40 and the contact plug 44 can be reduced, so that the cell resistance can be reduced as much as the corresponding resistance, and thus the electrical characteristics of the device can be improved.
다음으로, 도 4b에 도시된 바와 같이, 게이트(46)는 제1간격(b)을 갖는 한 쌍이 상기 제1간격(b) 보다 큰 제2간격(c)으로 여러쌍이 배열되는 형태로 레이아웃된다. 이때, 이후에 설명되겠지만 제1간격(b)의 패턴들은 콘택 플러그의 돌출부와 오버랩하도록 배열되며, 제2간격(c)의 패턴들은 스토리지 노드 콘택과 접속될 콘택 플러그 부분을 사이에 두고 배열된다. 또한, 제1간격(b)은 패턴 폭 보다 10∼200㎚ 작도록 레이아웃함이 바람직하며, 제2간격(c)은 패턴 폭 보다 대략 10∼200㎚ 정도 크도록 레이아웃함이 바람직하다. Next, as shown in FIG. 4B, the gate 46 is laid out such that a pair having a first interval b is arranged in a plurality of pairs at a second interval c larger than the first interval b. . At this time, as will be described later, the patterns of the first interval b are arranged to overlap the protrusions of the contact plugs, and the patterns of the second interval c are arranged with the contact plug portions to be connected to the storage node contacts. In addition, the first interval b is preferably laid out to be 10 to 200 nm smaller than the pattern width, and the second interval c is preferably laid out to be approximately 10 to 200 nm larger than the pattern width.
여기서, 상기한 바와 같이 콘택 플러그의 레이아웃을 변경하면서 게이트의 레이아웃을 변경하는 경우, 도 6에 도시된 바와 같이, 콘택 플러그(44)와 스토리지 노드 콘택(도시안됨)간의 접촉면적(50)은 도 3에 도시된 종래의 그것 보다 증가된다. 이때, 제2간격(c)의 게이트들(46) 사이에 배치되는 콘택 플러그 부분의 크기는 상기 제2간격(c)과 유사하게 패턴 폭 보다 대략 10∼200㎚ 정도 크다.Here, when the layout of the gate is changed while changing the layout of the contact plug as described above, as shown in FIG. 6, the contact area 50 between the contact plug 44 and the storage node contact (not shown) is shown in FIG. It is increased than that of the conventional one shown in FIG. In this case, the size of the contact plug portion disposed between the gates 46 of the second gap c is about 10 to 200 nm larger than the pattern width similarly to the second gap c.
결국, 콘택 플러그(44)의 레이아웃을 변경하면서 게이트(46)의 레이아웃을 변경함에 따라 게이트 CD 변동 및 오버레이 오정렬이 일어나더라도 콘택 플러그와 스토리지 노드 콘택간의 접촉면적을 충분하게 확보할 수 있으므로, 이들간의 접촉 저항을 줄일 수 있어 그에 해당하는 만큼의 셀 저항을 줄일 수 있게 되고, 따라서, 소자의 전기적 특성을 개선시킬 수 있게 된다. As a result, when the layout of the gate 46 is changed while the layout of the contact plug 44 is changed, even if the gate CD fluctuations and the overlay misalignment occur, the contact area between the contact plug and the storage node contact can be sufficiently secured. The contact resistance can be reduced, so that the corresponding cell resistance can be reduced, and therefore, the electrical characteristics of the device can be improved.
이상에서와 같이, 본 발명은 콘택 플러그의 레이아웃을 변경시킴으로써 콘택 플러그와 액티브간의 접촉면적을 넓힐 수 있으며, 또한, 상기 콘택 플러그의 레이아웃 변경과 더불어 게이트의 레이아웃을 변경함으로써 콘택 플러그와 스토리지 노드 콘택과 접촉면적을 넓힐 수 있다. As described above, the present invention can increase the contact area between the contact plug and the active by changing the layout of the contact plug, and also change the layout of the gate with the change of the layout of the contact plug and the contact of the contact plug and the storage node contact. The contact area can be increased.
따라서, 본 발명은 액티브와 콘택 플러그간 및 콘택 플러그와 스토리지 노드간의 접촉면적의 증대를 통해 셀 저항을 감소시킬 수 있으며, 그래서, 소자의 전기적 특성을 개선시킬 수 있고, 나아가, 소자의 제조수율 또한 향상시킬 수 있다. Therefore, the present invention can reduce the cell resistance by increasing the contact area between the active and contact plugs and between the contact plug and the storage node, so that the electrical characteristics of the device can be improved, and further, the manufacturing yield of the device is also increased. Can be improved.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
도 1a 내지 도 1c는 종래의 액티브와 콘택 플러그 및 게이트를 도시한 레이아웃도. 1A-1C are layout diagrams showing conventional active and contact plugs and gates.
도 2는 종래 액티브와 콘택 플러그간의 접촉면적을 설명하기 위한 도면.2 is a view for explaining a contact area between a conventional active and a contact plug.
도 3은 종래 콘택 플러그와 스토리지 노드간의 접촉면적을 설명하기 위한 레이아웃도. 3 is a layout for explaining a contact area between a conventional contact plug and a storage node.
도 4a 및 도 4b는 본 발명의 실시예에 따른 콘택 플러그와 게이트를 도시한 레이아웃도. 4A and 4B are layout views illustrating contact plugs and gates according to embodiments of the present invention.
도 5는 본 발명에 따른 액티브와 콘택 플러그간의 접촉면적을 설명하기 위한 레이아웃도. 5 is a layout for explaining the contact area between the active and contact plug according to the present invention.
도 6은 본 발명에 따른 콘택 플러그와 스토리지 노드 콘택간의 접촉면적을 설명하기 위한 레이아웃도. 6 is a layout for explaining a contact area between a contact plug and a storage node contact according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
40 : 액티브 42 : 소자분리막40: active 42: device isolation film
44 : 콘택 플러그 46 : 게이트44: contact plug 46: gate
48 : 액티브와 콘택 플러그간 접촉면적 48: Area of contact between active and contact plug
50 : 콘택 플러그와 스토리지 노드 콘택간 접촉면적50: contact area between a contact plug and a storage node contact
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030015450A KR100914972B1 (en) | 2003-03-12 | 2003-03-12 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030015450A KR100914972B1 (en) | 2003-03-12 | 2003-03-12 | Method of manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040080592A KR20040080592A (en) | 2004-09-20 |
| KR100914972B1 true KR100914972B1 (en) | 2009-09-02 |
Family
ID=37365220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030015450A KR100914972B1 (en) | 2003-03-12 | 2003-03-12 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100914972B1 (en) |
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| Publication number | Publication date |
|---|---|
| KR20040080592A (en) | 2004-09-20 |
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