KR100910568B1 - Thin film transistor array panel - Google Patents

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Abstract

본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있는 다수개의 박막 트랜지스터를 포함하는 표시 영역, 절연 기판 위에 형성되며 박막 트랜지스터를 제어하기 위한 구동부, 표시 영역과 구동부를 연결하는 산개부를 포함하며, 산개부의 소정 영역에 검사 패드를 가진다. The thin film transistor array panel according to the present invention includes an insulating substrate, a display area including a plurality of thin film transistors formed on the insulating substrate, a driving part formed on the insulating substrate to control the thin film transistor, and an open part connecting the display area and the driving part. And a test pad in a predetermined area of the opening.

COG, GT, 그로스테스트COG, GT, Gross Test

Description

박막 트랜지스터 표시판{Thin film transistor array panel}Thin film transistor array panel

도1은 본 발명에 따른 박막 트랜지스터 표시판의 개략적인 배치도이다.1 is a schematic layout view of a thin film transistor array panel according to the present invention.

도 2는 도1의 일부분을 확대 도시한 도면이다.FIG. 2 is an enlarged view of a portion of FIG. 1. FIG.

※도면의 주요 부분에 대한 부호의 설명※※ Explanation of code for main part of drawing ※

110 : 절연 기판 121 : 게이트선110: insulated substrate 121: gate line

171 : 데이터선 410, 510 : 구동 회로171: data lines 410, 510: drive circuit

본 발명은 박막 트랜지스터 표시판에 관한 것이다. The present invention relates to a thin film transistor array panel.

박막 트랜지스터(Thin Film Transistor, TFT) 표시판은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. A thin film transistor (TFT) display panel is used as a circuit board for independently driving each pixel in a liquid crystal display device, an organic electroluminescence (EL) display device, or the like.

박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연층 및 박막 트 랜지스터와 데이터 배선을 덮어 절연하는 층간 절연층 등으로 이루어져 있다. The thin film transistor substrate includes a scan signal line or a gate line for transmitting a scan signal and an image signal line or data line for transmitting an image signal, a thin film transistor connected to the gate line and a data line, and a pixel connected to the thin film transistor. It consists of an electrode, a gate insulating layer covering and insulating the gate wirings, and a thin film transistor and an interlayer insulating layer covering and insulating the data wirings.

이러한 박막 트랜지스터 표시판은 게이트 배선 및 데이터 배선에 연결되어 있는 구동 회로에 의해 제어된다. The thin film transistor array panel is controlled by a driving circuit connected to the gate wiring and the data wiring.

구동 회로는 TCP(tape carrier package) 실장 방법과 COG(chip on glass) 방법으로 부착할 수 있다. TCP 방법은 구동칩이 부착된 테이프를 박막 트랜지스터 표시판에 별도로 부착하는 방법이고, COG 방법은 박막 트랜지스터 표시판의 절연 기판 위에 직접 구동칩을 부착하는 방법이다. 종래에는 TCP방법을 주로 이용하였으나 현재는 칩이 차지하는 면적의 축소와 비용 감면에 따른 이유 등으로 COG 방법을 주로 이용한다. The driving circuit can be attached by a tape carrier package (TCP) mounting method and a chip on glass (COG) method. The TCP method is a method of attaching a tape with a driving chip to a thin film transistor array panel separately, and the COG method is a method of attaching a driving chip directly on an insulating substrate of a thin film transistor array panel. Conventionally, the TCP method is mainly used, but the COG method is mainly used due to the reduction of the area occupied by the chip and the cost reduction.

박막 트랜지스터 표시판에 구동 회로를 부착한 후 박막 트랜지스터 표시판의 불량을 검사하기 위해서 비주얼 인스펙션(visual inspection) 또는 그로스 테스트(gross test) 등을 실시하게 된다. 비주얼 인스펙션은 각각의 데이터 배선 또는 게이트 배선을 하나로 연결하는 검사선을 형성하고, 이 검사선을 통해 검사를 진행한 후, 레이저를 사용하여 검사선과 배선의 연결을 끊는다. 그리고 그로스 테스트는 프로브(probe) 팁을 각각의 배선에 직접 접촉하여 검사를 진행한다. 비주얼 인스펙션과 달리 그로스 테스트는 일정한 간격으로 배열되어 있는 프로브 팁을 각각의 배선에 동시에 접촉시켜야 하기 때문에 배선의 간격과 프로브 팁간 간격이 동일하게 대응한다. 그러나 COG 방법으로 구동칩을 접합할 경우 배선과 연결되는 칩의 범퍼간 간격이 프로브 팁의 간격보다 훨씬 작게 형성되어 있다. 따라서 현재 사용되고 있는 그로스 테스터를 이용하여 COG 방법으로 부착되는 구동칩의 범퍼와 대응 하기 위해서는 프로브팁의 간격을 줄여야 하지만 이는 현실적으로 한계가 있다. After the driving circuit is attached to the thin film transistor array panel, a visual inspection or a gross test is performed to inspect the defect of the thin film transistor array panel. Visual inspection forms an inspection line connecting each data line or gate line to one, and performs inspection through the inspection line, and then disconnects the inspection line from the wiring using a laser. The gross test is performed by directly touching the probe tip to each wire. Unlike visual inspection, the gross test requires that probe tips, which are arranged at regular intervals, must be in contact with each wire at the same time, so that the spacing between the wires and the probe tips correspond equally. However, when the driving chip is bonded by the COG method, the distance between bumpers of the chip connected to the wiring is formed to be much smaller than that of the probe tip. Therefore, in order to correspond to the bumper of the driving chip attached by the COG method using the gross tester currently used, the distance between the probe tips should be reduced, but this is practically limited.

따라서 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 현재의 그로스 테스터로도 작은 범퍼 간격을 가지는 COG 방식의 구동칩의 범퍼와 대응하여 정확한 검사가 가능한 박막 트랜지스터 표시판을 제공하는 것이다. Accordingly, an object of the present invention is to solve the above problems, and to provide a thin film transistor array panel that can accurately inspect a bumper of a COG driving chip having a small bumper gap even with a current gross tester.

상기한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 형성되어 있는 다수개의 박막 트랜지스터를 포함하는 표시 영역, 절연 기판 위에 형성되며 박막 트랜지스터를 제어하기 위한 구동부, 표시 영역과 구동부를 연결하는 산개부를 포함하며, 산개부의 소정 영역에 검사 패드를 가진다. The thin film transistor array panel according to the present invention for achieving the above object is an insulating substrate, a display area including a plurality of thin film transistors formed on the insulating substrate, a driving portion for controlling the thin film transistor formed on the insulating substrate and the display area and It includes an opening for connecting the drive unit, and has a test pad in a predetermined area of the opening.

여기서 산개부는 표시 영역과 검사 패드를 연결하는 제1 산개부, 검사 패드와 구동부를 연결하는 제2 산개부를 더 포함하는 것이 바람직하다. Here, the spreading portion may further include a first spreading portion connecting the display area and the test pad and a second spreading portion connecting the test pad and the driving part.

그리고 표시 영역은 박막 트랜지스터와 각각 연결되어 있는 게이트선, 박막 트랜지스터와 각각 연결되며 게이트선과 교차하여 형성되어 있는 데이터선, 박막 트랜지스터와 각각 연결되어 있는 화소 전극을 포함하는 것이 바람직하다. The display area may include a gate line connected to each of the thin film transistors, a data line connected to the thin film transistors and intersecting the gate line, and a pixel electrode connected to the thin film transistors.

또한, 제1 산개부에서 검사 패드와 연결되는 부분은 표시 영역과 연결되는 부분보다 선간 간격이 좁게 형성되는 것이 바람직하다. In addition, it is preferable that the portion of the first opening portion connected to the test pad has a narrower line spacing than the portion connected to the display area.

또한, 제2 산개부에서 검사 패드와 연결되는 부분은 구동부와 연결되는 부분보다 선간 간격이 넓게 형성되는 것이 바람직하다. In addition, it is preferable that the portion connected to the test pad in the second opening portion has a wider line spacing than the portion connected to the driving portion.                     

또한, 검사 패드의 길이는 0.1~0.3mm이고, 검사 패드의 간격은 20~25um인 것이 바람직하다. Moreover, it is preferable that the length of a test pad is 0.1-0.3 mm, and the space | interval of a test pad is 20-25um.

또한, 제1 및 제2 산개부의 길이는 0.1mm이상인 것이 바람직하다. Moreover, it is preferable that the length of a 1st and 2nd opening part is 0.1 mm or more.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

이제 본 발명의 실시예에 따른 박막 트랜지스터 기판에 대하여 도면을 참고로 하여 상세하게 설명한다. Now, a thin film transistor substrate according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 개략적인 배치도이고, 도 2는 도 1의 A 부분을 확대 도시한 배치도이다. 1 is a schematic layout view of a thin film transistor substrate according to an exemplary embodiment of the present invention, and FIG. 2 is an enlarged layout view of a portion A of FIG. 1.

도시한 바와 같이, 투명한 절연 기판(110) 위에 표시 영역(A)과 구동부(B) 및 이들을 연결하기 위한 산개부(C)가 형성되어 있다. As illustrated, the display area A, the driving unit B, and the opening portion C for connecting them are formed on the transparent insulating substrate 110.

표시 영역(A)에는 일 방향으로 형성되어 있으며 주사 신호를 전달하는 게이트선(121), 게이트선(121)과 교차하여 화소 영역을 정의하며 영상 신호를 전달하는 데이터선(171), 매트릭스 배열의 화소 영역에 형성되어 있으며 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등과 같이 투명한 도전 물질로 이루어진 화소 전극(도시하지 않음), 게이트선(121)과 데이터선(171)이 교차하는 부분에 형성되어 있으며 게이트선(121) 및 데이터선(171)과 전기적으로 연결되어 주사 신호에 따라 화소 전극에 전달되는 영상 신호를 제어하는 박막 트랜지스터(도시하지 않음)가 형 성되어 있다. The display area A is formed in one direction and includes a gate line 121 for transmitting a scan signal, a data line 171 for defining a pixel area crossing the gate line 121, and transmitting an image signal, and a matrix array. A pixel electrode (not shown) formed in the pixel area and made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO), and the like where the gate line 121 and the data line 171 cross each other. A thin film transistor (not shown) is formed and electrically connected to the gate line 121 and the data line 171 to control an image signal transmitted to the pixel electrode according to the scan signal.

구동부(B)는 데이터선(171) 또는 게이트선(121)과 연결되는 외부 신호를 전달하는 데이터 구동 회로(510), 게이트 구동 회로(410)를 포함한다. 산개부(C)는 게이트선(121) 또는 데이터선(171)의 일부분으로 표시 영역 밖에 형성되어 있는 제1 산개부(C1), 제1 산개부(C1)와 연결되어 있는 검사 패드, 검사 패드(10)와 구동 회로(410, 510)를 연결하기 위한 제2 산개부(C2)를 포함한다. The driver B includes a data driver circuit 510 and a gate driver circuit 410 which transmit an external signal connected to the data line 171 or the gate line 121. The opening portion C may be a portion of the gate line 121 or the data line 171, and may include a first opening portion C1 and an inspection pad and an inspection pad connected to the first opening portion C1. And a second opening portion C2 for connecting the 10 and the driving circuits 410 and 510.

도 2는 도 1의 D부분을 확대 도시한 도면이다. 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다. FIG. 2 is an enlarged view of portion D of FIG. 1. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도시한 바와 같이, 게이트선(121) 및 데이터선(171)이 표시 영역(A)의 크기에 따라 일정한 간격으로 배열되어 있다. As illustrated, the gate line 121 and the data line 171 are arranged at regular intervals according to the size of the display area A. FIG.

이들 게이트선(121) 또는 데이터선(171)의 일부분인 제1 산개부(C1)는 검사 패드(10)로 갈수록 선간 간격이 좁아진다. 검사 패드(10)와 연결되는 제1 산개부(C1)의 끝부분은 연결을 용이하게 하기 위해서 폭이 확장되어 형성할 수 있다. 그리고 검사 패드(10)와 구동 회로(410, 510)를 연결하는 제2 산개부(C2)도 구동 회로로 갈수록 선간 간격이 좁아진다. The interval between lines becomes narrower toward the test pad 10 as the first opening C1, which is a part of the gate line 121 or the data line 171. An end portion of the first opening portion C1 connected to the test pad 10 may be formed to have an extended width in order to facilitate connection. In addition, the line gap between the second pad portion C2 connecting the test pad 10 and the driving circuits 410 and 510 also decreases toward the driving circuit.

검사 패드(10)는 게이트선(121) 또는 데이터선(171)과 같은 간격으로 형성할 수 있으나 최소한의 간격을 두고 형성하는 것이 액정 표시 장치의 소형화에 유리하기 때문에, 사용하고 있는 그로스 테스터의 성능에 따라 최소한의 간격으로 배치한다. The test pad 10 may be formed at the same interval as that of the gate line 121 or the data line 171. However, since the inspection pad 10 is formed at a minimum interval, it is advantageous to miniaturize the liquid crystal display device, so the performance of the gross tester used is Place at minimum intervals according to

검사 패드(10)의 간격은 현재 사용하는 그로스 테스터에 따라 달리 형성할 수 있으므로, 검사 패드(10)의 폭을 포함하여 20~25um의 간격을 가지도록 하는 것이 바람직하다. 또한, 검사 패드(10)는 구동 회로(410, 510)의 범퍼(20)와 연결된다. 구동 회로(410, 510)는 생산비 또는 공간상의 이유로 작게 형성되기 때문에 범퍼(20)간의 간격도 검사 패드(10)의 간격보다 작다. 따라서 제2 산개부(C2)도 구동 회로(410, 510)로 갈수록 좁게 배열되어 있다. Since the interval of the test pad 10 can be formed differently according to the gross tester currently used, it is preferable to have an interval of 20-25 um including the width of the test pad 10. In addition, the test pad 10 is connected to the bumper 20 of the driving circuits 410 and 510. Since the driving circuits 410 and 510 are formed small for production cost or space reasons, the spacing between the bumpers 20 is also smaller than the spacing of the test pad 10. Therefore, the second opening portion C2 is also arranged narrower toward the driving circuits 410 and 510.

그리고 그로스 테스트시 검사 팁이 미끄러지는 것을 고려하여 검사 패드(10)는 0.1~0.3mm로 형성하고, 제1 및 제2 산개부(C1, C2)의 길이는 0.1mm이상 형성하는 것이 바람직하다. In addition, the test pad 10 may be formed to have a thickness of 0.1 to 0.3 mm, and the length of the first and second openings C1 and C2 may be 0.1 mm or more in consideration of slipping of the test tip during the gross test.

이와 같이 게이트선(121) 또는 데이터선(171)과 구동회로 사이에 검사 패드(10)를 더 형성하면 종래에 그로스 테스터를 사용하여 박막 트랜지스터 표시판의 불량을 검사할 수 있다. 즉, 사용하고 있는 그로스 테스터의 팁간 간격에 맞게 검사 패드(10)를 형성하고 검사 패드(10)와 게이트선(121) 및 구동 회로(410, 510)와 연결하면 칩과 연결되기 위한 범퍼(20)가 좁게 형성되더라도 표시판의 불량을 검사할 수 있다. As such, when the test pad 10 is further formed between the gate line 121 or the data line 171 and the driving circuit, a defect of the thin film transistor array panel may be inspected using a gross tester. That is, when the test pad 10 is formed in accordance with the interval between the tips of the gross tester in use, and the test pad 10 and the gate line 121 and the driving circuits 410 and 510 are connected, the bumper 20 for connecting with the chip is provided. ) May be inspected for defects in the display panel.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이상 기술된 바와 같이, 검사 패드를 형성하면 현재 사용하는 GT 검사기를 이용하면 COG와 같이 좁은 선간 간격을 가지는 경우에도 박막 트랜지스터 표시판의 불량 유무를 검사할 수 있다. As described above, when the test pad is formed, the current GT tester can be used to inspect whether the thin film transistor array panel is defective even in a narrow line interval such as COG.

Claims (7)

절연 기판,Insulation board, 상기 절연 기판 위에 형성되어 있는 다수개의 박막 트랜지스터를 포함하는 표시 영역,A display area including a plurality of thin film transistors formed on the insulating substrate; 상기 절연 기판 위에 형성되며 상기 박막 트랜지스터를 제어하기 위한 구동부,A driver formed on the insulating substrate to control the thin film transistor, 상기 표시 영역을 검사하기 위한 검사 패드An inspection pad for inspecting the display area 상기 표시 영역과 상기 검사 패드를 연결하는 제1 산개부와 상기 검사 패드와 상기 구동부를 연결하는 제2 산개부를 가지는 산개부An open part having a first open part connecting the display area and the test pad and a second open part connecting the test pad and the driving part. 를 포함하고,Including, 상기 검사 패드와 연결되는 부분의 상기 제1 산개부의 선간 간격은 상기 구동부와 연결되는 부분의 제2 산개부의 선간 간격보다 넓은 박막 트랜지스터 표시판.The thin film transistor array panel of claim 1, wherein an interval between the first openings of the portion connected to the test pad is greater than an interval between the second openings of the portion connected to the driver. 삭제delete 제1항에서,In claim 1, 상기 표시 영역은 상기 박막 트랜지스터와 각각 연결되어 있는 게이트선,The display area may include a gate line connected to each of the thin film transistors; 상기 박막 트랜지스터와 각각 연결되며 상기 게이트선과 교차하여 형성되어 있는 데이터선,A data line connected to each of the thin film transistors and formed to cross the gate line; 상기 박막 트랜지스터와 각각 연결되어 있는 화소 전극을 포함하는 박막 트 랜지스터 표시판.And a pixel electrode connected to each of the thin film transistors. 삭제delete 삭제delete 제1항에서,In claim 1, 상기 검사 패드의 길이는 0.1~0.3mm이고, 상기 검사 패드의 간격은 20~25um인 박막 트랜지스터 표시판.The test pad may have a length of about 0.1 mm to about 0.3 mm, and an interval of about 20 μm to about 25 μm. 제1항에서,In claim 1, 상기 제1 및 제2 산개부의 길이는 0.1mm이상인 박막 트랜지스터 표시판.The thin film transistor array panel having a length of the first and second openings is 0.1 mm or more.
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