KR100910226B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR100910226B1
KR100910226B1 KR1020070065498A KR20070065498A KR100910226B1 KR 100910226 B1 KR100910226 B1 KR 100910226B1 KR 1020070065498 A KR1020070065498 A KR 1020070065498A KR 20070065498 A KR20070065498 A KR 20070065498A KR 100910226 B1 KR100910226 B1 KR 100910226B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
buried
semiconductor
chip module
substrate
Prior art date
Application number
KR1020070065498A
Other languages
English (en)
Other versions
KR20090001259A (ko
Inventor
조철호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070065498A priority Critical patent/KR100910226B1/ko
Publication of KR20090001259A publication Critical patent/KR20090001259A/ko
Application granted granted Critical
Publication of KR100910226B1 publication Critical patent/KR100910226B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 접속 패드들을 갖는 기판, 적층된 복수개의 반도체 칩들을 포함하며, 상기 기판상에 배치된 반도체 칩 모듈, 상기 각 반도체 칩들의 본딩 패드 및 상기 접속 패드들을 전기적으로 연결하는 도전성 와이어, 상기 반도체 칩 모듈의 주변을 따라 배치되어 도전성 와이어의 적어도 일부를 매립하는 매립 부재 및 상기 반도체 칩 모듈 및 노출된 상기 도전성 와이어를 몰딩하는 몰딩 부재를 포함한다. 이로써, 복수개가 적층된 반도체 칩 모듈들의 본딩 패드 및 기판의 접속 패드를 전기적으로 연결하는 도전성 와이어의 적어도 일부를 매립 부재로 매립하여 도전성 와이어들 사이의 전기적 쇼트를 방지 및 반도체 칩 모듈의 측면에 보이드가 발생되는 것을 방지한다.
반도체, 반도체 패키지, 반도체 칩, 몰딩 부재, 매립 부재

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACAKGE AND METHOD OF MANUFACTURING THEREOF}
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 3 내지 도 6은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 평면도 및 단면도들이다.
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자가 개발되고 있다.
반도체 소자는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 패키징 공정의 기술 개발에 의하여 제조된 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 110%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 소자의 용량 및 처리 속도를 향상시키기 위해서 복수개의 반도체 칩들을 상호 적층 시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
적층 반도체 패키지는 복수개가 적층된 반도체 칩들을 포함하고 있기 때문에 데이터 처리 속도 및 데이터 저장 용량을 크게 향상시킬 수 있는 장점을 갖는다.
종래 적층 반도체 패키지를 양산하기 위해서는 스트립 기판상에 반도체 칩 모듈을 형성한다. 반도체 칩 모듈을 형성하기 위해서, 먼저 스트립 기판상에 복수개의 반도체 칩을 매트릭스 형태로 실장하고, 매트릭스 형태로 실장된 각 반도체 칩들의 본딩 패드들 및 스트립 기판의 접속 패드들을 도전성 와이어로 각각 연결한다.
이어서, 이미 실장된 반도체 칩들 상에 다시 반도체 칩들을 각각 적층하고, 적층된 반도체 칩들의 본딩 패드들 및 스트립 기판의 접속 패드들을 도전성 와이어로 연결한다. 이와 같은 과정을 반복하여 스트립 기판상에 매트릭스 형태로 배치된 반도체 칩 모듈을 형성한다.
이어서, 스트립 기판에는 각 반도체 칩 모듈을 덮는 몰딩 부재가 형성되고, 스트립 기판으로부터 몰딩된 각 반도체 칩 모듈을 개별화하여 적층 반도체 패키지가 제조된다.
최근 들어, 적층 반도체 패키지에 포함된 반도체 칩 모듈에 다수개의 반도체 칩들이 적층 되면서 스트립 기판상에 배치된 각 반도체 칩 모듈의 높이는 점차 증가되고 있다.
이와 같이, 스트립 기판상에 배치된 반도체 칩 모듈의 높이가 점차 증가 됨에 따라 몰딩 부재를 형성할 때, 반도체 칩 모듈의 상면 및 반도체 칩 모듈들의 사이에 형성된 공간을 채우는 몰딩 물질의 유량 및 속도가 서로 다르게 되고, 이로 인해 반도체 칩 모듈들의 사이에 보이드(void)가 빈번하게 발생 되고 있다.
반도체 칩 모듈들의 사이에 보이드가 발생 된 상태에서 반도체 칩 모듈을 개별화할 경우, 적층 반도체 패키지의 반도체 칩 모듈 및/또는 도전성 와이어가 노출되는 패키지 불량이 발생 된다.
이에 더하여, 몰딩 부재를 형성할 때, 각 반도체 칩 모듈의 본딩 패드 및 접속 부재를 연결하는 도전성 와이어들이 몰딩 부재에 의하여 전기적으로 쇼트 되는 문제점도 함께 발생 되고 있다.
본 발명의 하나의 목적은 패키지 불량을 일으키는 보이드의 발생을 억제 및 도전성 와이어들이 상호 쇼트되는 것을 방지한 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명의 하나의 목적을 구현하기 위한 반도체 패키지는 접속 패드들을 갖는 기판, 상기 기판상에 배치되며, 적층 된 복수개의 반도체 칩들을 포함하는 반도체 칩 모듈, 적층 된 상기 각 반도체 칩들의 본딩 패드 및 상기 접속 패드들을 전기적으로 연결하는 도전성 와이어들, 상기 반도체 칩 모듈의 측면에 배치되며 상기 도전성 와이어들 중 최상부 도전성 와이어의 일부를 매립하는 매립 부재 및 상기 반도체 칩 모듈 중 노출된 부분 및 상기 최상부 도전성 와이어 중 노출된 부분을 몰딩하는 몰딩 부재를 포함한다.
반도체 패키지의 상기 매립 부재는 에폭시 수지 및 실리콘으로 이루어진 군으로부터 선택된 어느 하나이다.
반도체 패키지의 상기 매립 부재는 열에 의하여 경화되는 열 경화 물질 또는 광에 의하여 경화되는 광 경화성 물질을 포함한다.
반도체 패키지의 상기 매립 부재의 높이는 상기 반도체 칩 모듈의 높이와 실질적으로 동일하다.
본 발명의 다른 목적을 구현하기 위한 반도체 패키지의 제조 방법은 도전성 와이어에 의하여 스트립 기판의 접속 패드와 전기적으로 연결되는 본딩 패드를 갖는 반도체 칩들을 포함하는 반도체 칩 모듈을 상기 스트립 기판상에 매트릭스 형태로 배치하는 단계, 인접한 반도체 칩 모듈들의 사이에 상기 도전성 와이어의 적어도 일부를 매립하는 매립 부재를 형성하는 단계 및 상기 스트립 기판상에 상기 반도체 칩 모듈을 덮는 몰딩 부재를 형성하는 단계를 포함한다.
상기 매립 부재를 형성하는 단계는 유동성 매립 물질을 인접한 반도체 칩 모듈들의 사이에 배치하는 단계 및 상기 매립 물질을 경화시키는 단계를 포함한다.
상기 유동성 매립 물질은 에폭시 수지 및 실리콘으로 이루어진 군으로부터 선택된 어느 하나일 수 있다.
상기 매립 물질은 열 경화성 물질 및 광 경화성 물질 중 하나를 포함할 수 있다.
상기 매립 부재는 상기 인접한 반도체 칩 모듈의 사이 공간을 완전히 매립한 다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
반도체 패키지
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 기판(10), 반도체 칩 모듈(20), 도전성 와이어(30), 매립 부재(40) 및 몰딩 부재(50)를 포함한다. 이에 더하여 반도체 패키지(100)는 솔더볼과 같은 도전 부재(60)를 더 포함할 수 있다.
기판(10)은 기판 몸체(11), 접속 패드(12) 및 볼 랜드(14)를 포함한다.
기판 몸체(11)는, 예를 들어, 다층 회로 배선을 포함하는 인쇄회로기판(PCB)일 수 있다. 접속 패드(12)는, 예를 들어, 기판 몸체(11)의 일측면 상에 배치되고, 볼 랜드(14)는, 예를 들어, 기판 몸체(11)의 일측면과 대향하는 타측면 상에 배치된다. 접속 패드(12) 및 볼 랜드(14)는 도전성 비아(미도시) 등을 통해 전기적으로 연결된다.
반도체 칩 모듈(20)은 기판(10)의 일측면 상에 배치된다. 반도체 칩 모듈(20)은 적층된 복수개의 반도체 칩(22)들을 포함한다. 본 실시예에서, 비록 반도 체 칩 모듈(20)은 6 개의 반도체 칩(22)들을 포함하지만, 반도체 칩 모듈(20)은 약 20 개의 반도체 칩(22)을 포함할 수 있다.
반도체 칩 모듈(20)에 포함된 각 반도체 칩(22)들의 사이에는 각 반도체 칩(22)들을 적층 하기 위한 접착 부재(24)들이 개재된다. 각 접착 부재(24)는, 예를 들어, 양면 접착 테이프 또는 접착제일 수 있다.
반도체 칩 모듈(20)에 포함된 각 반도체 칩(22)은, 예를 들어, 데이터를 저장하는 데이터 저장부, 데이터를 처리하기 위한 데이터 처리부 및 데이터 저장부와 데이터 처리부와 전기적으로 연결된 본딩 패드를 포함한다. 본 실시예에서, 본딩 패드는, 예를 들어, 반도체 칩(22)의 에지에 배치될 수 있다. 이와 다르게, 본딩 패드는 반도체 칩(22)의 중앙에 배치될 수 있고, 반도체 칩(22)의 중앙에 본딩 패드가 배치될 경우, 각 본딩 패드에는 반도체 칩의 에지를 향해 연장된 재배선 패턴이 전기적으로 연결된다.
도전성 와이어(30)는 반도체 칩 모듈(20)에 포함된 각 반도체 칩(22)의 본딩 패드들 및 기판(10) 상에 형성된 접속 패드(12)를 전기적으로 연결한다.
매립 부재(40)는 기판(10) 상에 배치되며, 반도체 칩 모듈(20)의 주변을 따라 배치된다. 즉, 매립 부재(40)는 반도체 칩 모듈(20)의 측면을 감싸는 형상을 갖는다. 매립 부재(40)는 반도체 칩(22)의 본딩 패드 및 접속 패드(12)를 전기적으로 연결하는 도전성 와이어(30)의 적어도 일부를 매립한다.
도전성 와이어(30)들의 적어도 일부가 매립 부재(40)에 의하여 매립됨에 따라 도전성 와이어(30)들은 매립 부재(40)에 의하여 견고하게 고정되어 도전성 와이 어(30)들은 상호 전기적으로 쇼트 되지 않게 된다.
이에 더하여, 도전성 와이어(30)들의 적어도 일부가 매립 부재(40)에 의하여 매립될 경우, 기판(10)의 상면 및 반도체 칩 모듈(20)의 측면 사이에 보이드가 발생되는 것을 방지 또는 억제할 수 있다.
도전성 와이어(30)들이 쇼트 되는 것을 방지, 보이드가 발생 되는 것을 방지 또는 억제하는 역할을 하는 매립 부재(40)로 사용될 수 있는 물질의 예로서는 특정 조건에 의하여 경화되는 에폭시 수지 또는 실리콘 등을 들 수 있다. 이와 다르게, 매립 부재(40)는 특정 조건에 의하여 경화되는 어떠한 절연성 물질을 사용하여도 무방하다.
본 실시예에서, 매립 부재(40)는 열에 의하여 경화되는 열 경화성 물질을 포함할 수 있다. 이와 다르게, 매립 부재(40)는 광에 의하여 경화되는 광 경화성 물질을 포함할 수 있다. 본 실시예에서, 광 경화성 물질은, 예를 들어, 자외선에 의하여 경화되는 자외선 경화 물질일 수 있다.
몰딩 부재(50)는 매립 부재(40)에 의하여 매립되지 않은 도전성 와이어(30) 및 반도체 칩 모듈(20)의 상면을 덮어, 취성이 약한 반도체 칩 모듈(20)을 외부에서 인가된 충격 및/또는 진동으로부터 보호 및 도전성 와이어(30)를 다시 한번 고정한다. 몰딩 부재(50)로 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있다.
도 2는 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 다른 실시예에 의한 반도체 패키지는 매립 부재(45)를 제외하면, 앞서 도 1을 참조하여 설명한 반도체 패키지와 실질적으로 동일하다. 따라서, 실질적으로 동일한 구성 요소에 대해서는 동일한 참조부호 및 동일한 명칭을 부여하기로 하며, 실질적으로 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 2를 참조하면, 매립 부재(40)는 반도체 칩 모듈(20)과 실질적으로 동일한 높이로 형성된다. 매립 부재(40)를 반도체 칩 모듈(20)과 실질적으로 동일한 높이로 형성할 경우, 몰딩 부재(50)를 형성할 때 몰딩 부재(50)의 흐름을 보다 원활하게 하여 매립 부재(40) 및 몰딩 부재(50) 사이에 보이드가 발생되는 것을 보다 원활하게 억제 또는 방지할 수 있다.
반도체 패키지의 제조 방법
도 3 내지 도 6은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 평면도 및 단면도들이다.
도 3 및 도 4를 참조하면, 반도체 패키지를 제조하기 위해, 스트립 기판(17)이 준비된다. 스트립 기판(17)은, 예를 들어, 복수개의 기판 영역(18)들을 갖는다. 도 3에서, 스트립 기판(17)은 점선으로 표시된 12 개의 기판 영역(18)들을 포함한다. 기판 영역(18)들은, 평면상에서 보았을 때, 스트립 기판(17)상에 매트릭스 형태로 배치된다.
스트립 기판(17)의 각 기판 영역(18)에는 각각 접속 패드(12)들이 형성되고, 스트립 기판(17)의 후면에는 각 기판 영역(18)에 형성된 접속 패드(12)와 전기적으로 접속된 볼 랜드(14)들이 형성된다.
각 기판 영역(18)에는 각각 반도체 칩 모듈(20)이 형성된다.
각 기판 영역(18)에 반도체 칩 모듈(20)을 형성하기 위하여, 각 기판 영역(18)에는 각각 반도체 칩(22)이 실장 된다. 구체적으로, 반도체 칩(22)은, 예를 들어, 접착 부재(24)에 의하여 각 기판 영역(18)의 상면에 부착된다.
반도체 칩(22)들이 각 기판 영역(18)에 실장 된 후, 각 기판 영역(18)에 실장된 반도체 칩(22)들의 본딩 패드들 및 각 기판 영역(18)의 접속 패드(12)들은 도전성 와이어(30)에 의하여 전기적으로 접속된다.
반도체 칩(22)들이 각 기판 영역(18) 상에 실장 된 후, 각 기판 영역(18)에 실장된 각 반도체 칩(22)들의 상면에는 각각 다른 반도체 칩(22)이 접착 부재(24)에 의하여 적층 되고, 적층 반도체 칩(22)의 본딩 패드 및 접속 패드(12)는 도전성 와이어(30)에 의하여 전기적으로 접속된다.
이와 같은 공정을 반복하여, 각 기판 영역(18) 상에는 n 개(단,n은 자연수)의 반도체 칩(22)들이 적층 및 적층된 각 반도체 칩(22)들의 본딩 패드 및 접속 패드(12)가 도전성 와이어(30)에 의하여 전기적으로 본딩된 반도체 칩 모듈(20)이 형성된다.
도 3 및 도 4를 다시 참조하면, 각 기판 영역(18)이, 평면상에서 보았을 때, 매트릭스 형태로 배치되기 때문에, 각 기판 영역(18)에 각각 배치된 반도체 칩 모듈(20) 역시, 평면상에서 보았을 때, 매트릭스 형태로 배치된다. 매트릭스 형태로 배치된 반도체 칩 모듈(20)들 사이에는 매우 좁은 공간이 형성된다.
도 5를 참조하면, 복수개의 반도체 칩(22)들이 적층 된 반도체 칩 모듈(20) 사이에 형성된 좁은 공간에는 매립 부재(40)가 형성된다.
본 실시예에서, 매립 부재(40)는 반도체 칩 모듈(20)의 주변에 배치되어 반도체 칩 모듈(20)의 주변에 배치된 도전성 와이어(30)의 적어도 일부를 매립한다. 이와 다르게, 매립 부재(40)는 반도체 칩 모듈(20)의 상면과 실질적으로 동일한 높이까지 도전성 와이어(30)를 매립할 수 있다.
매립 부재(40)를 형성하기 위해서, 유동성 매립 물질은 인접한 반도체 칩 모듈(20)들의 사이에 좁게 형성된 공간에 제공된다. 본 실시예에서, 유동성 매립 물질로 사용될 수 있는 물질의 예로서는 에폭시 수지 및 실리콘 등을 들 수 있다. 이와 다르게, 유동성 매립 물질은 열에 의하여 경화되는 열 경화성 물질을 포함할 수 있다. 이와 다르게, 유동성 매립 물질은 광에 의하여 경화되는 광 경화성 물질을 포함할 수 있다. 본 실시예에서, 광 경화성 물질은 자외선에 의하여 경화될 수 있다.
매립 부재(40)를 인접한 반도체 칩 모듈(20)들의 사이에 좁게 형성된 공간에 제공된 후, 매립 부재(40)는 열 또는 광 등을 이용하여 경화된다.
반도체 칩 모듈(20)들의 사이에 좁게 형성된 공간에 매립 부재(40)가 형성됨에 따라 도전성 와이어(30)들은 매립 부재(40)에 의하여 견고하게 고정된다. 이와 함께 반도체 칩 모듈(20)들의 사이에 좁게 형성된 공간에 형성된 매립 부재(40)는 반도체 칩 모듈(20)들의 사이에 좁게 형성된 공간에 보이드 등이 발생 되는 것을 억제 또는 방지한다.
매립 부재(40)가 반도체 칩 모듈(20)들의 사이에 좁게 형성된 공간에 형성된 후, 몰딩 부재(50)가 반도체 칩 모듈(20) 및 매립 부재(40)의 외부에 배치된 도전성 와이어(30)를 덮는다. 몰딩 부재(50)는 반도체 칩 모듈(20)을 보호 및 반도체 칩 모듈(20)과 도전성 와이어(30)를 외부 도전체로부터 절연한다. 몰딩 부재(50)는 에폭시 수지 등을 포함할 수 있다.
몰딩 부재(50)가 형성된 후, 스트립 기판(17)의 기판 영역(18)은 쏘잉 공정 등에 의하여 개별화되어 도 1에 도시된 바와 같은 반도체 패키지(100)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 복수개가 적층된 반도체 칩 모듈들의 본딩 패드 및 기판의 접속 패드를 전기적으로 연결하는 도전성 와이어의 적어도 일부를 매립 부재로 매립하여 도전성 와이어들 사이의 전기적 쇼트를 방지 및 반도체 칩 모듈의 측면에 보이드가 발생 되는 것을 방지한다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 접속 패드들을 갖는 기판;
    상기 기판상에 배치되며, 적층 된 복수개의 반도체 칩들을 포함하는 반도체 칩 모듈;
    적층 된 상기 각 반도체 칩들의 본딩 패드 및 상기 접속 패드들을 전기적으로 연결하는 도전성 와이어들;
    보이드 발생을 억제하기 위해 상기 반도체 칩 모듈의 상면은 노출하고 상기 반도체 칩 모듈의 측면 및 상기 도전성 와이어들 중 최상부 도전성 와이어의 일부를 매립하고 최상부 반도체 칩보다 높게 배치된 상기 최상부 도전성 와이어는 노출하는 매립 부재; 및
    상기 반도체 칩 모듈 중 노출된 부분 및 상기 최상부 도전성 와이어 중 상기 매립 부재에 의하여 매립되지 않고 노출된 부분을 몰딩하는 몰딩 부재를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 매립 부재는 에폭시 수지 및 실리콘으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 매립 부재는 열에 의하여 경화되는 열 경화 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 매립 부재는 광에 의하여 경화되는 광 경화성 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 매립 부재의 높이는 상기 반도체 칩 모듈의 높이와 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  6. 도전성 와이어들에 의하여 스트립 기판의 접속 패드와 전기적으로 연결되는 본딩 패드를 갖는 적층된 반도체 칩들을 포함하는 반도체 칩 모듈을 상기 스트립 기판상에 매트릭스 형태로 배치하는 단계;
    인접한 반도체 칩 모듈들의 사이에 배치되며, 상기 반도체 칩 모듈의 최상층 도전성 와이어의 적어도 일부를 매립하고 상기 최상층 도전성 와이어의 나머지를 노출하는 매립 부재를 형성하는 단계; 및
    상기 스트립 기판상에 상기 반도체 칩 모듈 및 노출된 상기 최상층 도전성 와이어를 덮는 몰딩 부재를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  7. 제6항에 있어서, 상기 매립 부재를 형성하는 단계는
    유동성 매립 물질을 인접한 반도체 칩 모듈들의 사이에 배치하는 단계; 및
    상기 매립 물질을 경화시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 유동성 매립 물질은 에폭시 수지 및 실리콘으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제7항에 있어서,
    상기 매립 물질은 열 경화성 물질 및 광 경화성 물질 중 하나를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제6항에 있어서,
    상기 매립 부재는 상기 인접한 반도체 칩 모듈의 사이 공간을 완전히 매립하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020070065498A 2007-06-29 2007-06-29 반도체 패키지 및 이의 제조 방법 KR100910226B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070065498A KR100910226B1 (ko) 2007-06-29 2007-06-29 반도체 패키지 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070065498A KR100910226B1 (ko) 2007-06-29 2007-06-29 반도체 패키지 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090001259A KR20090001259A (ko) 2009-01-08
KR100910226B1 true KR100910226B1 (ko) 2009-07-31

Family

ID=40484357

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070065498A KR100910226B1 (ko) 2007-06-29 2007-06-29 반도체 패키지 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR100910226B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060074714A (ko) * 2004-12-28 2006-07-03 주식회사 하이닉스반도체 칩 스택 패키지
KR20070033710A (ko) * 2005-09-22 2007-03-27 삼성전자주식회사 인쇄회로기판의 보호막 돌출부를 이용한 반도체 패키지의실장 구조

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060074714A (ko) * 2004-12-28 2006-07-03 주식회사 하이닉스반도체 칩 스택 패키지
KR20070033710A (ko) * 2005-09-22 2007-03-27 삼성전자주식회사 인쇄회로기판의 보호막 돌출부를 이용한 반도체 패키지의실장 구조

Also Published As

Publication number Publication date
KR20090001259A (ko) 2009-01-08

Similar Documents

Publication Publication Date Title
US7215018B2 (en) Stacked die BGA or LGA component assembly
KR100618892B1 (ko) 와이어 본딩을 통해 팬 아웃 구조를 달성하는 반도체패키지
US7501696B2 (en) Semiconductor chip-embedded substrate and method of manufacturing same
US7245021B2 (en) Micropede stacked die component assembly
KR101594375B1 (ko) 칩 패키지-인-패키지 및 그 방법
US7298033B2 (en) Stack type ball grid array package and method for manufacturing the same
KR100885924B1 (ko) 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
US8378477B2 (en) Integrated circuit packaging system with film encapsulation and method of manufacture thereof
US20190279925A1 (en) Semiconductor package structure and method of making the same
US20050212109A1 (en) Vertically stacked semiconductor device
US20080211083A1 (en) Electronic package and manufacturing method thereof
JP2009044110A (ja) 半導体装置及びその製造方法
JP2002252303A (ja) 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法
KR20110138945A (ko) 적층형 반도체 패키지
JP2016504774A (ja) 超薄型ＰｏＰパッケージ
CN110581107A (zh) 半导体封装及其制造方法
KR101123804B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
US9153530B2 (en) Thermal enhanced high density flip chip package
CN112928028A (zh) 一种具有嵌入式线路的板级芯片封装方法及其封装结构
CN113903731A (zh) 半导体装置及其制造方法
KR100910226B1 (ko) 반도체 패키지 및 이의 제조 방법
US20080237831A1 (en) Multi-chip semiconductor package structure
US20140099755A1 (en) Fabrication method of stacked package structure
KR20080048311A (ko) 반도체 패키지 및 그 제조방법
CN111370397A (zh) 半导体封装装置及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee