KR100905856B1 - Test apparatus of a NAND flash memory devices - Google Patents

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Abstract

본 발명은 낸드 플래시 메모리 소자의 테스트 장치에 관한 것으로, 중요하게 테스트해야 하는 일부 몇 개의 셀들을 제외한 나머지 셀들을 짝수와 홀수로 분리하여 각각 공통 짝수 워드 라인 핀과 공통 홀수 워드 라인 핀에 배열함으로써 공통 짝수 워드 라인 핀에 배열된 셀에 프로그램 바이어스 인가시 서로 인접한 셀 즉, 공통 홀수 워드 라인 핀에 배열된 셀에 패스 바이어스(pass bias)가 인가되어 서로 인접한 셀들 간에 발생하는 간섭 효과와 빽 패턴 디펜던시(back pattern dependancy; BPD)를 최소화할 수 있다. The present invention relates to a test device for a NAND flash memory device. The present invention relates to a test device for a NAND flash memory device. When a program bias is applied to cells arranged on even word line pins, a pass bias is applied to cells adjacent to each other, that is, cells arranged on common odd word line pins. Back pattern dependancy (BPD) can be minimized.

테스트 패턴, 간섭 효과, 빽 패턴 디펜던시, 공통 홀수 워드 라인 핀, 공통 짝수 워드 라인 핀 Test pattern, interference effects, tight pattern dependency, common odd word line pins, common even word line pins

Description

낸드 플래시 메모리 소자의 테스트 장치{Test apparatus of a NAND flash memory devices}Test apparatus of a NAND flash memory device

도 1은 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 테스트 장치를 설명하기 위하여 도시한 레이아웃도이다.1 is a layout diagram illustrating a test apparatus of a NAND flash memory device according to an exemplary embodiment.

도 2는 본 발명의 실시 예로서 도 1의 레이아웃도를 스트링으로 나타낸 회로도이다. 2 is a circuit diagram illustrating a layout diagram of FIG. 1 as a string according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 소스 12 : 소스 선택 라인10: source 12: source selection line

14 : 소스 선택 라인 주위에 위치한 셀들 14: cells located around the source select line

16 : 드레인 18 : 드레인 선택 라인16: drain 18: drain select line

20 : 드레인 선택 라인 주위에 위치한 셀들20 cells located around the drain select line

22 : 스트링 중앙에 위치한 몇 개의 셀들22: some cells in the center of the string

24 : 공통 짝수 워드 라인 핀 26 : 공통 홀수 워드 라인 핀24: common even word line pin 26: common odd word line pin

본 발명은 낸드 플래시 메모리 소자의 테스트 장치에 관한 것으로, 특히, 셀 테스트(test)시 사용되는 공통 워드 라인 핀(common world line pin)을 짝수(even)와 홀수(odd) 핀으로 분리하여 인접한 셀들 간의 간섭 효과를 제거하여 셀 특성 평가를 제대로 수행하기 위한 낸드 플래시 메모리 소자의 테스트 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test device for a NAND flash memory device. In particular, a common word line pin used in a cell test is divided into even and odd pins to adjacent cells. The present invention relates to a test device for a NAND flash memory device for properly performing cell characteristics evaluation by removing interference effects between the cells.

일반적으로, 플래시 메모리 소자와 같은 반도체 메모리 소자들은 메모리의 단위인 하나의 데이터 비트(Data Bit)를 저장하는 메모리 셀의 성능에 크게 의존한다. 이에 따라, 반도체 메모리 소자가 제조될 때 메모리 셀의 동작 성능을 테스트하고, 테스트 평가결과를 이용하여 소자 구조, 제조 공정 또는 회로 설계에 피드백(feedback)하는 테스트 제조를 반복함으로써 상업적 제품에 요구되는 성능을 개선하고 있다. In general, semiconductor memory devices such as flash memory devices are highly dependent on the performance of a memory cell storing one data bit, which is a unit of memory. Accordingly, the performance required for commercial products by testing the operational performance of the memory cell when the semiconductor memory device is manufactured and repeating test fabrication that feeds back to the device structure, fabrication process or circuit design using the test evaluation results. Is improving.

낸드 플래시 메모리의 개발에 있어서 셀 밀도(density)를 증가시키기 위해 하나의 스트링(string) 내에 여러 개의 셀을 시리즈(series)로 연결하고 있는데, 그 셀의 개수가 점점 증가하고 있는 추세이다. In the development of NAND flash memory, in order to increase cell density, multiple cells are connected in series in a string, and the number of cells is increasing.

그러나, 이 셀 스트링의 소자를 해석하기 위해 이들을 구성하는데, 반도체의 스크라이브 라인(scribe lane)에 배치되어 테스트에 사용되는 테스트 패턴에서는 패턴의 사이즈 제약과 테스트에 사용될 프로브(probe) 핀 수의 제약이 있어서 모든 셀에 대해 각각 하나의 핀을 배열할 수가 없다. 즉, 하나의 스트링에 32개의 셀이 시리즈로 연결되어 있기 때문에 총 40개의 셀이 존재하는데, 보통 테스트에 사용되는 프로브 핀 수는 20개로 제한되어 있으므로 모든 셀에 대해 각각 하나의 핀을 배열하지 못한다. 그래서 현재 사용되고 있는 방법은 중요하게 테스트해야 하는 일부 몇 개의 셀을 제외하고는 나머지 셀들을 하나의 핀에 배열하여 테스트하도록 테스트 패턴을 구성하고 있다. However, in order to analyze the elements of this cell string, they are configured. In the test pattern used for testing by being placed in the scribe lane of the semiconductor, the size constraint of the pattern and the number of probe pins to be used for the test are limited. Therefore, one pin cannot be arranged for every cell. That is, because 32 cells are connected in series in one string, there are 40 cells in total. Normally, the number of probe pins used in the test is limited to 20, so one pin cannot be arranged for every cell. . So the current method is to configure the test pattern to test the rest of the cells on a single pin, except for a few cells that need to be tested.

그러나, 테스트 패턴 구성시 중요하게 테스트해야 하는 일부 몇 개의 셀을 제외하고는 나머지 셀들을 하나의 핀에 배열하는 공통 워드 라인 핀이 존재하게 된다. 이와 같이, 나머지 셀들을 공통 워드 라인 핀에 배열하게 되면, 나머지 셀들 중 하나의 셀에 프로그램 바이어스 인가시 이와 서로 인접한 셀에도 프로그램 바이어스가 똑같이 인가되어 공통 워드 라인 핀에 배열된 모든 셀이 프로그램되게 되므로 간섭 효과가 증가하게 된다. 이로 인하여 공통 워드 라인 핀에 배열된 셀들은 셀 리딩(reading)시 항상 소거 상태로 유지하면서 셀 특성이 간접적으로 평가되어 리얼(real) 조건에서 테스트가 이루어지지 않아 셀 특성 평가 수행시 오차가 발생하게 된다. However, with the exception of some cells that need to be tested in the test pattern configuration, there is a common word line pin that arranges the remaining cells on one pin. As such, when the remaining cells are arranged on the common word line pin, when the program bias is applied to one of the remaining cells, the program bias is equally applied to the adjacent cells so that all the cells arranged on the common word line pin are programmed. The interference effect is increased. As a result, the cells arranged on the common word line pins are always kept in an erased state during cell reading, and the cell characteristics are indirectly evaluated so that the test is not performed under real conditions, thereby causing an error in performing the cell characteristics evaluation. do.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 셀 테스트시 사용되는 공통 워드 라인 핀을 짝수와 홀수 핀으로 분리하여 인접한 셀들 간의 간섭 효과를 제거하여 셀 특성 평가를 제대로 수행하기 위한 낸드 플래시 메모리 소자의 테스트 장치를 제공하는 데 있다.An object of the present invention devised to solve the above problems is to divide the common word line pins used in cell testing into even and odd pins to remove interference effects between adjacent cells to perform cell characteristics evaluation properly. It is to provide a test device of the device.

본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 테스트 장치는, 셀 특성을 평가하기 위해 사용되는 테스트 패턴 구성에 있어서, 다수의 셀들을 각각 테스트하기 위한 핀들과, 다수의 짝수 셀들을 동시에 테스트하기 위한 공통 짝수 워드 라인 핀과, 다수의 홀수 셀들을 동시에 테스트하기 위한 공통 홀수 워드 라인 핀을 포함하는 낸드 플래시 메모리 소자의 테스트 장치를 제공한다. In the test apparatus for NAND flash memory device according to an embodiment of the present invention, in the test pattern configuration used for evaluating cell characteristics, pins for testing a plurality of cells, respectively, and for testing a plurality of even cells simultaneously A test device for a NAND flash memory device including a common even word line pin and a common odd word line pin for simultaneously testing a plurality of odd cells is provided.

상기에서, 다수의 셀은 소스, 소스 선택 라인, 상기 소스 선택 라인 주위에 위치한 셀들, 드레인, 드레인 선택 라인, 상기 드레인 선택 라인 주위에 위치한 셀들 또는 스트링 중앙에 위치한 다수의 셀들인 것이 바람직하다.In the above, the plurality of cells are preferably a source, a source select line, cells located around the source select line, a drain, a drain select line, cells located around the drain select line, or a plurality of cells located at the center of a string.

짝수 셀에 프로그램 바이어스 인가시 홀수 셀에 패스 바이어스가 인가되는 것이 바람직하다.When a program bias is applied to even cells, a pass bias is preferably applied to odd cells.

홀수 셀에 프로그램 바이어스 인가시 짝수 셀에 패스 바이어스가 인가되는 것이 바람직하다.When the program bias is applied to the odd cells, the pass bias is preferably applied to the even cells.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 테스트 장치를 설명하기 위해 도시한 레이아웃도이다. 1 is a layout diagram illustrating a test apparatus of a NAND flash memory device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 반도체의 스크라이브 라인에 배치되어 테스트에 사용되는 테스트 패턴에서는 패턴의 사이즈 제약과 테스트에 사용될 프로브 핀 수의 제약이 있어서 모든 셀에 대해 각각 하나의 핀을 배열할 수가 없다. 그래서 중요하게 테스트해야 하는 일부 몇 개의 셀들은 각각 하나의 핀에 배열한다. 이때, 중요하게 테스트해야 하는 일부 몇 개의 셀들은 소스(10), 소스 선택 라인(Source Select Line; 12), 소스 선택 라인(SSL; 12) 주위에 위치한 셀들(14), 드레인(16), 드레인 선택 라인(Drain Select Line; 18), 드레인 선택 라인(DSL) 주위에 위치한 셀들(20) 및 스트링 중앙에 위치한 몇 개의 셀들(22)로 구성된다. Referring to FIG. 1, in a test pattern disposed on a scribe line of a semiconductor and used for a test, there is a constraint on the size of the pattern and the number of probe pins to be used for the test, so that one pin cannot be arranged for every cell. So, some important cells that need to be tested are arranged on one pin each. At this time, some of the important cells to be tested include the source 10, the source select line 12, the cells 14 located around the source select line SSL 12, the drain 16, and the drain. It consists of a drain select line 18, cells 20 located around the drain select line DSL and several cells 22 located in the center of the string.

중요하게 테스트해야 하는 일부 몇 개의 셀들을 제외한 나머지 셀들을 짝수와 홀수로 분리한다. 짝수로 분리된 셀들은 공통 짝수 워드 라인 핀(24)에 배열하고, 홀수로 분리된 셀들은 공통 홀수 워드 라인 핀(26)에 배열한다. Apart from a few cells that need to be tested, separate the even and odd cells. Evenly separated cells are arranged on a common even word line pin 24 and oddly separated cells are arranged on a common odd word line pin 26.

상기와 같이 나머지 셀들을 짝수와 홀수로 분리하여 각각 공통 짝수 워드 라인 핀(24)과 공통 홀수 워드 라인 핀(26)에 배열함으로써 공통 짝수 워드 라인 핀(24)에 배열된 셀에 프로그램 바이어스를 인가하더라도 서로 인접한 셀 즉, 공통 홀수 워드 라인 핀(26)에 배열된 셀은 프로그램 바이어스가 아닌 패스 바이어스(pass bias)가 인가되어짐으로 리얼 조건에서 셀 리딩이 가능하다. 따라서, 프로그램 바이어스가 인가된 셀과 서로 인접한 셀에 패스 바이어스가 인가됨으로써 셀들 간에 발생하는 간섭 효과가 개선되고, 셀들을 리얼 조건에서 테스트할 수 있어 셀 특성 평가 수행시 발생할 수 있는 데이터 오차를 최소화할 수 있다. As described above, the remaining cells are divided into even and odd numbers, and are arranged on the common even word line pin 24 and the common odd word line pin 26 to apply a program bias to the cells arranged on the common even word line pin 24. Even if the cells adjacent to each other, that is, the cells arranged on the common odd word line pin 26 are applied with a pass bias rather than a program bias, cell reading is possible under real conditions. Therefore, the effect of interference between the cells is improved by applying the path bias to the cells to which the program bias is applied and adjacent to each other, and the cells can be tested under real conditions, thereby minimizing data errors that may occur when performing cell characteristic evaluation. Can be.

도 2는 본 발명의 실시 예로서 도 1의 레이아웃도를 스트링으로 나타낸 회로도이다. 2 is a circuit diagram illustrating a layout diagram of FIG. 1 as a string according to an embodiment of the present invention.

도 2를 참조하면, 셀들을 홀수와 짝수로 분리한 상태에서 공통 짝수 워드 라인 핀(도 1의 24)에 배열된 짝수 셀들(A)에 프로그램 바이어스인 18V를 인가하였을 때, 짝수 셀들(A)과 서로 인접한 셀들인 홀수 셀들(B)은 패스 바이어스인 10V가 인가된다. 또한, 공통 홀수 워드 라인 핀(도 1의 26)에 배열된 홀수 셀들(B)에 프로그램 바이어스인 18V를 인가하였을 때, 홀수 셀들(B)과 서로 인접한 셀들인 짝수 셀들(A)은 패스 바이어스인 10V가 인가된다. 이로 인하여 서로 인접한 셀들 간에 발생하는 간섭 효과와 빽 패턴 디펜던시(back pattern dependancy; BPD)가 개선되어 서로 인접한 주변 셀들의 상태를 일정하게 제어할 수 있음으로써 셀 특성 평가 수행시 발생할 수 있는 데이터 오차를 최소화할 수 있다.Referring to FIG. 2, when 18 V of program bias is applied to the even cells A arranged on the common even word line pin 24 of FIG. 1 while the cells are divided into odd and even numbers, the even cells A are shown. The odd cells B, which are adjacent to each other, are applied with a pass bias of 10V. In addition, when 18 V, the program bias, is applied to the odd cells B arranged on the common odd word line pin 26 of FIG. 1, the even cells A, which are adjacent to the odd cells B, are pass-biased. 10V is applied. As a result, the interference effect and back pattern dependence (BPD) between cells adjacent to each other are improved, so that the state of neighboring cells can be controlled uniformly, thereby causing data error. Can be minimized.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명의 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 중요하게 테스트해야 하는 일부 몇 개의 셀들을 제외한 나머지 셀들을 짝수와 홀수로 분리하여 각각 공통 짝수 워드 라인 핀과 공통 홀수 워드 라인 핀에 배열함으로써 서로 인접한 셀들 간에 발생하는 간섭 효과와 빽 패턴 디펜던시(BPD) 를 최소화할 수 있다. First, except for a few cells that need to be tested, the remaining cells are divided into even and odd numbers and arranged on a common even word line pin and a common odd word line pin, respectively. BPD can be minimized.

둘째, 서로 인접한 셀들 간에 발생하는 간섭 효과와 빽 패턴 디펜던시(BPD)를 최소화함으로써 정확하게 셀 특성을 평가할 수 있다.Second, cell characteristics can be accurately evaluated by minimizing interference effects and close pattern dependency (BPD) occurring between adjacent cells.

Claims (4)

셀 특성을 평가하기 위해 사용되는 테스트 패턴 구성에 있어서,In the test pattern configuration used to evaluate cell characteristics, 다수의 셀들을 각각 테스트하기 위한 핀들;Pins for testing a plurality of cells, respectively; 상기 다수의 셀들 중 짝수 번째 셀들을 동시에 테스트하기 위한 공통 짝수 워드 라인 핀; 및A common even word line pin for simultaneously testing even-numbered cells of the plurality of cells; And 상기 다수의 셀들 중 홀수 번째 셀들을 동시에 테스트하기 위한 공통 홀수 워드 라인 핀을 포함하는 낸드 플래시 메모리 소자의 테스트 장치. And a common odd word line pin for simultaneously testing odd-numbered cells of the plurality of cells. 제1항에 있어서, 서로 교호적으로 배열된 상기 다수의 짝수 번째 셀들 및 홀수 번째 셀들은 소스, 소스 선택 라인, 상기 소스 선택 라인 주위에 위치한 셀들, 드레인, 드레인 선택 라인, 상기 드레인 선택 라인 주위에 위치한 셀들 또는 스트링 중앙에 위치한 셀들인 낸드 플래시 메모리 소자의 테스트 장치.The method of claim 1, wherein the plurality of even-numbered and odd-numbered cells that are alternately arranged with each other include a source, a source select line, cells positioned around the source select line, a drain, a drain select line, and the drain select line. Test device for NAND flash memory devices that are located cells or cells located at the center of a string. 제1항에 있어서, 상기 짝수 번째 셀들에 프로그램 바이어스 인가시 상기 홀수 번째 셀들에 패스 바이어스가 인가되는 낸드 플래시 메모리 소자의 테스트 장치.The NAND flash memory device of claim 1, wherein a pass bias is applied to the odd-numbered cells when the program bias is applied to the even-numbered cells. 제1항에 있어서, 상기 홀수 번째 셀들에 프로그램 바이어스 인가시 상기 짝수 번째 셀들에 패스 바이어스가 인가되는 낸드 플래시 메모리 소자의 테스트 장치.The NAND flash memory device of claim 1, wherein when a program bias is applied to the odd-numbered cells, a pass bias is applied to the even-numbered cells.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980013923A (en) * 1996-08-05 1998-05-15 김광호 A stress voltage applying device of a semiconductor memory device
JPH10275500A (en) 1997-04-01 1998-10-13 Nec Corp Test method and test circuit for semiconductor memory
KR20030086800A (en) * 2002-05-07 2003-11-12 주식회사 하이닉스반도체 Test circuit of flash memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980013923A (en) * 1996-08-05 1998-05-15 김광호 A stress voltage applying device of a semiconductor memory device
JPH10275500A (en) 1997-04-01 1998-10-13 Nec Corp Test method and test circuit for semiconductor memory
KR20030086800A (en) * 2002-05-07 2003-11-12 주식회사 하이닉스반도체 Test circuit of flash memory device

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