KR100905474B1 - 평판 표시 장치 - Google Patents

Abstract

본 발명은 평판 표시 장치에 관한 것으로서, 인터페이스 보드에 보상 회로를 배치하고 이 보상 회로에서 생성된 보상 신호를 표시 모듈로 공급함으로써 저온 동작시에 발생하는 신호의 지연 내지 잡음에 무관하게 정상적인 화면을 표시하는 평판 표시 장치를 제공한다.

인터페이스 보드는 데이터가 기억될 메모리의 위치를 지정해 주는 신호를 생성하여 현재 행에 대한 데이터와 다음 행에 대한 데이터 사이에 끼워 넣어 데이터 구동부로 공급하며, 인터페이스 보드에 위치한 보상 회로는 복수의 보상 신호를 발생시킴으로써 제어 신호가 데이터가 기억될 메모리의 위치를 지정해 주는 신호를 강제로 인식하도록 한다. 이런 방식으로 신호의 지연에 무관하게 메모리를 지정하여 데이터를 기록함으로써 화면을 정상적으로 표시한다.

보상신호, 보상회로, LTOL, 지연, 잡음, 칩선택, 레지스터선택, 데이터인에이블

Description

평판 표시 장치{FLAT PANEL DISPLAY}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.

도 2는 본 발명의 한 실시예에 따른 보상 회로를 나타낸 블록도이다.

도 3은 도 2에 도시한 보상 회로에서 각 블록의 출력 신호의 예를 도시한 파형도이다.

도 4는 본 발명의 한 실시예에 따른 액정 표시 장치의 구동할 때 필요한 신호의 파형도이다.

본 발명은 평판 표시 장치에 관한 것이다.

최근, 휴대폰, 개인 휴대 단말기(personal digital assistant, PDA) 등에서부터 퍼스널 컴퓨터나 텔레비전 등에 이르기까지 경량화 및 박형화가 이루어지고 있으며, 이에 따라 표시 장치도 경량화 및 박형화가 요구되고 있다. 이러한 요구에 따라 음극선관(cathode ray tube, CRT) 대신 평판 표시 장치가 개발되고 있다.

이러한 평판 표시 장치로는 액정 표시 장치(LCD), 전계 방출 표시 장치(FED), 전계 발광 표시 장치(EL), 플라스마 표시 장치(PDP) 등이 있다.

통상의 액정 표시 장치는 복수의 전계 생성 전극이 구비되어 있는 한 쌍의표시판과 그 사이의 간격에 들어 있는 액정층을 포함한다. 전계 생성 전극에 인가된 전압의 차이로 인하여 액정층에 전계가 생성되고 전계의 세기가 바뀌면 액정층의 액정 분자들의 배열이 변화한다. 액정 분자들의 배열이 바뀌면 액정층을 통과하는 빛의 투과율이 달라지므로, 화소 전극과 공통 전극에 인가하는 전압 차를 조절함으로써 원하는 화상을 얻을 수 있다.

전계 발광 표시 장치는 일반적으로 화소 회로에 데이터 전압을 인가하여 전계 발광 소자에 전류를 공급함으로써 전계 발광 소자를 발광시키며, 인가하는 데이터 전압을 조정함으로써 원하는 화상을 표시한다.

한편, 중소형 평판 표시 장치의 구동 방식으로는 크게 두 가지가 있다. 하나는 RGB 인터페이스(interface) 방식이고 다른 하나는 CPU 인터페이스 방식이다. 전자는 영상 데이터와 칩 구동에 필요한 제어 신호가 독립적으로 입력되는 반면, 후자는 영상 데이터와 칩 구동에 필요한 제어 신호가 순차적으로 입력되는 방식이다.

CPU 인터페이스 방식의 평판 표시 장치는 CPU로부터 입력 데이터와 각종 제어 신호를 수신하고 이를 기초로 표시 모듈(display module)에 맞는 데이터와 제어 신호를 생성하여 표시 모듈로 출력하는 인터페이스 보드(interface board)를 포함한다.

그런데 이러한 평판 표시 장치의 배선 또는 소자 등은 대부분 반도체 또는 절연체로 이루어지며 이들의 저항값은 도체와 달리 온도에 반비례한다. 즉, 온도가 낮을수록 저항이 감소하여 장치 내에 흐르는 전류가 감소하거나 전압이 낮아진다. 이 때문에 표시 장치의 구동에 필요한 데이터나 여러 제어 신호가 지연되어 화면에 잡음이 생기거나 화면이 표시되지 않는 문제가 발생한다.

따라서, 본 발명의 기술적 과제는 신호의 지연과 무관하게 정상적인 화면을 표시할 수 있는 평판 표시 장치를 제공하는 것이다.

본 발명의 기술적 과제를 이루기 위한 평판 표시 장치는,

복수의 화소와 이에 신호를 공급하는 복수의 게이트선 및 복수의 데이터선, 상기 게이트선에 연결되는 게이트 구동부 및 상기 데이터선에 연결되며 외부로부터의 데이터를 기록하기 위한 메모리를 갖는 데이터 구동부를 포함하는 표시 모듈, 그리고

외부로부터의 데이터와 제1 제어 신호에 기초하여 상기 데이터의 제어에 필요한 복수의 제2 제어 신호를 생성하여 상기 데이터와 함께 상기 표시 모듈에 공급하는 인터페이스 보드

를 포함하며,

상기 데이터 구동부는 상기 제2 제어 신호에 따라 상기 인터페이스 보드로부터의 데이터를 상기 메모리에 기록하고 상기 데이터선에 인가하며,

상기 인터페이스 보드는,

데이터가 기억될 메모리의 위치를 지정해 주는 신호를 생성하여 현재 행에 대한 데이터와 다음 행에 대한 데이터 사이에 끼워 넣어 상기 데이터 구동부로 공급하며,

복수의 보상 신호를 발생시킴으로써 상기 제2 제어 신호가 데이터가 기억될 메모리의 위치를 지정해 주는 상기 신호를 인식하도록 하는 보상 회로를 포함한다.

상기 보상 회로는 버퍼, 제1 내지 제3의 시프트 레지스터 및 배타 논리합 게이트로 이루어지며, 상기 버퍼와 상기 제1 시프트 레지스터는 서로 병렬로 연결되어 상기 데이터 인에이블 신호를 각각 수신하고, 상기 배타 논리합 게이트는 상기 제2 시프트 레지스터에 연결되고 상기 버퍼와 상기 제1 시프트 레지스터의 출력을 수신하여 상기 제2 시프트 레지스터로 공급하며, 상기 제2 시프트 레지스터는 상기 출력을 수신하여 제1 보상 신호를 출력하고, 상기 제3 시프트 레지스터는 상기 제2 시프트 레지스터에 연결되어 제1 보상 신호를 수신하여 상기 제2 보상 신호를 출력한다. 이 때, 상기 제1 및 제2 보상 신호는 16비트 구동 회로의 보상 신호인 것이 바람직하다.

한편, 데이터가 기억될 메모리의 위치를 지정하는 상기 신호는 현재 행에 대한 데이터와 적어도 한 클록 이상 차이가 나는 것이 바람직하다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.

명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 " 바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 평판 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이며, 도 2는 도 1에 도시한 보상 회로의 블록도이다.

도 1을 참조하면, 본 발명의 한 실시예에 따른 CPU 인터페이스 방식의 액정 표시 장치는 액정 모듈(300), 그리고 외부 장치와 액정 모듈(300) 사이에 위치하는 인터페이스 보드(interface board)(600)를 포함하며, 도면에서는 외부 장치로서 CPU(900)를 도시하였다.

CPU(900)는 그래픽 소스의 역할을 하며, 인터페이스 보드(600)로 영상 데이터(DATA)와 데이터 인에이블 신호(DE) 등 각종 제어 신호를 출력한다. 데이터 인에이블 신호(DE)는 유효 데이터와 무효 데이터를 구분해주는 신호이다.

액정 모듈(300)은 행렬의 형태로 배열된 복수의 화소와 이 화소에 신호를 전달하는 게이트선 및 복수의 데이터선을 포함하는 액정 표시판 조립체(도시하지 않음), 데이터선과 게이트선에 각각 신호를 공급하는 데이터 구동부(도시하지 않음)와 게이트 구동부(도시하지 않음)를 포함한다. 중소형 액정 표시 장치의 경우, 액정 모듈(300)은 SOG(silicon on glass) 방식으로 구동부가 조립체와 일체화된 것일 수 있으며, 이 때에는 데이터 구동부가 하나의 단위만으로 이루어진다. 여기에서 하나의 단위로 이루어진다는 것은 조립체의 모든 데이터선이 그 단위에 연결되어 구동된다는 것을 뜻하며, 반대로 여러 개의 단위로 이루어진다면 데이터선들이 여러 개의 군으로 나뉘어 각 단위에 연결되어 구동된다는 것을 뜻한다. 통상의 액정 표시 장치의 경우 데이터 구동부는 해당 군의 데이터선에 연결된 여러 개의 IC 칩으로 이루어지므로 각 IC 칩이 하나의 단위가 된다. 따라서, 앞으로는 "단위"와 "칩"을 동일한 의미로 사용한다.

한편, 데이터 구동부는 데이터를 기억하기 위한 메모리를 구비한다.

인터페이스 보드(600)는 입력 처리부(도시하지 않음), 데이터 처리부(도시하지 않음), 신호 처리부(도시하지 않음), 클록 처리부(도시하지 않음) 및 보상 회로(610) 등을 포함하며, CPU(900)로부터 받은 데이터와 입력 제어 신호를 기초로 액정 모듈(300)을 구동하는 데 필요한 각종 제어 신호를 생성하여 데이터와 함께 액정 모듈(300)에 공급한다.

도 2에 도시한 바와 같이, 인터페이스 보드(600)의 보상 회로(610)는 버퍼(B)와 제1 내지 제3 시프트 레지스터(SR1-SR3) 및 배타 논리합 게이트(XOR)를 포함한다. 배타 논리합 게이트(XOR)는 병렬로 연결된 버퍼(B)와 제1 시프트 레지스터(SR1)에 연결된 두 입력단과 제2 시프트 레지스터(SR2)에 연결된 출력단을 가지고 있으며, 제3 시프트 레지스터(SR3)는 제2 시프트 레지스터(SR2)에 연결되어 있다.

그러면 이러한 액정 표시 장치의 동작에 대하여 도 1 내지 도 4를 참고로 상세하게 설명한다.

도 3은 본 발명의 한 실시예에 따른 보상 회로의 각 구성 요소들의 출력 파형이며, 도 4는 본 발명의 한 실시예에 따른 액정 표시 장치의 구동할 때 필요한 신호의 파형도이다

인터페이스 보드(600)는 CPU(900)로부터 영상 데이터(DATA)와 메인 클록 신호(MCLK) 및 데이터 인에이블 신호(DE) 등을 수신하고, 영상 데이터(DATA)를 액정 모듈(300)에서 표시하기에 적합한 형태로 처리한 후 인덱스(IND)와 함께 차례로 데이터 구동부로 출력한다. 이때 인터페이스 보드(600)는 처리된 영상 데이터를 각 화소행에 대한 데이터 묶음으로 나누어 출력하되, 각 데이터 묶음이 기억될 데이터 구동부의 메모리 주소를 나타내는 인덱스(IND)를 해당 데이터 묶음과 이전 데이터 묶음의 사이에 끼워 넣어 함께 출력한다(DATA_O). 본 실시예에서 인덱스(IND)의 위치는 이전 데이터 묶음이 끝나고 한 클록 뒤이지만, 그 위치는 달라질 수 있다.

인터페이스 보드(600)는 또한 데이터 인에이블 신호(DE)를 출력될 영상 데이터의 형태에 맞게 변환한 변환 데이터 인에이블 신호(DE1)와 이를 한 클록 시프트시킨 시프트 데이터 인에이블 신호(DE2)를 생성하고 이에 기초하여 데이터 구동부의 제어에 필요한 칩 선택 신호(chip selection signal, CS)와 레지스터 선택 신호(register selection signal, RS) 및 쓰기 신호(WR)를 생성하여 클록 신호(MCLK)와 함께 액정 모듈(300)에 제공한다.

앞서 설명한 입력 데이터 인에이블 신호(DE)와 마찬가지로 데이터 인에이블 신호(DE1)는 유효 데이터와 무효 데이터를 구분해주는 신호로서, 본 실시예에서는 데이터 인에이블 신호(DE1)가 하이(high)인 구간은 유효 데이터가 존재하는 구간을 뜻하고, 반대로 로우(low)이면 유효 데이터가 존재하지 않음을 뜻한다. 도 4에서 보면 이전 화소행에 대한 마지막 데이터(DAm)와 현재 화소행에 대한 인덱스(IND)의 사이가 한 클록이고 그 동안에 "0000"으로 기재된 무효 데이터가 존재하며, 이를 나타내기 위해 데이터 인에이블 신호(DE1)의 상태가 마지막 데이터(DAm)의 출력이 시작된 후 무효 데이터의 입력이 시작되기 전에 하이에서 로우로 바뀐다.

칩 선택 신호(CS)는 데이터 구동부의 각 단위를 선택하는 신호로서 본 실시예에서는 로우일 때 액티브 상태, 즉 칩이 선택된 상태가 된다. 또한, 중소형 액정 표시 장치처럼 하나의 단위만으로 이루어진 경우에 칩 선택 신호(CS)는 그 단위의 동작 여부를 선택하게 된다.

레지스터 선택 신호(RS)는 인덱스와 영상 데이터를 구분하여 주는 신호로서, 본 실시예에서는 레지스터 선택 신호가 로우(0)인 경우에는 인덱스임을 의미하고, 하이(1)인 경우에는 영상 데이터임을 의미한다.

쓰기 신호(WR)는 데이터를 메모리에 기록하라는 신호로서, 로우일 때 액티브 상태가 된다. 쓰기 신호(WR)의 파형은 칩 선택 신호(CS)의 상태에 따라 달라지는데, 예를 들면 도 4에서는 칩 선택 신호(CS)가 로우인 동안은 메모리가 쓰기 동작을 할 수 있도록 주기 신호의 형태를 가지며 반대로 칩 선택 신호(CS)가 하이인 동안은 메모리의 쓰기 동작이 수행될 수 없도록 하이 상태를 유지한다.

이와 같은 제어 신호를 인덱스 및 영상 데이터와 함께 입력받은 데이터 구동부는 제어 신호에 따라 인덱스가 지정하는 메모리의 해당 위치에 영상 데이터를 기록한다.

이와 같은 과정을 거쳐 한 행의 화소에 대한 영상 데이터의 출력이 완료되면서 변환된 데이터 인에이블 신호(DE1)가 하이에서 로우로 바뀌면, 칩 선택 신호(CS)가 로우에서 하이로 바뀌며 쓰기 신호(WR)는 하이 상태를 계속해서 유지함으로써 메모리의 쓰기 동작을 종료시킨다.

한편, 인터페이스 보드(600)는 생성한 시프트 데이터 인에이블 신호(DE2)를 그 내부의 보상 회로(610)에 제공한다. 보상 회로(610)의 XOR 게이트(XOR)는, 시프트 데이터 인에이블 신호(DE2)가 보상 회로(610)의 버퍼(B)를 거쳐 출력된 신호(B_O)와 시프트 데이터 인에이블 신호(DE2)가 제1 시프트 레지스터(SR1)를 거쳐 한 클록 시프트된 신호(S_SR1)를 입력으로 하여 출력 신호(S_XOR)를 생성하여 출력한다. XOR 게이트(XOR)의 출력 신호(S_XOR)는 두 입력 신호(B_O, S_SR1)의 상태가 동일하면 로우 상태이고 다르면 하이 상태이므로 도 3에 도시한 바와 같은 파형을 가진다.

제2 시프트 레지스터(SR2)는 XOR 게이트(XOR)의 출력 신호(S_XOR)를 한 클록 시프트시켜 출력(S_SR2)하고, 제3 시프트 레지스터(SR3)는 제2 시프트 레지스터(SR_2)의 출력 신호(S_XOR)를 다시 한 클록 시프트시켜 출력(S-SR2)한다.

그런데 본 실시예에서는 앞서 설명한 것처럼 어떤 화소행의 데이터 묶음이 기억될 위치를 알려주는 인덱스가 이전 화소행의 데이터 묶음 몇 클록 뒤에 위치하기 때문에 이를 인식하기 위하여 인터페이스 보드(600)의 보상 회로(610)에서 만들어낸 신호에 기초하여 제어 신호의 상태를 변화시킨다. 이에 대하여 도 4를 참고하여 상세하게 설명한다.

보상 회로(610)의 출력 신호(S_SR2)가 로우 상태에서 하이 상태로 변하면, 하이 상태에 있던 칩 선택 신호(CS)가 로우 상태로 바뀌면서 다시 칩이 선택되고, 레지스터 선택 신호(RS)가 하이에서 로우로 바뀌면서 인덱스(IND)를 받아들여 다음 데이터가 쓰일 데이터 구동부의 메모리의 기억 위치를 설정하고 위와 같은 동작을 통해 다음 행의 영상 데이터를 메모리에 쓴다. 여기서, 보상 회로의 출력 신호(S_SR3)는 출력 신호(S_SR2) 이후에 한 클록 뒤에 발생하여 칩 선택 신호(CS)를 여전히 로우를 유지시키다가 하이 상태가 되게 한다.

한 프레임의 영상 데이터가 메모리에 모두 기억되면 데이터 구동부는 신호선을 통하여 영상 데이터를 해당 화소에 인가한다.

한편, 도 2는 16비트 구동 방식의 보상 회로를 한 예로서 나타낸 것이며, 8비트 구동 방식의 보상 회로에 대하여도 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 상기 회로를 이용하여 용이하게 만들어 낼 수 있을 것이다. 예를 들면, 8비트 구동 방식은 16비트 구동 방식에 비하여 두 배의 데이터 전송 속도를 필요로 하므로 메인 클록(MCLK)에 비하여 2배의 주파수를 갖는 별도의 클록을 두어 보상 신호 또한 그에 맞게 만들어 내면 된다. 즉, 제1 보상 신호를 이용하여 제3 및 제4의 보상 신호를 만들고 제2 보상 신호를 이용하여 제5 및 제6의 보상 신호를 만들 수 있을 것이다.

본 발명은 저온 동작시에 나타나는 신호의 지연 내지 잡음에 관계없이 일정한 보상 신호를 추가하여 정상적인 화면을 표시할 수 있는 평판 표시 장치를 제공하는 것이다.

따라서, 본 발명의 한 실시예는 신호의 지연에 무관하게 일정한 보상 신호를 추가하고 다음 행에 대한 신호가 정상적으로 동작하게 하여 데이터를 기록할 메모리를 강제로 지정함으로써 지연에 무관하게 화면을 표시할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

예를 들면, 본 발명의 실시예를 액정 표시 장치를 참조하여 설명하여 설명하였으나, RGB 인터페이스 방식을 사용하는 경우라면 유기 전계 발광 표시 장치와 같은 평판 표시 장치에도 적용될 수 있다.

전술한 바와 같이, 신호의 지연으로 인하여 데이터가 기록되지 못하게 됨으로써 화면이 표시되지 않거나 잡음이 생기는 현상을 방지하기 위하여 한 행이 끝나는 시점에 다음 행에 대한 보상 신호를 강제로 추가하여 메모리에 데이터를 기록함으로써 신호의 지연에 무관하게 화면을 표시할 수 있는 평판 표시 장치를 제공할 수 있다.

Claims (4)

1. 복수의 화소와 이에 신호를 공급하는 복수의 게이트선 및 복수의 데이터선, 상기 게이트선에 연결되는 게이트 구동부 및 상기 데이터선에 연결되며 외부로부터의 데이터를 기록하기 위한 메모리를 갖는 데이터 구동부를 포함하는 표시 모듈, 그리고

   외부로부터의 데이터와 제1 제어 신호에 기초하여 상기 데이터의 제어에 필요한 복수의 제2 제어 신호를 생성하여 상기 데이터와 함께 상기 표시 모듈에 공급하는 인터페이스 보드

   를 포함하며,

   상기 데이터 구동부는 상기 제2 제어 신호에 따라 상기 인터페이스 보드로부터의 데이터를 상기 메모리에 기록하고 상기 데이터선에 인가하며,

   상기 인터페이스 보드는,

   데이터가 기억될 메모리의 위치를 지정해 주는 인덱스 신호를 생성하여 현재 행에 대한 데이터와 다음 행에 대한 데이터 사이에 끼워 넣어 상기 데이터 구동부로 공급하며,

   상기 인터페이스 보드는 복수의 보상 신호를 발생시킴으로써 상기 제2 제어 신호가 상기 인덱스 신호를 인식하도록 하는 보상 회로

   를 포함하는

   평판 표시 장치.
2. 제1항에서,

   상기 보상 회로는 버퍼, 제1 내지 제3의 시프트 레지스터 및 배타 논리합 게이트로 이루어지며, 상기 버퍼와 상기 제1 시프트 레지스터는 서로 병렬로 연결되어 상기 데이터 인에이블 신호를 각각 수신하고, 상기 배타 논리합 게이트는 상기 제2 시프트 레지스터에 연결되고 상기 버퍼와 상기 제1 시프트 레지스터의 출력을 수신하여 상기 제2 시프트 레지스터로 공급하며, 상기 제2 시프트 레지스터는 상기 출력을 수신하여 제1 보상 신호를 출력하고, 상기 제3 시프트 레지스터는 상기 제2 시프트 레지스터에 연결되어 제1 보상 신호를 수신하여 상기 제2 보상 신호를 출력하는 평판 표시 장치.
3. 제1항에서,

   데이터가 기억될 메모리의 위치를 지정하는 상기 인덱스 신호는 현재 행에 대한 데이터와 적어도 한 클록 이상 차이가 나는 평판 표시 장치.
4. 제2항에서,

   상기 제1 및 제2 보상 신호는 16비트 구동 회로의 보상 신호인 평판 표시 장치.

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