KR100898752B1 - High density semiconductor memory device and method for manufacturing the same - Google Patents

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KR100898752B1
KR100898752B1 KR20070094687A KR20070094687A KR100898752B1 KR 100898752 B1 KR100898752 B1 KR 100898752B1 KR 20070094687 A KR20070094687 A KR 20070094687A KR 20070094687 A KR20070094687 A KR 20070094687A KR 100898752 B1 KR100898752 B1 KR 100898752B1
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김약연
김태엽
박병철
이성재
장문규
전명심
최철종
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한국전자통신연구원
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Abstract

본 발명은 반도체 메모리 소자의 고집적화에 따른 누설전류(leakage current)의 발생을 억제하여 정확한 데이터 판독이 가능한 고집적 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 고집적 반도체 메모리 소자는 기판에 형성되고, 채널영역과 쇼트키접합(schottky junction)을 형성하는 소스 및 드레인 전극 및 상기 채널영역의 기판 상부에 형성되고, 복수개의 실리콘나노점으로 구성된 플로팅게이트를 포함하고 있으며, 이를 통하여 반도체 메모리 소자의 고집적화에 따른 누설전류의 발생을 억제시켜 정확한 데이터 판독이 가능한 고집적 반도체 메모리 소자를 제공하는 효과가 있다. The present invention relates to a leakage current (leakage current) accurate data reading is possible highly integrated semiconductor memory device and a method of manufacturing the same to suppress the occurrence of the of the high integration of a semiconductor memory device, a highly integrated semiconductor memory device embodying the present invention for this purpose is a substrate formed and is formed on a substrate of the source for forming the channel region and the Schottky junction (schottky junction), and the drain electrode and the channel region, and includes a floating gate consisting of a plurality of silicon nano dots, a semiconductor memory device through which to suppress the generation of the leakage current corresponding to the degree of integration has the effect of providing a highly integrated semiconductor memory device capable of accurate data reading.
플래시메모리, 쇼트기 접합, 금속 실리사이드 Flash memory, Schottky junction, the metal silicide

Description

고집적 반도체 메모리 소자 및 그 제조방법{HIGH DENSITY SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME} A highly integrated semiconductor memory device and a method of manufacturing {HIGH DENSITY SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 반도체 메모리 소자의 고집적화에 따른 누설전류의 발생을 억제하여 정확한 데이터 판독이 가능한 고집적 반도체 메모리 소자 및 그 제조방법에 관한 것이다. The present invention relates to a semiconductor memory device and relates to a manufacturing method, more particularly, to a highly integrated semiconductor memory device is correct data readable by suppressing the generation of leakage current in accordance with the high integration of the semiconductor memory device and a method of manufacturing the same.

반도체 메모리 소자 중에서 플래시메모리(flash memory)는 휴대폰, 카메라 그리고 MP3와 같은 휴대기기의 출현으로 지난 몇 년간 폭발적인 성장을 하고 있으며, IT(Imformation technolgy)기술과 가전기술의 발달로 인하여 플래시메모리는 이들 분야의 저장매체로서 지속적인 관심을 받고 있다. Flash memory (flash memory) in a semiconductor memory device are mobile phones, cameras, and has been for the past few years, explosive growth with the advent of mobile devices, such as MP3, due to the development of the IT (Imformation technolgy) technology and consumer electronics technology, flash memory areas of these as the storage media is under constant attention.

도 1은 종래기술에 따른 플래시메모리를 도시한 단면도이다. 1 is a cross-sectional view showing a flash memory according to the prior art.

도 1을 참조하면, 종래기술에 따른 플래시메모리는 채널영역(160)과 채널영역(160) 양측에 서로 접하도록 형성된 소스 및 드레인 영역(110)이 구비된 기판(100), 채널영역(160)의 기판(100)상에 형성된 터널링절연막(tunneling dielectric layer, 120), 터널링절연막(120) 상에 폴리실리콘(poly-Si)으로 형성된 플로팅게이트(floating gate, 130), 플로팅게이트(130) 상에 형성된 게이트절연막(gate dielectric layer, 140) 및 게이트절연막(140) 상에 형성된 제어게이트(control gate, 150)를 포함한다. 1, the flash memory according to the prior art is a channel region 160 and the channel region 160 of substrate 100, source and drain regions 110 is provided is formed so as to be in contact with each other on both sides of the channel region 160, of the substrate 100, a tunnel insulating film (tunneling dielectric layer, 120), a floating gate (floating gate, 130) formed on the tunnel insulating film 120 of polysilicon (poly-Si) formed on, on the floating gate 130 formed a gate insulating film (gate dielectric layer, 140) and the gate insulating film control gate (control gate, 150) formed on a (140). 이러한 구성을 갖는 플래시메모리는 플로팅게이트(130)에 전하를 주입 또는 제거하는 것에 의해 트랜지스터의 문턱전압(threshold voltage)이 변화하는 현상을 메모리 동작원리로 적용하고 있다. A flash memory having such a configuration has application to a phenomenon in which changes in the threshold voltage (threshold voltage) of the transistor by implantation or remove charge in the floating gate 130 to the memory operation principle.

하지만, 최근 반도체 소자의 디자인 룰(design rule)이 감소함에 따라 플래시메모리 소자의 소스 및 드레인 영역(110) 사이의 간격이 좁아지고, 채널영역(160), 소스 및 드레인 영역(110)의 도핑농도가 증가함에 따라 단채널효과(Short Channel Effect, SCE)가 발생한다. However, the distance between the source and drain regions 110 of the flash memory device is narrowed in accordance with the recent design rule of semiconductor devices (design rule) is reduced, the dopant concentration of the channel region 160, the source and drain regions (110) increases, the short channel effect (short channel effect, SCE) arising. 특히, 단채널효과로 인한 누설전류로 인하여 트랜지스터의 문턱전압이 변화하여 정확한 데이터 판독이 어려워지는 문제점이 있다. In particular, due to the leakage current due to the short channel effect, there is a problem that the threshold voltage of the transistor to change difficult to correct data read.

또한, 종래기술에 따른 플래시메모리 소자는 전하를 저장하기 위하여 플로팅게이트(130) 내부에 형성된 트랩사이트(trap site)를 이용하는데 정보를 저장하기 위한 충분한 공간 즉, 많은 트랩사이트를 확보하기 위하여 플로팅게이트(130)를 두껍게 형성해야 하기 때문에 플래시메모리 소자의 고집적화를 어렵게 만드는 문제점이 있다. Further, the flash memory device according to the related art is sufficient space that is, the floating gate in order to secure the number of trap sites for storing the information for using the trap site (trap site) formed in the floating gate 130 to store the electric charge since the need to form a 130 thick, there is a problem that makes it difficult for high integration of a flash memory device. 또한, 트랩사이트에 의한 전하포획(charge trap)은 그 포획력이 약하기 때문에 정보를 저장하는 시간 즉, 리텐션타임(retention time)이 짧다는 문제점이 있다. In addition, the charge trapped by the trap sites (charge trap) has the time, that is, the retention time (retention time) is shorter problem is to store information that is weak trapping force.

또한, 종래기술에 따른 플래시메모리 소자는 플로팅게이트(130)에 전하를 주입 또는 제거하기 위하여 열전자주입(hot electron injection) 또는 FN터널 링(Fowler-Nordheim tunneling)을 사용하는데 열전자주입 또는 FN터널링은 고전압 예컨대, 14V ~ 20V 범위의 전압을 요구하는 프로세스이기 때문에 소비전력이 크며, 플로팅게이트(130)에 전하를 주입 또는 제거하는 과정에서 터널링절연막(120)에 가해지는 응력(stress)으로 인하여 터널링절연막(120)의 열화 및 플로팅게이트(130)에 저장된 데이터 즉, 전하가 누설되는 문제점이 있다. Further, the flash memory device uses a hot electron injection (hot electron injection) or FN tunnel ring (Fowler-Nordheim tunneling), to inject or remove charge in the floating gate 130, hot electron injection or FN tunneling according to the prior art is a high voltage for example, because a process that requires a voltage of 14V ~ 20V range large power consumption, because in the course of implantation or remove charge in the floating gate 130 to the stress (stress) applied to the tunnel insulating film 120, the tunneling insulation film ( data stored in the degradation and the floating gate 130 of 120), that is, there is a problem in that the charge leak.

본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, 메모리 용량이 증가함에 따라 즉, 반도체 메모리 소자가 고집적화됨에 따라 발생하는 누설전류를 억제함으로써, 정확한 데이터 판독이 가능한 고집적 반도체 메모리 소자 및 그 제조방법을 제공하는데 목적이 있다. The present invention is the that the memory capacity increases, in accordance with that is, by suppressing the leakage current that occurs as the semiconductor memory device of high integration, high density semiconductor memory is correct data readable device and a manufacturing method proposed to solve the above problems to provide it for this purpose.

또한, 본 발명은 고집적 반도체 메모리 소자의 제조공정을 단순화시킬 수 있는 고집적 반도체 메모리 소자 및 그 제조방법을 다른 목적이 있다. In addition, the present invention has a further object a highly integrated semiconductor memory device and a method of manufacturing the same, which can simplify the manufacturing process of highly integrated semiconductor memory device.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 고집적 반도체 메모리 소자는 기판에 형성되고, 채널영역과 쇼트키접합(schottky junction)을 형성하는 소스 및 드레인 전극 및 상기 채널영역의 기판 상부에 형성되고, 복수개의 실리콘나노점(Si-nanodot)으로 구성된 플로팅게이트를 포함한다. A highly integrated semiconductor memory device of the present invention according to one aspect for achieving the above object is formed on a substrate, source and drain electrodes to form a channel region and the Schottky junction (schottky junction), and is formed on a substrate in the channel region , and a floating gate comprised of a plurality of the silicon nano-dots (Si-nanodot). 또한, 상기 플로팅게이 트 상부에 형성된 게이트절연막을 더 포함할 수 있다. And, the method may further include a gate insulating film formed on the floating gated top. 또한, 상기 채널영역의 기판과 플로팅게이트 사이에 형성된 터널링절연막 및 상기 플로팅게이트 상부에 형성된 제어게이트를 더 포함할 수 있다. In addition, a control gate formed, the tunnel insulating film and the floating gate formed between the upper substrate and the floating gate in the channel region may further include.

상기 채널영역은 실리콘으로 형성할 수 있고, 상기 소스 및 드레인 전극은 금속실리사이드로 형성할 수 있다. The channel region may be formed of silicon, and the source and drain electrodes may be formed of a metal silicide. 이때, 전자(electron)를 다수캐리어(majority carrier)로 사용하는 경우, 상기 소스 및 드레인 전극은 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있으며, 정공(hole)을 다수캐리어로 사용하는 경우, 상기 소스 및 드레인 전극은 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. At this time, in the case of using the electron (electron) by majority carriers (majority carrier), the source and drain electrodes is erbium (Er), ytterbium (Yb), samarium (Sm), yttrium (Y), the dolryum (Gd) , in the case of using the terbium (Tb), and cerium may include any one selected from the group consisting of (Ce), and a hole (hole) to the majority carriers, the source and drain electrodes are platinum (Pt), lead (Pb) and iridium may include any one selected from the group consisting of (Ir).

상기 실리콘나노점은 실리콘화합물을 기저체(basal body)로 형성할 수 있으며, 상기 실리콘화합물 기저체는 실리콘산화물, 실리콘질화물 및 실리콘카본으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. The silicon nano-dots can be formed in the base body (basal body) of the silicon compound, the silicon compound base body may include any one selected from the group consisting of silicon oxide, silicon nitride and silicon carbon.

상기 기판은 벌크(bulk) 실리콘기판 또는 SOI(Silicon On Insulator) 기판을 사용할 수 있다. The substrate may be a bulk (bulk) silicon substrate or a SOI (Silicon On Insulator) substrate.

상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 고집적 반도체 메모리 소자의 제조방법은 기판에 채널영역 및 상기 채널영역과 쇼트키접합을 형성하는 소스 및 드레인 전극을 형성하는 단계; Step of the manufacturing method of the highly integrated semiconductor memory device of the present invention according to another aspect for achieving the above object is to form a source and drain electrodes to form a channel region and the channel region and the Schottky junction in a substrate; 상기 기판상에 터널링절연막을 형성하는 단계; Forming a tunnel insulating film on the substrate; 상기 터널링절연막상에 복수개의 실리콘나노점으로 구성된 플로팅게이트를 형성하는 단계; Forming a floating gate consisting of a plurality of silicon nano dots on the tunneling insulation film; 상기 플로팅게이트 상부에 제어게이트를 형성하는 단계 및 상기 소스 및 드레인 전극이 노출되도록 상기 제어게이트, 플로팅게이트 및 터널링절연막을 선택적으로 식각하는 단계를 포함한다. The floating gate such that the upper stage and the source and drain electrodes are exposed to form the control gate in a step of selectively etching the control gate, a floating gate and a tunnel insulating film. 또한, 상기 플로팅게이트 상부에 게이트절연막을 형성하는 단계를 더 포함할 수 있다. And, the method may further include forming a gate insulating film on the floating gate upper.

상기 채널영역은 실리콘으로 형성할 수 있으며, 상기 소스 및 드레인 전극은 금속실리사이드로 형성할 수 있다. The channel region may be formed of silicon, and the source and drain electrodes may be formed of a metal silicide. 이때, 전자를 다수캐리어로 사용하는 경우, 상기 소스 및 드레인 전극은 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있으며, 정공을 다수캐리어로 사용하는 경우, 상기 소스 및 드레인 전극은 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있다. At this time, in the case of using the electron as majority carriers, the source and drain electrodes is erbium (Er), ytterbium (Yb), samarium (Sm), yttrium (Y), the dolryum (Gd), terbium (Tb), and cerium (Ce) may be formed using any one selected from the group consisting of, in the case of using a hole into multiple carriers, the source and drain electrodes are platinum (Pt), lead (Pb), and iridium group consisting of (Ir) from can be formed using any one selected.

상기 실리콘나노점은 실리콘화합물을 기저체로 형성할 수 있으며, 상기 실리콘화합물 기저체는 실리콘산화물, 실리콘질화물 및 실리콘카본으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. The silicon nano-dots can be formed a silicon compound base body, wherein said silicon compound base body may be formed of one selected from the group consisting of silicon oxide, silicon nitride and silicon carbon.

본 발명은 소스 및 드레인 전극을 금속실리사이드로 형성함으로써, 반도체 메모리 소자가 고집적화됨에 따른 소스 및 드레인 전극 사이 및 플로팅게이트와 소스 및 드레인 전극 사이의 누설전류 발생을 억제하여 반도체 메모리 소자의 문턱전압이 변화하는 것을 방지할 수 있으며, 이를 통하여 정확한 데이터 판독을 가능하게 할 수 있는 효과가 있다. The present invention, by forming the source and drain electrodes of a metal silicide, a threshold voltage of the semiconductor memory device to suppress the leakage current between the source and drain electrodes and between the floating gate and the source and drain electrodes according As the semiconductor memory device of high integration is changed It can be prevented, and there is an effect that may enable an accurate data read through it.

또한, 본 발명은 플로팅게이트를 복수개의 실리콘나노점으로 형성함으로써, 터널링절연막의 열화에 따른 플로팅게이트의 누설전류를 억제할 수 있으며, 플로팅게이트의 크기를 획기적으로 감소시켜 집적도를 향상시킬 수 있다. In addition, the invention may be by forming the floating gates of a plurality of the silicon nano-dots, to suppress the leakage current of the floating gate in accordance with the deterioration of the tunneling insulation film, and to drastically reduce the size of the floating gate increase the degree of integration. 또한, 실리콘나노점의 큰 전하포획력으로 인하여 리텐션타임을 증가시킬 수 있는 효과가 있다. In addition, there is an effect that can increase the retention time due to the larger charge trapping force of the silicon nano-dots.

또한, 본 발명은 플로팅게이트를 형성하기 위한 실리콘화합물 기저체가 게이트절연막으로 작용함으로써, 공정스탭(process step)을 단축시킬 수 있으며, 이를 통하여 반도체 메모리 소자의 생산비용을 절감할 수 있는 효과가 있다. In addition, the present invention by acting as a gate insulating film body underlying silicon compound for forming the floating gate, it is possible to shorten the process staff (process step), there is an effect that it is possible to reduce the production cost of the semiconductor memory elements through it.

또한, 본 발명은 반도체 메모리 소자의 고집적화에 따른 누설전류의 발생을 억제함으로써, 터널링절연막 두께를 감소시킬 수 있으며, 이를 통하여 플로팅게이트에 전하를 주입 또는 제거할 때 전하를 직접터널링(dirsct tunnelimg)시킬 수 있는 효과가 있다. In addition, the present invention suppresses the occurrence of the leakage current corresponding to the high integration of a semiconductor memory device, it is possible to reduce the tunneling insulating film thickness, be it direct tunneling (dirsct tunnelimg) an electric charge when injecting or removing charge on the floating gate via there is an effect that it is possible. 여기서, 플로팅게이트에 전하를 주입 또는 제거할 때 직접터널링을 사용할 경우, 터널링절연막의 내구성을 향상, 반도체 메모리 소자의 동작속도를 향상 및 동작전압을 낮출 수 있는 효과가 있다. Here, the use of direct tunnel injection or to remove charge in the floating gate, there is improved the durability of the tunnel insulating film, the difference in the operating speed of the semiconductor memory device can reduce the increase and operating voltages.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. To be described in detail below enough to easily carry out self technical features of the present invention one of ordinary skill in the art, with reference to the accompanying drawings, the preferred embodiment of the present invention will be described. 또한 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상 에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. Further, in the figures, the dimensions of layers and regions will exaggerated for the sake of clarity, or layers if that is mentioned is that in the other layer or substrate "a" it may be directly formed on another layer or substrate, or they may be interposed between a third layer. 또한 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 요소를 나타낸다. In addition, portions indicated by the same reference numerals throughout the specification denotes the same element.

도 2는 본 발명의 실시예에 따른 고집적 반도체 메모리 소자를 도시한 단면도이다. Figure 2 is a cross-sectional view of a highly integrated semiconductor memory device according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 고집적 반도체 메모리 소자는 기판에 형성되고, 채널영역(220B)과 쇼트키접합(schottky junction)을 형성하는 소스 및 드레인 전극(220A) 및 채널영역(220B)의 기판 상부에 형성되고, 복수개의 실리콘나노점으로 구성된 플로팅게이트(260A)를 포함한다. , The highly integrated semiconductor memory device embodying the present invention is formed on the substrate, a channel region (220B) and a Schottky junction (schottky junction) to form the source and drain electrodes (220A) and a channel region (220B) as shown in Figure 2, a is formed on the upper substrate, and a floating gate (260A) consisting of a plurality of the silicon nano-dots. 또한, 채널영역(220B)의 기판과 플로팅게이트(260A) 사이에 형성된 터널링절연막(250) 및 플로팅게이트(260A) 상부에 형성된 제어게이트(280)를 더 포함할 수 있다. And, the method may further include a control gate 280 formed on the substrate and the floating gate upper tunneling insulation film 250 and the floating gate (260A) formed between (260A) of the channel section (220B). 또한, 플로팅게이트(260A) 상부에 형성된 게이트절연막(270)을 더 포함할 수 있다. And, the method may further include a gate insulating film 270 is formed on the floating gate (260A).

이때, 채널영역(220B)은 실리콘으로 형성할 수 있으며, 소스 및 드레인 전극(220A)을 금속실리사이드로 형성할 수 있다. At this time, the channel region (220B) can be formed of silicon, it is possible to form the source and drain electrodes (220A) of a metal silicide. 이를 통하여 실리콘으로 형성된 채널영역(220B)과 소스 및 드레인 전극(220A) 사이에 쇼트키접합을 형성할 수 있다. Between them a channel region (220B) and the source and drain electrodes (220A) formed of the silicon via may form a Schottky junction. 이와 같이, 채널영역(220B)과 소스 및 드레인 전극(220A) 사이에 쇼트키접합을 형성함으로써, 채널영역(220B)과 소스 및 드레인 전극(220A) 사이에 쇼트키장벽(schottky barrier)을 형성할 수 있으며, 이를 통하여 소스 및 드레인 전극(220A) 사이의 누설전류가 발생하는 것을 억제할 수 있다. Thus, to form a channel region (220B) and the source and by forming a Schottky junction between the drain electrode (220A), a channel region a Schottky barrier (schottky barrier) between (220B) and the source and drain electrodes (220A) number, and it can be inhibited from a leakage current between the source and drain electrodes (220A) generated by them.

여기서, 전자를 다수캐리어로 사용하는 경우, 소스 및 드레인 전극(220A)은 전자에 대한 쇼트키장벽이 낮은 물질 예컨대, 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있다. Here, in the case of using the electron as majority carriers, source and drain electrodes, erbium (Er) (220A) has a low Schottky barrier to the electronic material, for example, ytterbium (Yb), samarium (Sm), yttrium (Y) It can be formed using any one selected from the dolryum (Gd), terbium (Tb), and the group consisting of cerium (Ce). 또한, 정공을 다수캐리어로 사용하는 경우, 소스 및 드레인 전극은 정공에 대한 쇼트키장벽이 낮은 물질 예컨대, 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있다. In the case of using a hole into multiple carriers, the source and drain electrodes is a low Schottky barrier to holes substance, for example, platinum (Pt), lead using any one selected from the group consisting of (Pb), and iridium (Ir) and it can be formed.

복수개의 실리콘나노점으로 형성된 플로팅게이트(260A)는 실리콘화합물을 기저체(260)로 형성할 수 있다. The floating gate (260A) formed of a plurality of silicon nano dots may be formed of silicon compound to a base body (260). 이때, 실리콘화합물 기저체(260)는 실리콘산화물, 실리콘질화물 및 실리콘카본으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있으며, 실리콘나노점에 전하가 주입 또는 제거되면서 데이터를 저장한다. At this point, the silicon compound base body 260 may be formed of one selected from the group consisting of silicon oxide, silicon nitride and silicon carbon, and stores the data as electric charges are injected into or removed from the silicon nano-dots.

여기서, 실리콘화합물 기저체(260) 예컨대, 실리콘산화물, 실리콘질화물 또는 실리콘카본은 절연물질이기 때문에 게이트절연막으로 작용할 수 있다. Here, the silicon compound base body 260, for example, silicon oxide, silicon nitride or silicon carbon can function as a gate insulating film because the insulating material.

한편, 실리콘화합물 기저체(260)가 제공하는 절연특성만으로 제어게이트(280)와 제어게이트(280) 하부구조물 사이의 절연특성이 부족할 경우 도면에 도시된 바와 같이, 제어게이트(280)와 실리콘화합물 기저체(260) 사이에 게이트절연막(270)을 더 형성할 수도 있다. On the other hand, the control gate 280 and the silicon compound as shown in the figure, if there is insufficient insulating property between the silicon compound base body 260, only the insulating properties provided by the control gate 280 and the control gate 280 is lower structure a base body a gate insulating film 270 between (260) may be further formed.

제어게이트(280)는 폴리실리콘, 텅스텐(W) 또는 티타늄(Ti)과 같은 금속물질, 티타늄질화물과 같은 도전성 금속질화물 및 텅스텐실리사이드 또는 티타늄실리사이드와 같은 금속실리사이드로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. The control gate 280 is polysilicon, tungsten (W) or titanium either or they are laminated selected from (Ti) and a metal material, a conductive metal nitride, and tungsten silicide, or the group consisting of a metal silicide such as titanium silicide, such as titanium nitride, such as a stacked film can be formed.

기판은 벌크실리콘기판을 사용할 수 있으며, 바람직하게는 고집적 반도체 메 모리 소자의 누설전류를 감소시키고, 구동전류(driving current)를 증가시키기 위하여 SOI 기판을 사용하는 것이 좋다. The substrate can use a bulk silicon substrate, preferably to reduce the leakage current of a highly integrated semiconductor memory device, it is preferable to use an SOI substrate in order to increase the driving current (driving current). 이때, SOI 기판은 기계적인 지지를 위한 지지기판(200), 지지기판(200) 상부에 형성된 매립산화층(Buried Oxide Layer, 210), 매립산화층(210) 상부에 형성된 실리콘기판 - 채널영역(220B)과 소스 및 드레인 전극(220A)이 형성된 영역 - 을 포함할 수 있다. At this point, SOI substrate the support substrate 200, a support substrate 200, a buried oxide layer (Buried Oxide Layer, 210) formed in the upper silicon substrate formed on the buried oxide layer 210 for a mechanical support-channel section (220B) It may include - with the source and drain electrodes (220A) are formed in the area.

여기서, 실리콘기판의 두께는 제어게이트(280)가 제어하는 전계가 채널영역(220B)을 완전히 제어할 수 있는 두께로 형성하는 것이 바람직하다. Here, the thickness of the silicon substrate it is preferred that the electric field under the control of the control gate 280 is formed to a thickness which can take complete control of the channel region (220B). 이로써, 제어게이트(280)가 제어하는 채널영역(220B)의 두께가 감소하여 반전층(inversion layer)의 형성을 매우 용이하게 조절할 수 있으며, 이는 결과적으로 반도체 메모리 소자의 소스 및 드레인 전극(220A) 간의 누설전류를 감소시키는 효과가 있다. Thus, the control gate 280 is to decrease the thickness of the channel section (220B) for controlling can be adjusted very easily to the formation of the inversion layer (inversion layer), which as a result the source and drain electrodes (220A) of the semiconductor memory device there is between the effect of reducing the leakage current.

이와 같이, 본 발명은 소스 및 드레인 전극(220A)을 금속실리사이드로 형성함으로써, 반도체 메모리 소자가 고집적화됨에 따른 소스 및 드레인 전극(220A) 사이의 누설전류의 발생을 억제하여 반도체 메모리 소자의 문턱전압이 변화하는 것을 방지할 수 있으며, 이를 통하여 정확한 데이터 판독을 가능하게 할 수 있다. Thus, the present invention is that the threshold voltage by forming the source and drain electrodes (220A) of a metal silicide, to suppress generation of leakage current between the semiconductor memory source according As the device is highly integrated and the drain electrode (220A) a semiconductor memory device It can be prevented from changing, and may enable an accurate data read through it. 또한, 복수개의 실리콘나노점으로 구성된 플로팅게이트(260A)와 소스 및 드레인 전극(220A) 사이에도 쇼트키장벽이 형성되기 때문에 플로팅게이트(260A)와 소스 및 드레인 전극(220A) 사이에 발생하는 누설전류를 억제할 수 있다. In addition, since, even among a plurality of the silicon nano-dots in the floating gate (260A) and the source and drain electrodes (220A) configured to be a Schottky barrier formation leakage current generated between the floating gate (260A) and the source and drain electrodes (220A) a it can be suppressed.

또한, 본 발명은 플로팅게이트(260A)를 복수개의 실리콘나노점으로 형성함으로써, 종래의 플로팅게이트에 비하여 작은 부피로 플로팅게이트(260A)를 형성하더라도 충분한 전하저장공간을 확보할 수 있으며, 이에 따라 플로팅게이트(260A)의 크기를 획기적으로 감소시켜 반도체 메모리 소자의 집적도를 향상시킬 수 있다. In addition, the present invention by forming a floating gate (260A) of a plurality of the silicon nano-dots, even if forming a floating gate (260A) to a small volume in comparison with the conventional floating gate, and can secure a sufficient charge storage space, so that the floating by reducing the size of the gate (260A) dramatically it can improve the degree of integration of semiconductor memory devices.

또한, 본 발명은 터널링절연막(250)의 열화로 인하여 플로팅게이트(260A)와 소스 및 드레인 전극(220A)간에 단락이 발생하여도 단락된 소수의 실리콘나노점만 영향을 받고, 나머지 다수의 실리콘나노점은 영향을 받지 않으므로 안정적인 소자 동작특성을 확보할 수 있다. In addition, the invention being only affect degradation in due floating gate (260A) and the source and drain silicon nano-dots in Fig shorted small number to a short circuit between the electrode (220A) of the tunnel insulating film 250, and the remaining number of silicon nano that is not affected can ensure reliable device operation characteristics. 즉, 균일한 문턱전압의 분포를 유지할 수 있다. That is, it is possible to maintain the distribution of a uniform threshold voltage.

또한, 본 발명은 전하를 높은 전위장벽(potential barrier)을 갖는 실리콘나노점의 전위우물(potential well) 안에 포획하기 때문에 누설전류의 발생을 방지하고, 리텐션타임을 증가시킬 수 있다. The invention may also be due to the charge trapped in the high potential barrier (potential barrier) the silicon nano-dots potential well (potential well) of which prevent the occurrence of leakage current and increases the retention time.

또한, 본 발명의 고집적 반도체 메모리 소자는 소소 및 드레인 전극(220A)을 금속실리사이드로 형성하고, 플로팅게이트(260A)를 복수개의 실리콘나노점으로 형성하여 누설전류의 발생을 억제함으로써, 터널링절연막(250)의 두께를 종래보다 얇게 예컨대, 6nm 이하로 형성할 수 있으며, 이를 통하여 플로팅게이트(260A)에 전하를 주입 또는 제거할 때, 직접터널링 방식을 사용할 수 있다.[S. Further, by forming a highly integrated semiconductor memory device Sound and a drain electrode (220A) to form a metal silicide, and the floating gate (260A) of the present invention into a plurality of silicon nano dots suppress the occurrence of leakage current, the tunneling insulation film (250 ), for example a thickness thinner than the prior art, can be formed to less than 6nm, to inject or remove charge in the floating gate (260A) through it, can be used to direct tunneling scheme. [S of. Lai, "Tunnel oxide and ETOX tm flash scaling limitation", in Tech. Lai, "Tunnel oxide and ETOX tm flash scaling limitation", in Tech. Dig. Dig. of Int`I Nonvolatile Memory Technology Conference(1998), pp. of Int`I Nonvolatile Memory Technology Conference (1998), pp. 6-7] 직접터널링 방식을 사용할 경우, 터널링절연막(250)의 내구성을 향상시킬 수 있으며, 반도체 메모리 소자의 동작속도 향상 및 동작전압을 낮출 수 있다. 6-7] When using the direct tunneling method, it is possible to improve the durability of the tunneling insulating layer 250, it can be reduced to improve the operating speed and the operating voltage of the semiconductor memory device. 이는 직접터널링이 종래의 열전자주입 또는 FN터널링에 비하여 낮은 전압 예컨대, 3V ~ 5V 범위의 전압을 요구하는 프로세스이기 때문이다. This is because direct tunneling is a process that requires a low voltage, for example, a voltage in the range 3V ~ 5V in comparison with the conventional hot electron injection or FN tunneling.

이하, 본 발명에 따른 고집적 반도체 메모리 소자의 제조방법에 대한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. With reference to the accompanying drawings, an embodiment of a method of manufacturing a highly integrated semiconductor memory device according to the present invention will be described in detail. 이하의 공정설명에서 반도체 소자의 제조방법이나 이에 관련된 성막방법에 관련된 기술내용 중 알려진 기술에 대해서는 설명하지 아니하였고, 이는 이러한 알려진 기술들에 의해 본 발명의 기술적 범위가 제한되지 않음을 의미한다. In the process described below it was not described for the known technique of the description relating to the method and its associated film formation method of a semiconductor device, which means that the technical scope of the present invention by these known techniques is not limited.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 공정단면도이다. Figure 3a-3d is a cross-sectional views showing a method of manufacturing a semiconductor memory device according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 기계적인 지지를 위한 지지기판(200), 지지기판(200) 상에 형성된 매립산화층(210) 및 매립산화층(210) 상에 형성된 실리콘기판(220)을 포함하는 SOI 기판을 제공한다. As shown in Figure 3a, SOI comprising a supporting substrate 200, a support substrate a buried oxide layer 210 and the buried oxide layer a silicon substrate 220 formed on the (210) formed on the substrate 200 for mechanical support It provides a substrate. 이때, SOI 기판 대신에 벌크실리콘기판을 사용할 수도 있다. At this time, it is also possible to use a bulk silicon substrate instead of the SOI substrate.

여기서, 실리콘기판(220)의 두께는 후속 공정을 통하여 형성될 제어게이트가 제어하는 전계가 채널영역을 완전히 조절할 수 있는 두께로 형성하는 것이 바람직하다. Here, the thickness of the silicon substrate 220, it is preferable that the electric field under the control of the control gate is formed through the subsequent process is formed to a thickness that can completely control the channel region. 이로써, 제어게이트가 제어하는 채널영역의 두께가 감소하여 반전층의 형성을 매우 용이하게 조절할 수 있으며, 이를 통하여 고집적 반도체 메모리 소자의 소스 및 드레인 전극간의 누설전류를 감소시킬 수 있다. Thus, the control gate and to the decrease in the thickness of the control channel region to control very easily the formation of the inversion layer, it is possible to reduce the leakage current between the source and drain electrodes of a highly integrated semiconductor memory device through this.

다음으로, 실리콘기판(220) 상에 희생막을 형성한 후, 희생막을 선택적으로 식각하여 소스 및 드레인 전극이 형성될 영역을 오픈(open)하는 희생막패턴(230)을 형성한다. Next, the silicon substrate forming a sacrifice layer pattern 230 to 220. After the formation of the sacrificial film on an open (open), and the source region to be a drain electrode are formed by selectively etching the sacrificial film. 이때, 희생막패턴(230)이 덮고 있는 실리콘기판(220)이 후속 공정을 통하여 채널영역으로 작용한다.(도 3b 참조) At this time, the action of the silicon substrate 220, covering the sacrificial layer pattern 230 is the channel region through a subsequent process (see FIG. 3b)

다음으로, 희생막패턴(230)을 포함하는 실리콘기판(220) 전면에 금속막(240)을 형성한다. Next, to form the sacrificial layer pattern (230) silicon substrate the metal film 240 on the front 220 including the. 이때, 금속막(240)은 소스 및 드레인 전극을 금속실리사이드로 형성하기 위한 것으로, 본 발명의 고집적 메모리 소자가 전자를 다수캐리어로 사용하는 경우, 금속막(240)은 전자에 대한 쇼트키장벽이 낮은 물질 예컨대, 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있으며, 정공을 다수캐리어로 사용하는 경우, 정공에 대한 쇼트키장벽이 낮은 물질 예컨대, 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성할 수 있다. At this time, the metal film 240 is a Schottky barrier for the source and the drain electrode as to form a metal silicide, a high-density memory, if the device is used for electronic as majority carriers, a metal film 240 of the present invention is e using a lower material, for example, erbium (Er), ytterbium (Yb), samarium (Sm), yttrium (Y), the dolryum (Gd), terbium any one selected from the group consisting of a (Tb), and cerium (Ce) It may form, in the case of using the hole as majority carriers, and formed using any one selected from a low Schottky barrier to holes substance, for example, platinum consisting of (Pt), lead (Pb), and iridium (Ir) group can do.

도 3b에 도시된 바와 같이, 소스 및 드레인 전극(220A)을 금속실리사이드로 형성하기 위하여 열처리를 실시한다. As shown in Figure 3b, to a heat treatment to form source and drain electrodes (220A) of a metal silicide. 이때, 열처리는 실리콘기판(220)과 금속막(240)을 서로 반응시켜 금속실리사이드로 변환시키기 위한 것으로, 급속열처리방법(Rapid Thermai Annealing, RTA), 퍼니스열처리방법(furnace annealing) 및 레이져열처리방법(laser annealing)으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시할 수 있다. At this time, the heat treatment is intended to react with each other, the silicon substrate 220 and the metal film 240 to convert the metal silicide, rapid thermal annealing method (Rapid Thermai Annealing, RTA), a furnace heat treatment (furnace annealing) and the laser annealing method ( It can be performed using any one method selected from the group consisting of laser annealing). 예를 들어, 금속막(240)을 어븀(Er)으로 형성한 후, 급속열처리방법을 사용하여 500℃ ~ 600℃ 범위의 온도에서 열처리하면 소스 및 드레인 전극(220A)을 어븀실리사이드로 형성할 수 있다. For example, after forming the metal film 240 as erbium (Er), rapidly when subjected to heat treatment at a temperature of 500 ℃ ~ 600 ℃ range using heat treatment to form source and drain electrodes (220A) to the erbium-silicide have.

여기서, 금속실리사이드로 형성되는 소스 및 드레인 전극(220A)의 저부(바닥)가 SOI 기판의 매립산화층(210)의 상부와 접할 수 있도록 충분한 시간동안 반응시키는 것이 바람직하다. Here, it is preferable that the bottom (floor) of the source and drain electrode (220A) formed of a metal silicide is reacted for a sufficient time to access the upper part of the buried oxide layer 210 of the SOI substrate.

다음으로, 열처리 과정에서 반응하지 않은 미반응 금속막을 제거한다. And then removing the unreacted metal film is unreacted in the heat treatment process. 이때, 미반응 금속막은 습식식각법 또는 건식식각법으로 제거할 수 있다. At this time, it is possible to remove the unreacted metal film is a wet etching method or dry etching method. 여기서, 습식식각법을 사용할 경우, 염산(HCl)과 질산(HNO 3 )이 혼합된 왕수(aqua regia) 또는 황산(H 2 SO 4 )과 과산화수소(H 2 O 2 )가 혼합된 SPM(sulfuric peroxide mixture) 용액을 사용하여 제거할 수 있으며, 건식식각법을 사용할 경우, 아르곤 가스 스퍼터링방법을 사용하여 제거할 수 있다. Here, when using a wet etching method, a hydrochloric acid (HCl) and nitric acid (HNO 3) is mixed aqua regia (aqua regia) or sulfuric acid (H 2 SO 4) and hydrogen peroxide (H 2 O 2) are mixed SPM (sulfuric peroxide It can be removed using a mixture) solution and, when using the dry etching method, can be removed using the argon gas sputtering.

다음으로, 희생막패턴(230)을 제거한다. Next, removing the sacrificial layer pattern (230).

상술한 공정과정을 통하여 실리콘기판(220)에 채널영역(220B) 및 채널영역(220B)과 쇼트키접합을 형성하는 소스 및 드레인 전극(220A)을 형성할 수 있다. It is possible to form a silicon substrate channel region (220B) and a channel region (220B) and a Schottky source and drain electrodes (220A) to form a junction to 220 through the aforementioned processes.

도 3c에 도시된 바와 같이, 채널영역(220B) 및 소스 및 드레인 전극(220A)이 구비된 실리콘기판 상에 터널링절연막(250)을 형성한다. To form a channel region (220B), and source and drain electrodes (220A), the tunneling insulation film 250 on a silicon substrate provided with, as shown in Figure 3c. 이때, 터널링절연막(250)은 공지된 다양한 성막 기술을 사용하여 형성할 수 있으며, 우수한 품질의 절연막을 형성하기 위하여 열산화법(thermal oxidation)을 사용하여 실리콘산화막으로 형성할 수 있다. In this case, the tunneling insulating layer 250 may be formed using various well-known film formation technique, it is possible to form a silicon oxide film using thermal oxidation (thermal oxidation) so as to form a high quality insulating film.

여기서, 본 발명은 소스 및 드레인 전극(220A)을 금속실리사이드로 형성하고, 후속 공정을 통하여 형성될 플로팅게이트를 복수개의 실리콘나노점으로 형성함으로써, 누설전류의 발생을 억제할 수 있으며, 이를 통하여 터널링절연막(250)의 두께를 감소시킬 수 있다. Here, the present invention can form the source and drain electrode (220A) of a metal silicide, and, by forming the floating gate is formed through the subsequent process of a plurality of the silicon nano-dots, suppress the occurrence of leakage current, tunneling through it it is possible to reduce the thickness of the insulating film 250.

다음으로, 터널링절연막(250) 상에 복수개의 실리콘나노점으로 구성된 플로 팅게이트(260A)를 형성한다. Next, to form the flow floating gate (260A) consisting of a plurality of silicon nano dots on the tunnel insulating film 250. 이때, 플로팅게이트(260A)는 실리콘화합물을 기저체(260)로 하여 형성할 수 있으며, 실리콘화합물 기저체(260)는 실리콘산화물, 실리콘질화물 및 실리콘카본으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. At this time, the floating gate (260A) may be formed by the silicon compound to a base member 260, a silicon compound base body 260 can be formed of one selected from the group consisting of silicon oxide, silicon nitride and silicon carbon .

이하, 실리콘화합물을 기저체(260)로 복수개의 실리콘나노점으로 구성된 플로팅게이트(260A)를 형성하는 방법에 대하여 보다 자세히 설명한다. It will now be described in more detail with respect to a method of forming a floating gate (260A) consisting of a plurality of silicon nano dots of silicon compound to a base body (260). 여기서, 실리콘화합물 기저체(260)로 실리콘질화물을 사용한다. Here, the use of silicon nitride as a silicon compound base body (260).

플라즈마화학기상증착법(Plasma Enhanced Chemical Vapor Deposition, PECVD)법을 사용하여 아르곤가스, 실리콘소스가스 예컨대, 실란(silane)가스 및 질소를 포함하는 가스 예컨대, N 2 가스 또는 NH 3 가스가 혼합된 혼합가스를 사용하여 실리콘질화물을 기저체(260)로 실리콘질화물 내부에 분산되어 있는 복수개의 실리콘나노점를 성장시킬 수 있다.(도 4 참조) 이때, 실리콘질화물 내부에 우수한 나노 결정구조를 갖는 실리콘나노점을 형성하기 위해서는 천천히 예컨대, 1.3nm/min ~ 1.8nm/min 범위의 성장속도로 제어하는 것이 바람직하다. Plasma CVD (Plasma Enhanced Chemical Vapor Deposition, PECVD) using the method of argon gas, a silicon source gas e.g., silane (silane) gas and a gas containing nitrogen, for example, N 2 gas or NH 3 gas is a mixed gas mixture a is dispersed in the silicon nitride as a base body 260, the silicon nitride can be grown a plurality of the silicon nano jeomreul in use (see Figure 4). At this point, the silicon nano-dots having a superior nanocrystalline structures inside the silicon nitride in order to form it is preferred to control the growth rate of the slow, for example, 1.3nm / min ~ 1.8nm / min range. 이를 위하여 실리콘소스가스를 아르곤가스에 1% ~ 50% 범위의 비율로 희석한 혼합가스를 질소를 포함하는 가스에 비하여 낮은 유량 예컨대, 1sccm ~ 50sccm 범위의 유량으로 반응챔버에 주입하고, 질소를 포함하는 가스를 500sccm 이상 반응챔버에 주입하면서, 플라즈마 파워를 5W이하로 제어하여 플라즈마에 의해 생성되는 반응기(radical)의 농도를 줄임으로써, 실리콘질화물을 천천히 성장시킬 수 있다. A silicon source gas to this, the argon gas, 1% ~ 50% lower flow rate than the gas mixture diluted in a ratio in the range of the gas containing nitrogen, for example, is implanted to 1sccm ~ reaction chamber at a flow rate of 50sccm range, including the nitrogen as with the gas injected into the reaction chamber over 500sccm, by controlling the plasma power of less than 5W reducing the concentration of the reactor (radical) generated by the plasma, it is possible to grow a silicon nitride slowly.

상술한 방법으로 형성된 실리콘나노점은 종래의 화학기상증착법(Chemical Vapor Deposition, CVD)을 사용하여 형성된 실리콘나노점에 비하여 실리콘 나노 결정구조가 우수하기 때문에 열처리공정과 같은 후처리(post treatment)과정을 실시하지 않아도 된다.(도 4 참조) Silicon nano-dots formed in the above-described method because it is excellent silicon nano-crystal structure than the silicon nano dots are formed using conventional CVD (Chemical Vapor Deposition, CVD) for the post-processing (post treatment) processes such as heat treatment step need not be performed (see Fig. 4)

도 3d에 도시된 바와 같이, 플로팅게이트(260A) 상부에 게이트절연막(270)을 형성한다. As shown in Figure 3d, to form a gate insulating film 270 on an upper floating gate (260A). 이때, 게이트절연막(270) 저압화학기상증착법(Low Pressure Chemical Vapor Deposition, LPCVD)을 사용하여 실리콘산화막으로 형성할 수 있다. At this time, by using the gate insulating film 270, the low pressure CVD (Low Pressure Chemical Vapor Deposition, LPCVD) it can be formed of a silicon oxide film.

한편, 실리콘화합물 기저체(260) 예컨대, 실리콘산화물, 실리콘질화물 또는 실리콘카본은 절연물질이기 때문에 게이트절연막으로 작용할 수 있으며, 실리콘화합물 기저체(260) 만으로 후속 공정을 통하여 형성될 제어게이트(280)와 제어게이트(280) 하부구조물 사이의 절연특성을 확보할 수 있다면, 게이트절연막(270)을 형성하는 공정을 생략할 수 있다. On the other hand, a silicon compound base body 260, for example, silicon oxide, silicon nitride or silicon carbon can serve as a gate insulating film because the insulating material, the control gate 280 is formed through the subsequent process of only the base member 260, silicon compound and if possible to secure the insulation property between the control gate 280 is lower structure, it is possible to omit a step of forming a gate insulating film 270.

다음으로, 게이트절연막(270) 상에 제어게이트(280)를 형성한다. Next, to form a control gate 280 on the gate insulating film 270. 이때, 제어게이트(280)는 폴리실리콘, 텅스텐(W) 또는 티타늄(Ti)과 같은 금속물질, 티타늄질화물과 같은 도전성 금속질화물 및 텅스텐실리사이드 또는 티타늄실리사이드와 같은 금속실리사이드로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. At this time, the control gate 280 is formed of one selected from the polysilicon, tungsten (W) or titanium (Ti) and a metal material, a conductive metal nitride, and tungsten silicide, or the group consisting of a metal silicide such as titanium silicide, such as titanium nitride, such as can do.

다음으로, 제어게이트(280) 상에 하드마스크패턴을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 제어게이트(280), 게이트절연막(270), 실리콘화합물 기저체(260) 및 터널링절연막(250)을 식각하여 소스 및 드레인 전극(220A)이 형성된 영역의 실리콘기판을 노출시킨다. Next, the control gate and then forming a hard mask pattern on the (280), etching the hard mask pattern barrier (etch barrier), a control gate 280, a gate insulating film 270, a silicon compound base body 260 and the tunneling etching the insulating film 250 to expose the silicon substrate in the source and drain electrode regions (220A) is formed.

상술한 공정과정을 통하여 금속실리사이드로 형성된 소스 및 드레인 전극(220A) 및 복수개의 실리콘나노점으로 구성된 플로팅게이트(260A)를 포함하는 고집적 반도체 메모리 소자를 형성할 수 있다. It is possible to form a highly integrated semiconductor memory device including source and drain electrodes (220A) and a floating gate (260A) consisting of a plurality of silicon nano dots formed of the metal silicide through the above processes.

이와 같이, 본 발명은 복수개의 실리콘나노점으로 구성된 플로팅게이트(260A)를 형성하기 위한 실리콘화합물 기저체(260)가 게이트절연막으로 작용함으로써, 공정스탭을 단축시킬 수 있으며, 이를 통하여 반도체 메모리 소자의 생산비용을 절감할 수 있다. As such, the invention, by a base body 260, the silicon compound for forming the floating gate (260A) consisting of a plurality of silicon nano dots serve as a gate insulating film, it is possible to shorten the process staff, a semiconductor memory device through which It can reduce production costs.

또한, 본 발명은 소스 및 드레인 전극(220A)을 금속실리사이드로 형성함으로써, 반도체 메모리 소자가 고집적화됨에 따른 소스 및 드레인 전극(220A) 사이 및 소스 및 드레인 전극(220A)과 플로팅게이트(260A) 사이의 누설전류 발생을 억제하여 반도체 메모리 소자의 문턱전압이 변화하는 것을 방지할 수 있으며, 이를 통하여 정확한 데이터 판독을 가능하게 할 수 있다. Further, between the present invention the source and by the drain electrode (220A) formed of a metal silicide, a semiconductor memory device has high integration source and drain electrodes (220A) and between the source and drain electrodes (220A) and a floating gate (260A) according As to suppress the leakage current can be prevented that the threshold voltage of the semiconductor memory device changes, it is possible to enable accurate data read through it.

또한, 본 발명은 플로팅게이트(260A)를 복수개의 실리콘나노점으로 형성함으로써, 터널링절연막(250)의 열화에 따른 플로팅게이트(260A)의 누설전류를 억제할 수 있으며, 플로팅게이트(260A)의 크기를 획기적으로 감소시켜 집적도를 향상시킬 수 있다. The present invention is floating by forming a gate (260A) of a plurality of the silicon nano-dots, and can suppress the leakage current of the floating gate (260A) according to the deterioration of the tunneling insulation film 250, a floating gate (260A) in size a can be drastically decreased by improving the degree of integration with. 또한, 실리콘나노점의 큰 전하포획력으로 인하여 리텐션타임을 증가시킬 수 있다. In addition, it is possible to increase the retention time due to the larger charge trapping force of the silicon nano-dots.

또한, 본 발명은 반도체 메모리 소자의 고집적화에 따른 누설전류의 발생을 억제함으로써, 터널링절연막(250) 두께를 감소시킬 수 있으며, 이를 통하여 플로팅게이트(260A)에 전하는 주입 또는 제거할 때 전하를 직접터널링시킬 수 있는 효과 가 있다. In addition, the present invention is the tunneling of charge when injecting or removing charge to by suppressing the occurrence of a leakage current according to the high integration of a semiconductor memory device, a tunneling insulating layer 250, it is possible to reduce the thickness of the floating gate (260A) through which directly there is an effect that can be. 여기서, 플로팅게이트(260A)에 전하를 주입 또는 제거할 때 직접터널링을 사용할 경우, 터널링절연막(250)의 내구성을 향상, 반도체 메모리 소자의 동작속도를 향상 및 동작전압을 낮출 수 있다. Here, it is possible to lower the improved durability, improve the operating speed of the semiconductor memory device and an operating voltage of using the tunnel directly to inject or remove charge in the floating gate (260A), the tunneling insulation film 250.

도 4는 본 발명의 실시예에 따라 형성된 실리콘나노점과 실리콘질화물 기저체를 나타낸 주사 전자 현미경(Scanning Electron Microscopy, SEM) 이미지이다. Figure 4 is a silicon nano-dots and the silicon nitride-base body showing a scanning electron microscope (Scanning Electron Microscopy, SEM) image formed in accordance with an embodiment of the present invention.

도 4를 참조하면, 실리콘질화물 기저체(260) 내부에 플로팅게이트(260A)로 작용하는 복수개의 실리콘나노점이 형성된 것을 확인할 수 있다. 4, it can be confirmed that a plurality of silicon nano dots which acts as a floating gate (260A) within the silicon nitride-base body 260 is formed. 실리콘나노점의 크기는 평균적으로 4.6nm 이며, 밀도(density)는 6.0 × 10 11 / cm 2 이다. The size of the silicon nano dots are average 4.6nm, density (density) is 6.0 × 10 11 / cm 2.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. Although the teachings of the present invention is specifically described in accordance with the preferred embodiment, the above-described embodiment is for a description thereof, to be noted that not for the limitation. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다. In addition, one of ordinary experts in the art will appreciate the various embodiments are possible within the scope of the present invention.

도 1은 종래기술에 따른 플래시메모리를 도시한 단면도. Figure 1 illustrates a flash memory according to the prior art section.

도 2는 본 발명의 실시예에 따른 고집적 반도체 메모리 소자를 도시한 단면도. 2 is a cross-sectional view illustrating a highly integrated semiconductor memory device according to an embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 고집적 반도체 메모리 소자의 제조방법을 도시한 공정단면도. Figures 3a to 3d is a cross-sectional views showing a method of manufacturing a highly integrated semiconductor memory device according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따라 형성된 실리콘나노점과 실리콘질화물 기저체를 나타낸 주사 전자 현미경 이미지. Figure 4 is a scanning electron microscope image showing a silicon nano-dots and the silicon nitride-base body formed in accordance with an embodiment of the present invention.

***도면 주요 부분에 대한 부호 설명*** *** Reference numeral Description of the Related ***

200 : 지지기판 210 : 매립산화층 200: support substrate 210: buried oxide

220 : 실리콘기판 220A : 소스 및 드레인 전극 220: silicon substrate 220A: source and drain electrodes

220B : 채널영역 230 : 희생막패턴 220B: a channel region 230: sacrificial layer pattern

240 : 금속막 250 : 터널링절연막 240: metal film 250: a tunneling insulation film

260 : 실리콘화합물 기저체 260: a silicon compound base body

260A : 복수개의 실리콘나노점으로 구성된 플로팅게이트 260A: the floating gate consisting of a plurality of silicon nano dots

270 : 게이트절연막 280 : 제어게이트 270: Gate insulating film 280: gate control

Claims (17)

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  10. 기판에 채널영역 및 상기 채널영역과 쇼트키접합(schottky junction)을 형성하는 소스 및 드레인 전극을 형성하는 단계; A channel region in the substrate and forming source and drain electrodes to form the channel region and the Schottky junction (schottky junction);
    상기 기판상에 터널링절연막을 형성하는 단계; Forming a tunnel insulating film on the substrate;
    상기 터널링절연막 상에 복수개의 실리콘나노점으로 구성된 플로팅게이트를 포함하는 실리콘화합물 기저체(basal body)를 형성하는 단계; Forming a base body (basal body) silicon compounds comprising the floating gate consisting of a plurality of silicon nano dots on the tunneling insulation film;
    상기 실리콘화합물 기저체 상부에 제어게이트를 형성하는 단계; Forming a control gate on the silicon compound base body thereon; And
    상기 소스 및 드레인 전극이 노출되도록 상기 제어게이트, 플로팅게이트 및 터널링절연막을 선택적으로 식각하는 단계를 포함하고, The source and drain electrodes such that the exposure comprises the step of selectively etching the control gate, a floating gate and a tunneling insulating film,
    상기 실리콘나노점은 상기 실리콘화합물 기저체를 이용하여 형성된, 고집적 반도체 메모리 소자의 제조방법. The silicon nano-dot method of manufacturing a highly integrated semiconductor memory device, is formed by using the silicon compound base body.
  11. 제10항에 있어서, 11. The method of claim 10,
    상기 실리콘화합물 기저체 상부에 게이트절연막을 형성하는 단계를 더 포함하는 고집적 반도체 메모리 소자의 제조방법. Method for manufacturing a highly integrated semiconductor memory device further comprising the step of forming a gate insulating film on the silicon compound base body top.
  12. 제10항에 있어서, 11. The method of claim 10,
    상기 실리콘나노점은 상기 실리콘화합물 기저체 내부에서 성장되는 고집적 반도체 메모리 소자의 제조방법. The silicon nano-dot method of manufacturing a highly integrated semiconductor memory device is grown on the base body inside the silicon compound.
  13. 제12항에 있어서, 13. The method of claim 12,
    상기 실리콘화합물 기저체는 실리콘산화물, 실리콘질화물 및 실리콘카본으로 이루어진 그룹으로부터 선택된 어느 하나로 형성하는 고집적 반도체 메모리 소자의 제조방법. Method for manufacturing a highly integrated semiconductor memory device of the silicon compound base body is formed of one selected from the group consisting of silicon oxide, silicon nitride and silicon carbon.
  14. 제10항에 있어서, 11. The method of claim 10,
    상기 채널영역은 실리콘으로 형성하고, 상기 소스 및 드레인 전극을 금속실리사이드로 형성하는 고집적 반도체 메모리 소자의 제조방법. Method for manufacturing a highly integrated semiconductor memory device which forms the channel region is formed of silicon, and the source and drain electrodes of a metal silicide.
  15. 제10항에 있어서, 11. The method of claim 10,
    전자를 다수캐리어로 사용하는 경우, 상기 소스 및 드레인 전극은 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터븀(Tb) 및 세륨(Ce)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성하는 고집적 반도체 메모리 소자의 제조방법. When using an electron as majority carriers, the source and drain electrodes is erbium (Er), ytterbium (Yb), samarium (Sm), yttrium (Y), the dolryum (Gd), terbium (Tb), and cerium (Ce ) a method of manufacturing a highly integrated semiconductor memory device formed using any one selected from the group consisting of.
  16. 제10항에 있어서, 11. The method of claim 10,
    정공을 다수캐리어로 사용하는 경우, 상기 소스 및 드레인 전극은 백금(Pt), 납(Pb) 및 이리듐(Ir)으로 이루어진 그룹으로부터 선택된 어느 하나를 사용하여 형성하는 고집적 반도체 메모리 소자의 제조방법. If using a hole as a majority carrier, method of manufacturing a highly integrated semiconductor memory device by forming the source and drain electrodes using at least one selected from platinum (Pt), lead (Pb), and the group consisting of iridium (Ir).
  17. 제10항에 있어서, 11. The method of claim 10,
    상기 기판은 벌크(bulk)실리콘기판 또는 SOI(Silicon On Insulator) 기판으로 형성하는 고집적 반도체 메모리 소자의 제조방법. The substrate A method of manufacturing a highly integrated semiconductor memory device which forms the bulk (bulk) silicon substrate or a SOI (Silicon On Insulator) substrate.
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