KR100895315B1 - 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치 - Google Patents

박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치 Download PDF

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Abstract

절연 기판, 절연 기판 위에 제1 방향으로 형성되어 있는 제1 신호선, 절연 기판 위에 제2 방향으로 형성되어 있으며 제1 신호선과 절연되어 교차하고 있는 제2 신호선, 제1 신호선 및 제2 신호선에 연결되어 있는 박막 트랜지스터, 제1 신호선과 제2 신호선이 교차하여 정의하는 화소 영역마다 형성되어 있는 화소 전극이 절개 패턴에 의해 제1 서브 화소 전극 및 제2 서브 화소 전극으로 구분될 때, 절개 패턴은 화소 전극의 가로 중심선을 기준으로 상부 영역과 하부 영역이 대칭되도록 형성되어 있고, 45°의 각도로 뻗어 있으며, 제1 서브 화소 영역을 형성하고 있는 제1 서브 화소 전극, 제1 신호선과 제2 신호선이 교차하여 정의하는 화소 영역마다 형성되어 있으며, 제2 서브 화소 영역을 형성하고 있는 제2 서브 화소 전극, 제1 신호선, 제2 신호선 및 제1 서브 화소 전극에 각각 게이트 전극, 제1 소스 전극 및 제1 드레인 전극이 연결되어 있는 제1 박막 트랜지스터, 제1 신호선, 제2 신호선 및 제2 서브 화소 전극에 각각 게이트 전극, 제2 소스 전극 및 제2 드레인 전극이 연결되어 있는 제2 박막 트랜지스터를 포함하고, 제1 박막 트랜지스터의 제1 드레인 전극 및 게이트 전극 사이에 형성되는 제1 정전 용량과, 제2 박막 트랜지스터의 제2 드레인 전극 및 게이트 전극 사이에 형성되는 제2 정전 용량이 서로 다른 박막 트랜지스터 표시판.
트랜지스터 표시판, 킥 백, 시인성, 도메인 분할

Description

박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치{Thin film transistor array panel and liquid crystal display including the same}
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 1b는 도 1a의 A 부분을 확대 도시한 도면이고,
도 2는 도 1의 II-II'선 및 II'-II"선에 대한 단면도이고,
도 3은 도 1의 박막 트랜지스터 표시판을 적용한 액정 표시 장치용 트랜지스터 기판의 등가 회로도이고,
도 4는 킥 백 현상에 의한 데이터 전압의 하락을 도시한 도면이고,
도 5는 본 발명에 따른 박막 트랜지스터 표시판을 가지는 액정 표시 장치의 단면도이고,
도 6은 인가된 전압(Voltage)에 대한 투과율(Transmittance)의 관계곡선이다.
<도면의 주요부분에 대한 부호의 설명>
3 ; 액정 123 ; 게이트 전극
175a ; 제1 드레인 전극 175b ; 제2 드레인 전극
190a ; 제1 서브 화소 전극 190b ; 제2 서브 화소 전극
Pa ; 제1 서브 화소 영역 Pb ; 제2 서브 화소 영역
191 ; 절개 패턴
본 발명은 액정 표시 장치 및 그에 사용되는 기판에 관한 것으로서, 특히 시야각이 개선된 액정 표시 장치 및 그에 사용되는 기판에 관한 것이다.
일반적으로 액정 표시 장치는 기준 전극과 색 필터(color filter) 등이 형성되어 있는 상부 기판과, 화소 전극과 박막 트랜지스터 등이 형성되어 있는 하부 기판 사이에 액정 물질을 주입해 놓고 기준 전극과 화소 전극에 서로 다른 전위를 인가함으로써 전계를 형성하여 액정 분자들의 배열을 변경시키고, 이를 통해 빛의 투과율을 조절함으로써 화상을 표현하는 장치이다.
그런데 액정 표시 장치는 시야각 및 측면 시인성이 나쁜 것이 중요한 단점이다. 이러한 단점을 극복하고자 시야각을 넓히기 위한 다양한 방안이 개발되고 있는데, 그 중에서도 액정 분자를 상하 기판에 대하여 수직으로 배향하고 화소 전극과 그 대향 전극인 기준 전극에 일정한 절개 패턴을 형성하거나 돌기를 형성하는 방법이 유력시되고 있다.
절개 패턴을 형성하는 방법은 화소 전극과 공통 전극에 각각 절개 패턴을 형성하여 이들 절개 패턴으로 인하여 형성되는 프린지 필드(fringe field)를 이용하여 액정의 기우는 방향을 4방향으로 고르게 분산시킴으로써 시야각을 확보하는 방법이다.
돌기를 형성하는 방법은 상하 기판 위에 형성되어 있는 화소 전극과 공통 전극 위에 각각 돌기를 형성하여 둠으로써 돌기에 의하여 왜곡되는 전기장을 이용하여 액정 분자의 눕는 방향을 조절하는 방식이다.
그리고, 절개 패턴이나 돌기에 의하여 분할되는 도메인은 액정이 눕는 방향에 따라 몇 가지 종류로 나뉜다. 일반적으로는 4방향 각각에 대하여 한 종류씩 4종류로 구분된다.
이 경우 하부 기판과 경사지게 누운 액정의 장축이 이루는 각을 경사각 (tilt angle)이라 할 때, 동일한 인가 전압에 대해 서로 다른 도메인에서 액정분자의 경사각은 동일하기 때문에 도메인의 광학적 특성의 보상율이 낮아서 측면 시인성에 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 시인성이 우수한 다중 도메인 액정 표시 장치 및 그에 사용되는 박막 트랜지스터 표시판을 제공하는 데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 박막 트랜지스터 표시판은, 절연 기판, 상기 절연 기판 위에 제1 방향으로 형성되어 있는 제1 신호선, 상기 절연 기판 위에 제2 방향으로 형성되어 있으며 상기 제1 신호선과 절연되어 교차하고 있는 제2 신호선, 상기 제1 신호선 및 상기 제2 신호선에 연결되어 있는 박막 트랜지스터, 상기 제1 신호선과 상기 제2 신호선이 교차하여 정의하는 화소 영역마다 형성 되어 있는 화소 전극이 절개 패턴에 의해 제1 서브 화소 전극 및 제2 서브 화소 전극으로 구분될 때, 상기 절개 패턴은 상기 화소 전극의 가로 중심선을 기준으로 상부 영역과 하부 영역이 대칭되도록 형성되어 있고, 45°의 각도로 뻗어 있으며, 제1 서브 화소 영역을 형성하고 있는 제1 서브 화소 전극, 상기 제1 신호선과 상기 제2 신호선이 교차하여 정의하는 화소 영역마다 형성되어 있으며, 제2 서브 화소 영역을 형성하고 있는 제2 서브 화소 전극, 상기 제1 신호선, 상기 제2 신호선 및 상기 제1 서브 화소 전극에 각각 게이트 전극, 제1 소스 전극 및 제1 드레인 전극이 연결되어 있는 제1 박막 트랜지스터, 상기 제1 신호선, 상기 제2 신호선 및 상기 제2 서브 화소 전극에 각각 게이트 전극, 제2 소스 전극 및 제2 드레인 전극이 연결되어 있는 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 제1 드레인 전극 및 게이트 전극 사이에 형성되는 제1 정전 용량과, 상기 제2 박막 트랜지스터의 제2 드레인 전극 및 게이트 전극 사이에 형성되는 제2 정전 용량이 서로 다른 것이 바람직하다.
또한, 상기 제1 소스 전극과 상기 제2 소스 전극이 동일할 수 있다.
또한, 상기 게이트 전극 및 상기 제1 드레인 전극이 중첩되는 면적과 상기 게이트 전극 및 상기 제2 드레인 전극이 중첩되는 면적이 서로 다르게 형성되어 있는 것이 바람직하다.
또한, 상기 제1 서브 화소 영역에 인가되는 전압의 킥 백 현상에 의한 전압 하락치를 ΔVpa, 상기 제2 서브 화소 영역에 인가되는 전압의 킥 백 현상에 의한 전압 하락치를 ΔVpb라 할 때, 상기 ΔVpa와 ΔVpb 간의 차이가 0.3V 내지 1.2V 인 것이 바람직하다.
또한, 상기 박막 트랜지스터 표시판, 상기 박막 트랜지스터 표시판과 대향하는 공통 전극 기판, 상기 공통 전극 기판 위에 형성되어 있는 공통 전극, 상기 박막 트랜지스터 표시판과 상기 공통 전극 기판 사이에 주입되어 있는 액정을 포함하는 것이 바람직하다.
또한, 상기 박막 트랜지스터 표시판과 경사지게 누운 상기 액정의 장축이 이루는 각을 경사각이라 할 때, 상기 제1 서브 화소 영역에 위치한 액정의 경사각과 상기 제2 서브 화소 영역에 위치한 액정의 경사각이 서로 다른 것이 바람직하다. 상기 목적을 달성하기 위하여 본 발명의 박막 트랜지스터 표시판은, 절연 기판, 상기 절연 기판 위에 가로 방향으로 형성되어 있는 게이트선과 상기 게이트선에 연결되어 있는 게이트 전극을 포함하는 게이트 배선, 상기 게이트 배선을 덮는 게이트 절연막, 상기 게이트 전극 상부의 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 게이트 절연막 위에 세로 방향으로 형성되어 있는 데이터선, 상기 데이터선과 연결되어 있으며 상기 반도체층 위에까지 연장되어 있는 소스 전극, 상기 반도체층 위에서 상기 소스 전극과 소정간격 이격되어 있는 제1 및 제2 드레인 전극을 포함하는 데이터 배선, 상기 데이터 배선 위에 형성되어 있으며 상기 제1 및 제2 드레인 전극의 일부를 각각 노출시키는 제1 및 제2 접촉구를 가지는 보호막, 상기 보호막 위에 형성되어 있는 하나의 화소 전극이 절개 패턴에 의해 제1 서브 화소 전극 및 제2 서브 화소 전극으로 구분될 때, 상기 제1 접촉구를 통하여 상기 제1 드레인 전극과 연결되는 제1 서브 화소 전극, 상기 제2 접촉구를 통하여 상기 제2 드레인 전극과 연결되는 제2 서브 화소 전극을 포함하고, 상기 게이트 전극 및 상기 제1 드레인 전극이 중첩되는 면적과 상기 게이트 전극 및 상기 제2 드레인 전극이 중첩되는 면적이 서로 다르게 형성되어 있는 것이 바람직하다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세하게 설명하면 다음과 같다.
도 1a는 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 1b는 도 1a의 A 부분을 확대 도시한 도면이고, 도 2는 도 1a 및 도 1b의 II-II'선 및 II'-II"선에 대한 단면도이고, 도 3은 도 1a의 박막 트랜지스터 표시판을 적용한 액정 표시 장치의 등가 회로도이다.
도 1a, 도 1b 및 도 2에 도시된 바와 같이, 유리 등의 투명한 절연 기판(110) 위에 게이트 배선(121, 123)과 유지 전극선(131)이 형성되어 있다.
게이트 배선(121, 123)은 가로 방향으로 뻗어 있는 게이트선(121)을 포함하며 게이트선(121)에 게이트 전극(123)이 연결되어 있다.
유지 전극선(131)은 게이트선(121)과 나란하게 형성되어 있고, 도시하지는 않았으나 가지선을 가질 수도 있다.
게이트 배선(121, 123)과 유지 전극선(131)은 모두 게이트 절연막(140)으로 덮여 있고, 게이트 절연막(140) 위에는 비정질 규소로 이루어진 반도체층(150)이 형성되어 있다. 반도체층(150)은 게이트 전극(123)과 중첩하여 박막 트랜지스터의 채널부를 형성한다. 반도체층(150)의 위에는 인 등의 N형 불순물이 고농도로 도핑된 비정질 규소로 이루어진 저항성 접촉층(163, 165)이 형성되어 있다.
접촉층(163, 165) 및 게이트 절연막(140) 위에는 데이터 배선(171, 173, 175)이 형성되어 있다. 데이터 배선(171, 173, 175)은 데이터선(171)과 이에 연결된 소스 전극(173) 및 이들과 분리된 제1 및 제2 드레인 전극(175a, 175b)을 포함한다. 소스 전극(173a)은 게이트 전극(123a) 상부에서 데이터선(171)으로부터 돌출해 있으며, 제1 드레인 전극(175a)은 소스 전극(173a)과 이격되어 배치되어 있고 제1 드레인 전극(175a)의 일단은 후술할 제1 서브 화소 전극(190a)의 안쪽으로 뻗어 있다. 여기에서, 저항성 접촉층(163, 165)은 반도체층(150)과 데이터 배선(171, 173, 175)이 중첩하는 부분에만 형성되어 있다. 이 때, 게이트 전극(123)과 제1 드레인 전극(175a) 사이에는 정전 용량이 형성된다. 이 정전 용량은 게이트 전극(123)과 제1 드레인 전극(175a)이 중첩되는 면적에 거의 비례하여 증감한다.
제2 드레인 전극(175b)은 소스 전극(173)과 이격되어 배치되어 있고 제2 드레인 전극(175b)의 일단은 후술할 제2 서브 화소 전극(190b)의 안쪽으로 뻗어 있다. 제2 드레인 전극(175b)은 제1 드레인 전극(175a)과 소정 간격 이격되어 있다. 그리고, 소스 전극(173)과 제1 드레인 전극(175a)간의 간격(d1)과 소스 전극(173) 과 제2 드레인 전극(175b)간의 간격(d2)은 동일하게 형성되어 있는 것이 바람직하다.
이 때, 게이트 전극(123)과 제2 드레인 전극(175b) 사이에는 정전 용량이 형성된다. 이 정전 용량은 게이트 전극(123)과 제2 드레인 전극(175b)이 중첩되는 면적에 거의 비례하여 증감한다.
본 발명의 일 실시예에서는 제1 드레인 전극(175a)과 게이트 전극(123)이 중첩하는 면적이 제2 드레인 전극(175b)과 게이트 전극(123)이 중첩하는 면적에 비하여 크게 조절함으로써 게이트 전극(123)과 제1 드레인 전극(175a) 사이에서 형성되는 정전 용량이 게이트 전극(123)과 제2 드레인 전극(175b) 사이에서 형성되는 정전 용량에 비하여 크게 되도록 조절한다. 이는 후술하는 바와 같이 제1 서브 화소 영역(Pa)을 형성하는 제1 서브 화소 전극(190a)에 인가되는 전계가 제2 서브 화소 영역(Pb)을 형성하는 제2 서브 화소 전극(190b)에 인가되는 전계에 비하여 소정 값 만큼 낮게 되도록 하기 위함이다.
데이터 배선(171, 173, 175)의 위에는 보호막(180)이 형성되어 있다. 이 때, 보호막(180)은 제1 및 제2 드레인 전극(175a, 175b)의 한쪽 끝을 각각 노출하는 제1 및 제2 접촉구(181a, 181b)를 가지고 있다.
보호막(180)의 위에는 제1 접촉구(181a)와 제2 접촉구(181b)를 통하여 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)과 각각 연결되어 있는 제1 및 제2 서브 화소 전극(190a, 190b)이 형성되어 있다. 즉, 게이트선(121)과 데이터선(171)에 의해 둘러싸인 하나의 화소 전극은 절개 패턴(191)에 의해 제1 서브 화소 전극(190a) 및 제2 서브 화소 전극(190b)으로 구분된다. 제1 서브 화소 전극(190a)에 의해 제1 서브 화소 영역(Pa)이 형성되며, 제2 서브 화소 전극(190b)에 의해 제2 서브 화소 영역(Pb)이 형성된다. 화소 전극(190a, 190b)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 이루어진다. 따라서, 1개의 화소 전극에 의해 정의되는 1개의 화소 영역은 2개의 서브 화소 영역으로 구준된다.
도 1에 도시된 바와 같이, 화소 전극의 일부가 제거된 절개 패턴(191)은 화소 전극의 가로 중심선을 기준으로 상부 영역과 하부 영역이 대칭되도록 형성되어 있고, 45°의 각도로 뻗어 있다.
이상과 같이, 본 발명에서는 1개의 화소 영역당 1개의 소스 전극(173)과 2개의 드레인 전극(175a, 175b) 및 1개의 게이트 전극(123)이 형성되어 있으며, 1개의 화소 영역당 화소 전극(190a, 190b)이 2개씩 형성되어 있다. 그런데 두 드레인 전극(175a, 175b)이 게이트 전극(123)과 각각 중첩하는 면적을 달리함에 의하여 하나의 화소 영역 내에 위치하는 두 개의 화소 전극(190a, 190b)에 인가되는 전압 사이에는 약간의 차이가 발생하게 된다. 이러한 차이는 화소 전극 전압의 킥 백 현상으로 인하여 발생하며, 액정 표시 장치의 시인성을 개선하는 효과를 낳는다. 이하에서는 킥 백 현상과 시인성 개선 효과에 대하여 상세히 살펴본다.
데이터선을 통해 제1, 2 서브 화소 영역(Pa, Pb)에 인가되는 전압에는 킥 백(Kick Back) 현상이 발생한다. 도 4에 도시된 바와 같이, 킥 백 현상이란 데이터선을 통해 제1, 2 서브 화소 영역(Pa, Pb)에 인가된 데이터 전압(Vd)이 시간이 지 남에 따라 천천히 하락하는 경우에, 데이터 전압의 인가 초기에 발생하는 급격한 전압 하락 현상을 말한다. 도 4에서 ΔVp가 킥 백 현상에 의한 전압 하락치를 표시한다.
이러한 킥 백 현상은 게이트 전극(123)과 제1 드레인 전극(175a)사이에 형성된 기생 용량에 의해 발생한다. 그리고, 게이트 전극(123)과 제2 드레인 전극(175b)사이에 형성된 기생 용량에 의해 발생한다. 따라서, 제1, 2 서브 화소 영역(Pa, Pb)에는 초기 데이터 전압과 ΔVp의 차이에 해당하는 전압만이 실제적으로 인가된다.
도 3에서 Clca는 제1 서브 화소 전극(190a)과 공통 전극 사이에서 형성되는 액정 용량, Csta는 유지 전극선과 제1 서브 화소 전극(190a) 사이에서 형성되는 유지 용량, Clcb는 제2 서브 화소 전극(190b)과 공통 전극 사이에서 형성되는 액정 용량, Cstb는 유지 전극선과 제2 서브 화소 전극(190b) 사이에서 형성되는 유지 용량, Cgda는 게이트 전극(123)과 제1 드레인 전극(175a)사이에서 형성되는 기생용량, Cgdb는 게이트 전극(123)과 제2 드레인 전극(175b)사이에서 형성되는 기생 용량을 나타낸다. 이 경우 킥 백 현상에 의해 하락하는 전압치는 다음과 같이 주어진다.
Figure 112002041886610-pat00001
수학식 1 에서 ΔVpa는 제1 서브 화소 영역(Pa)에 인가되는 전압의 킥 백 현 상에 의한 전압 하락치를 말한다. Vg는 게이트선(121)에 인가되는 전압을 의미한다.
Figure 112002041886610-pat00002
수학식 2 에서 ΔVpb는 제2 서브 화소 영역(Pb)에 인가되는 전압의 킥 백 현상에 의한 전압 하락치를 말한다.
수학식 1 및 2에 나타낸 바와 같이, 킥 백 현상에 의한 전압 하락치는 Cgda 또는 Cgdb에 의해 조정 가능하다.
이러한 Cgda 또는 Cgdb는 게이트 전극(123)과 제1 드레인 전극(175a)과의 중첩 면적 또는 게이트 전극(123)과 제2 드레인 전극(175b)과의 중첩 면적에 의해 결정된다.
도 2에 도시된 바와 같이, 게이트 전극(123)과 제1 드레인 전극(175a)이 중첩되는 폭을 d3, 게이트 전극(123)과 제2 드레인 전극(175b)이 중첩되는 폭을 d4라 정의한다.
Cgda 또는 Cgdb는 d3, d4를 조절함으로써 변경할 수 있다. 정전 용량은 두 전극의 중첩 면적에 비례하므로 d3을 늘리면 Cgda가 증가되고, d4를 늘리면 Cgdb가 증가한다.
그리고, 수학식 1 및 2에 나타난 바와 같이, Cgda의 증가에 의해 ΔVpa가 증가되고, Cgdb의 증가에 의해 ΔVpb가 증가된다.
따라서, d3, d4를 조절함으로써 제1 서브 화소 영역(Pa)에 인가되는 전압과 제2 서브 화소 영역(Pb)에 인가되는 전압을 서로 다르게 할 수 있다. 즉, d3, d4를 조절하여 Cgda를 Cgdb보다 크게 하면 킥 백 현상에 의한 전압 하락치인 ΔVpa와 ΔVpb사이에는 ΔVpa 〉ΔVpb 인 관계가 성립한다. 따라서, 제1 서브 화소 영역(Pa)에는 제2 서브 화소 영역(Pb)보다 낮은 전압이 인가된다.
이러한 킥 백 현상에 의한 전압 하락치인 ΔVpa와 ΔVpb는 잔상이나 플리커(flicker) 현상을 유발하므로 최소화하는 것이 바람직하다. 시뮬레이선 결과, 데이터 전압이 10V 인 경우 킥 백 현상에 의한 전압 하락치는 0.8 내지 0.9 V이었고, 실제 측정한 결과로는 0.5 내지 1.0V 이었다. ΔVpa와 ΔVpb 간의 차이가 0.3V 내지 1.2V 인 것이 바람직하다.
이러한 박막 트랜지스터 표시판을 사용하는 액정 표시 장치는 도 5에 도시된 바와 같은 구조를 가진다.
이러한 박막 트랜지스터 표시판(110)에 대향하여 공통 전극 기판(210)이 소정의 간격을 두고 배치되어 있고, 박막 트랜지스터 표시판(110)과 공통 전극 기판(210) 사이에는 액정(3)이 주입되어 있다. 또, 공통 전극 기판(210)에는 색 필터(250) 및 오버 코트막(250)이 차례로 형성되어 있다. 박막 트랜지스터 표시판(110)의 화소 전극(190)과의 사이에서 액정 용량을 형성하는 공통 전극(270)이 오버 코트막(250)의 저면에 형성되어 있다.
이러한 액정 표시 장치의 제1 서브 화소 영역(Pa)에 제2 서브 화소 영역(Pb)보다 낮은 전압이 인가될 때, 시야각 측면에서 어떤 현상이 발생하는지를 노말리 블랙 VA 모드(Normally black vertical aligned mode)를 예로 들어 살펴본다.
도 5에 도시된 바와 같이, 제1 서브 화소 영역(Pa)과 제2 서브 화소 영역(Pb)간에는 인가되는 전압이 다르므로 두 서브 화소 영역(Pa, Pb) 사이에 위치하는 액정 분자의 경사각이 서로 달라진다. 즉, 제1 서브 화소 영역(Pa)의 액정의 경사각(β1)보다 제2 서브 화소 영역(Pa)의 액정의 경사각(β2)이 작다. 이는 제1 서브 화소 영역(Pa)에는 제2 서브 화소 영역(Pb)보다 낮은 전압이 인가되므로, 전압이 인가되지 않은 상태에서 수직으로 세워져 있던 액정이 제1 서브 화소 영역(Pa)에서는 조금 누워지고, 제2 서브 화소 영역(Pa)에서는 보다 많이 눕기 때문이다.
따라서, 도 6에 도시된 바와 같이, 인가된 전압(Voltage)에 대한 투과율(Transmittance)의 관계곡선, 즉, V-T 곡선은 서로 차이가 난다. 따라서, 두 영역(Pa, Pb)의 광학적 특성이 서로 효과적으로 보상되어 시야각이 넓어지게 된다. 이는 VA 모드뿐만 아니라 TN(Twisted nematic) 모드나 OCB(Optical compensated bend) 모드 등에도 동일하게 적용된다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.
본 발명에 따른 액정 표시 장치용 트랜지스터 기판은 화소 전극에 형성된 절개 패턴에 의해 구분되는 서브 화소 영역간에 킥 백 현상에 의한 전압 하락치를 서로 다르게 함으로써 서브 화소 영역간에 차등 전압의 인가가 가능하도록 하여 시야각을 개선할 수 있다는 장점이 있다.

Claims (7)

  1. 절연 기판,
    상기 절연 기판 위에 제1 방향으로 형성되어 있는 제1 신호선,
    상기 절연 기판 위에 제2 방향으로 형성되어 있으며 상기 제1 신호선과 절연되어 교차하고 있는 제2 신호선,
    상기 제1 신호선 및 상기 제2 신호선에 연결되어 있는 박막 트랜지스터,
    상기 제1 신호선과 상기 제2 신호선이 교차하여 정의하는 화소 영역마다 형성되어 있는 화소 전극이 절개 패턴에 의해 나누어지는 제1 서브 화소 전극 및 제2 서브 화소 전극,
    상기 제1 신호선, 상기 제2 신호선 및 상기 제1 서브 화소 전극에 각각 게이트 전극, 제1 소스 전극 및 제1 드레인 전극이 연결되어 있는 제1 박막 트랜지스터,
    상기 제1 신호선, 상기 제2 신호선 및 상기 제2 서브 화소 전극에 각각 게이트 전극, 제2 소스 전극 및 제2 드레인 전극이 연결되어 있는 제2 박막 트랜지스터
    를 포함하고, 상기 제1 박막 트랜지스터의 제1 드레인 전극 및 게이트 전극 사이에 형성되는 제1 정전 용량과, 상기 제2 박막 트랜지스터의 제2 드레인 전극 및 게이트 전극 사이에 형성되는 제2 정전 용량이 서로 다르며,
    상기 절개 패턴은 상기 화소 전극의 가로 중심선을 기준으로 상부 영역과 하부 영역이 대칭되도록 형성되어 있고, 상기 절개 패턴은 상기 제1 신호선에 대하여 45°의 각도로 뻗어 있고,
    제1 서브 화소 전극은 제1 서브 화소 영역에 위치하고 있고, 제2 서브 화소 전극은 제2 서브 화소 영역에 위치하고 있는 박막 트랜지스터 표시판.
  2. 삭제
  3. 제1항에서,
    상기 게이트 전극 및 상기 제1 드레인 전극이 중첩되는 면적과 상기 게이트 전극 및 상기 제2 드레인 전극이 중첩되는 면적이 서로 다르게 형성되어 있는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 서브 화소 영역에 인가되는 전압의 킥 백 현상에 의한 전압 하락치를 ΔVpa, 상기 제2 서브 화소 영역에 인가되는 전압의 킥 백 현상에 의한 전압 하락치를 ΔVpb라 할 때, 상기 ΔVpa와 ΔVpb 간의 차이가 0.3V 내지 1.2V 인 박막 트랜지스터 표시판.
  5. 제4항의 박막 트랜지스터 표시판,
    상기 박막 트랜지스터 표시판과 대향하는 공통 전극 기판,
    상기 공통 전극 기판 위에 형성되어 있는 공통 전극,
    상기 박막 트랜지스터 표시판과 상기 공통 전극 기판 사이에 주입되어 있는 액정
    을 포함하는 액정 표시 장치.
  6. 제5항에서,
    상기 박막 트랜지스터 표시판과 경사지게 누운 상기 액정의 장축이 이루는 각을 경사각이라 할 때,
    상기 제1 서브 화소 영역에 위치한 액정의 경사각과 상기 제2 서브 화소 영역에 위치한 액정의 경사각이 서로 다른 액정 표시 장치.
  7. 절연 기판,
    상기 절연 기판 위에 가로 방향으로 형성되어 있는 게이트선과 상기 게이트선에 연결되어 있는 게이트 전극을 포함하는 게이트 배선,
    상기 게이트 배선을 덮는 게이트 절연막,
    상기 게이트 전극 상부의 상기 게이트 절연막 위에 형성되어 있는 반도체층,
    상기 게이트 절연막 위에 세로 방향으로 형성되어 있는 데이터선, 상기 데이터선과 연결되어 있으며 상기 반도체층 위에까지 연장되어 있는 소스 전극, 상기 반도체층 위에서 상기 소스 전극과 소정간격 이격되어 있는 제1 및 제2 드레인 전극을 포함하는 데이터 배선,
    상기 데이터 배선 위에 형성되어 있으며 상기 제1 및 제2 드레인 전극의 일부를 각각 노출시키는 제1 및 제2 접촉구를 가지는 보호막,
    상기 보호막 위에 형성되어 있는 하나의 화소 전극이 절개 패턴에 의해 제1 서브 화소 전극 및 제2 서브 화소 전극으로 구분될 때, 상기 제1 접촉구를 통하여 상기 제1 드레인 전극과 연결되는 제1 서브 화소 전극,
    상기 제2 접촉구를 통하여 상기 제2 드레인 전극과 연결되는 제2 서브 화소 전극
    을 포함하고, 상기 게이트 전극 및 상기 제1 드레인 전극이 중첩되는 면적과 상기 게이트 전극 및 상기 제2 드레인 전극이 중첩되는 면적이 서로 다르게 형성되어 있고,
    상기 절개 패턴은 상기 화소 전극의 가로 중심선을 기준으로 상부 영역과 하부 영역이 대칭되도록 형성되어 있고, 상기 절개 패턴은 상기 게이트선에 대하여 45°의 각도로 뻗어 있는 박막 트랜지스터 표시판.
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07152013A (ja) * 1993-11-29 1995-06-16 Nippondenso Co Ltd 液晶表示素子
KR100218584B1 (ko) * 1994-09-21 1999-09-01 모리시타 요이찌 액정표시장치 및 그구동방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07152013A (ja) * 1993-11-29 1995-06-16 Nippondenso Co Ltd 液晶表示素子
KR100218584B1 (ko) * 1994-09-21 1999-09-01 모리시타 요이찌 액정표시장치 및 그구동방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103558721A (zh) * 2013-11-18 2014-02-05 京东方科技集团股份有限公司 阵列基板、显示装置及其驱动方法

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