KR100892246B1 - 재구성가능한 병렬처리를 수행하는 장치, 시스템, 방법 및 머신 판독가능한 저장 매체 - Google Patents

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Abstract

재구성가능 병렬 처리를 수행하기 위한 방법 및 장치가 기술된다.

Description

재구성가능한 병렬처리를 수행하는 장치, 시스템, 방법 및 머신 판독가능한 저장 매체{RECONFIGURABLE PARALLELISM ARCHITECTURE}
컴퓨터 아키텍처는 병렬 처리를 이용하여, 높은 계산 요건을 갖는 애플리케이션을 처리하는데 요구되는 클럭 레이트를 감소시킨다. 그러나, 몇몇 병렬 처리 시스템은 정적이며, 상이한 처리 또는 장치에 응답하여 동적으로 변화되지 않을 수 있다.
실시예에 관한 주된 내용은, 본 명세서의 결론부에서 특히 강조되고 특징적으로 청구된다. 그러나, 구성 및 동작 방법에 관한 본 실시예 및 그것의 목적, 특징 및 이점은, 첨부된 도면과 함께 이하의 상세한 설명을 참조함으로써 가장 잘 이해될 것이다.
도 1은 시스템(100)의 블록도를 도시한다.
도 2는 시스템(200)의 블록도를 도시한다.
도 3은 시스템(300)의 블록도를 도시한다.
도 4는 시스템(400)의 블록도를 도시한다.
도 5는 구성가능 논리(500)에 대한 흐름도를 도시한다.
실시예에 대한 완전한 이해를 제공하기 위해, 여러 가지의 특정적인 세부 내용이 개시될 수 있다. 그러나, 당업자라면, 이들 특정적인 세부 내용없이도 실시예를 실시할 수 있음을 이해할 것이다. 다른 경우, 잘 알려진 방법, 절차, 구성 요소 및 회로는, 실시예를 불명료하게 하지 않도록, 상세히 기술되지 않았다. 본 명세서에서 개시된 특정적인 구조 및 기능적인 세부 내용은 전형적인 것일 수 있으며, 실시예의 영역을 제한할 필요는 없다.
명세서에서의 "일실시예" 또는 "실시예"에 대한 임의의 참조는, 그러한 실시예와 함께 기술된 특정한 특징, 구조 또는 특성이 적어도 하나의 실시예에 포함됨을 의미하는 것을 알아야 한다. 명세서의 다양한 위치에서의 "일실시예에서" 라는 문구의 출현이 동일한 실시예를 의미할 필요는 없다.
유사한 참조 번호에 의해 유사한 부분을 나타내고 있는 도면을 상세히 참조하면, 도 1에는 일실시예를 실시하기에 적합한 시스템이 도시되어 있다. 도 1은 시스템(100)의 블록도이다. 시스템(100)은 복수의 노드를 포함할 수 있다. 본 명세서에서 이용된 "노드" 라는 용어는 정보를 나타내는 신호를 처리할 수 있는 임의의 요소, 모듈, 구성 요소, 보드, 장치 또는 시스템을 의미할 수 있다. 예를 들어, 신호는 전기 신호, 광학 신호, 음향 신호, 화학적 신호 등일 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
시스템(100)은 통신 매체의 유형들을 변경함으로써 접속된 복수의 노드를 포함할 수 있다. 본 명세서에서의 "통신 매체" 라는 용어는 정보 신호를 운반할 수 있는 임의의 매체를 의미할 수 있다. 통신 매체의 예로는, 금속 리드, 반도체 물질, 트위스트쌍 배선, 동축 케이블, 광섬유, 무선 주파수(RF) 스펙트럼 등이 포함될 수 있다. "접속" 또는 "상호접속" 및 그것의 변형된 형태는, 이러한 문맥에서 물리적 접속 및/또는 논리적 접속을 의미할 수 있다. 노드는, 예를 들면, 네트워크 인터페이스 카드(NIC)와 같은 하나 이상의 입/출력(I/O) 어댑터를 이용하여 통신 매체에 접속할 수 있다. I/O 어댑터는, 예를 들면, 통신 프로토콜, 서비스 및 동작 절차의 원하는 세트를 이용하여 컴퓨터 또는 네트워크 장치들 사이의 통신 신호를 제어하기 위한 임의의 적절한 기법과 함께 동작하도록 구성될 수 있다. 또한, I/O 어댑터는 적절한 통신 매체로 I/O 어댑터에 접속하기 위한 적절한 물리적 접속기를 포함할 수 있다.
일실시예에서, 예를 들어, 시스템(100)은 정보를 통신하기 위해 RF 스펙트럼을 이용하는 복수의 노드를 갖는, 셀룰라 또는 모바일 시스템과 같은, 무선 시스템으로서 구현될 수 있다. 이러한 경우, 시스템(100)에 도시된 하나 이상의 노드는 지정된 RF 스펙트럼을 통해 정보 신호를 통신하기 위해 적절한 장치 및 인터페이스를 더 포함할 수 있다. 그러한 장치 및 인터페이스의 예로는, 전방향성 안테나 및 무선 RF 트랜시버가 포함될 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
시스템(100)의 노드들은 상이한 유형의 정보를 통신하도록 구성될 수 있다. 예를 들어, 한 가지 유형의 정보는 "매체 정보"를 포함할 수 있다. 매체 정보는 음성 대화, 화상 회의, 스트리밍 비디오, 전자 메일("이메일") 메시지, 음성 메일 메시지, 수문자 심볼, 그래픽, 이미지, 비디오, 텍스트 등과 같은, 사용자에게 의미가 있는 내용을 나타내는 임의의 데이터를 의미할 수 있다. 다른 유형의 정보는 "제어 정보"를 포함할 수 있다. 제어 정보는 자동화 시스템에 대해 의미가 있는 코맨드, 인스트럭션 또는 제어 워드를 나타내는 임의의 데이터를 의미할 수 있다. 예를 들어, 제어 정보는 시스템을 통해 매체 정보를 라우팅하거나, 또는 노드에게 매체 정보를 사전결정된 방식으로 처리하도록 지시하는데 이용될 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
시스템(100)의 노드는 하나 이상의 프로토콜에 따라 매체 또는 제어 정보를 통신할 수 있다. 본 명세서에서 이용된 "프로토콜" 이라는 용어는 통신 매체를 통해 정보가 통신되는 방법을 제어하기 위한 인스트럭션들 세트를 의미할 수 있다. 프로토콜은 IETF(Internet Engineering Task Force), ITU(International Telecommunications Union), Intel® 코포레이션과 같은 회사 등에 의해 공표된 표준과 같은 하나 이상의 프로토콜 표준에 의해 정의될 수 있다.
도 1에 도시된 바와 같이, 시스템(100)은 무선 노드(102) 및 무선 노드(104)를 갖는 무선 통신 시스템을 포함할 수 있다. 무선 노드(102, 104)는 RF 스펙트럼과 같은 무선 통신 매체를 통해 정보를 통신하도록 구성된 노드를 포함할 수 있다. 무선 노드(102, 104)는 모바일 또는 셀룰라 전화, 무선 액세스 카드 또는 모뎀을 구비한 컴퓨터, 무선 PDA(personal digital assistant)와 같은 핸드헬드 클라이언트 장치, 무선 액세스 포인트, 기지국, 모바일 가입자 센터 등과 같은 임의의 무선 장치 또는 시스템을 포함할 수 있다. 일실시예에서, 예를 들어, 무선 노드(102) 및/또는 무선 노드(104)는 Intel® 코포레이션에 의한 PCA(Personal Internet Client Architecture)에 따라 개발된 무선 장치를 포함할 수 있다. 도 1은 제한된 수의 노드를 도시하고 있지만, 임의의 수의 노드가 시스템(100)에 이용될 수 있음을 이해할 것이다. 더욱이, 본 실시예는 무선 시스템의 문맥으로 예시될 수 있지만, 본 명세서에서 기술된 원리는 유선 통신 시스템에서도 마찬가지로 구현될 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
도 2는 일실시예에 따른 시스템(200)의 블록도를 도시한다. 시스템(200)은, 예를 들면, 무선 노드(102 및/또는 104)의 일부로서 구현될 수 있다. 도 2에 도시된 바와 같이, 시스템(200)은 처리 시스템(212), RCA(reconfigurable communications architecture) 모듈(204) 및 구성 모듈(206)을 포함할 수 있으며, 이들 모두는 통신 버스(208)를 통해 접속된다. 처리 시스템(212)은 프로세서(202) 및 메모리(210)를 더 포함할 수 있다. 도 2는 제한된 수의 모듈을 도시하고 있지만, 임의의 수의 모듈이 시스템(200)에 이용될 수 있음을 이해할 것이다.
일실시예에서, 처리 시스템(212)은 무선 노드(102 및/또는 104)에서와 같이, 호스트 시스템상의 임의의 처리 시스템일 수 있다. 처리 시스템(212)은 프로세서(202)를 포함할 수 있다. 프로세서(202)는 본 발명의 실시예에 적합한 속도 및 기능을 제공할 수 있는 임의의 유형의 프로세서를 포함할 수 있다. 예를 들어, 프로세서(202)는 Intel 코포레이션 등에 의해 제조된 프로세서일 수 있다. 또한, 프로세서(202)는 DSP(digital signal processor) 및 수반되는 아키텍처를 포함할 수 있다. 프로세서(202)는 네트워크 프로세서, 내장형 프로세서, 마이크로제어기, 제어기, 입/출력(I/O) 프로세서(IOP) 등과 같은 전용 프로세서를 더 포함할 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
일실시예에서, 처리 시스템(212)은 메모리(210)를 포함할 수 있다. 메모리(210)는 기계 판독가능 매체 및 수반되는 메모리 제어기 또는 인터페이스를 포함할 수 있다. 기계 판독가능 매체는 프로세서(202)에 의해 실행되도록 적응된 인스트럭션 및 데이터를 저장할 수 있는 임의의 매체를 포함할 수 있다. 그러한 매체의 몇 가지 예로는, 제한적인 것은 아니지만, ROM(read-only memory), RAM(random-access memory), PROM(programmable ROM), EPROM(erasable programmable ROM), EEPROM(electronically erasable programmable ROM), DDR(double data rate) 메모리, DRAM(dynamic RAM), SDRAM(synchronous DRAM), 내장형 플래시 메모리, 및 디지털 정보를 저장할 수 있는 임의의 다른 매체가 포함된다.
일실시예에서, 시스템(200)은 RCA 모듈(204)을 포함할 수 있다. RCA 모듈(204)은 재구성가능 시스템일 수 있다. 재구성가능 시스템은 상이한 유형의 애플리케이션을 실행하도록 구성될 수 있는 하드웨어와 소프트웨어의 조합을 포함할 수 있다. 적절한 재구성가능 시스템의 예는, 예를 들면, Intel 코포레이션에 의해 개발된 것과 같은 RCA 시스템일 수 있다.
재구성가능 시스템은 고성능 컴퓨팅 시스템에 대한 증가하는 요구로부터 초래된 것이다. 예를 들어, 다수의 통신 프로토콜을 처리할 수 있는 컴퓨팅 장치에 대한 성장하는 요구로 인해, 무선 노드가 IEEE 802.11, IEEE 802.16, GPRS(General Packet Radio Service), EGPRS(Enhanced GPRS), 블루투스(Bluetooth), UWB(Ultra Wideband), 3GPP(third generation cellular), WCDMA(wideband code division multiple access) 확산 스펙트럼, 제 4 세대 셀룰라(4G), ITU G.992.1 ADSL(Asymmetrical Digital Subscriber Line), ADSL2+ 등과 같은 임의의 다양한 통신 프로토콜들 사이에서 끊김없이 스위칭할 수 있도록 한다. 그러한 능력은, 예를 들면, 사용자로 하여금, 사용자가 그의 랩탑 컴퓨터를 그의 아파트에서의 케이블 모뎀 접속 사이에서 이동함에 따라 인터넷 또는 VPN(virtual private network)에 대해, 그의 아파트 단지내의 WLAN(wireless local area network)에 대해, 일을 위해 기차에 탑승하고 있는 동안의 모바일 접속에 대해, 그의 사무실에서의 LAN 접속에 대해 연속적인 접속을 유지하도록 할 수 있다. 다른 예로서, 다수의 상이한 통신 프로토콜들 사이에서 스위칭하는 능력은, 비즈니스 여행시에, 사용자가 상이한 통신 표준을 채택하는 국가 또는 지역들 사이에서 이동함에 따라 유용할 수 있다.
전형적으로, 컴퓨터 시스템은 하드웨어 및 소프트웨어 각각의 상대적인 역할 및 속성이 시스템들 사이에서 변할 것이지만, 하드웨어와 소프트웨어의 조합을 포함한다. 전형적으로, 소프트웨어 기반 시스템은 범용 하드웨어상에서 컴퓨터 판독가능 인스트럭션을 실행함으로써 동작한다. 한편, 하드웨어 기반 시스템은 전형적으로, ASIC(application specific integrated circuit)과 같은 특정 동작을 수행하도록 특별하게 설계된 회로로 구성될 수 있다. 그 결과, 하드웨어 기반 시스템은 전형적으로, 그들이 수행하도록 설계된 특정 작업(들)이 아닌 작업을 수행하는 융통성이 부족하지만, 하드웨어 기반 시스템은 일반적으로 소프트웨어 기반 시스템보다 높은 성능을 갖는다.
재구성가능 시스템은, 설계 또는 구성 파일을 이용하여 특별하게 설계된 하드웨어를 재구성함으로써, 주문형 하드웨어에 의해 제공되는 것에 근접하는 성능을 달성하는 하이브리드 방안을 나타낸다. 또한, 재구성가능 시스템은 새로운 요건, 프로토콜 및 표준에 적응하는 능력을 포함하는, 소프트웨어 기반 시스템의 융통성을 제공한다. 따라서, 예를 들어, 재구성가능 시스템은, 각각의 프로토콜을 위한 전용의 ASIC 기반 디지털 신호 처리기(DSP)를 필요로 하지 않으면서, 다양한 통신 프로토콜을 효율적으로 처리하는데 이용될 수 있어, 칩 크기 및/또는 전력 소모를 절약하게 된다.
일실시예에서, RCA 모듈(204)은 복합 계산을 수행하는데 이용되는 다수의 실행 유닛을 포함할 수 있다. 하나의 실행 유닛에 의해 발생된 결과는 다른 실행 유닛에 대한 입력으로서 이용되고, 메모리에 저장되거나, 또는, 다른 처리 시스템으로 전송될 수 있다. 계산은 하드웨어 요소들 사이에서 분할될 수 있어, 계산의 상이한 부분들이, 그들이 가장 효율적으로 수행되는 실행 유닛으로 할당되도록 한다. 예를 들어, 많은 무선 및 유선 통신 시스템에 의해 수행된 물리 계층 처리는 때때로, 수자 집중적인 계산 및 다수 덜 집중적인 범용 계산의 조합을 포함한다. 이것은 특히, 고속 획득이 때때로 요구되는 패킷화된 데이터를 이용하는 프로토콜에 해당된다. 예를 들어, 802.11a 프리앰블을 처리하는 것은 전형적으로, 고속 프리앰블 검출, 고속 자동 이득 제어(AGC) 조절 및 고속 타이밍 동기화를 수반한다. 바람직하게, 이들 계산은 집중적인 수자 계산을 효율적으로 수행할 수 있는 데이터 경로 실행 유닛과 범용 계산을 수행할 수 있는 인티저 유닛(integer unit)의 조합을 포함하는 프로세서에 의해 수행될 수 있다.
일실시예에서, RCA 모듈(204)의 하나 이상의 실행 유닛은 병렬 처리를 수행하여, 대기 시간을 감소시키고, 전체 시스템 성능을 강화시키도록 구성될 수 있다. 특히, RCA 모듈(204)은 단일 인스트럭션 다수 데이터(SIMD) 병렬 처리 및 다수 인스트럭션 다수 데이터(MIMD) 병렬 처리를 수행하도록 구성될 수 있다.
일실시예에서, RCA 모듈(204)의 하나 이상의 실행 유닛은 SIMD 처리를 수행하도록 구성될 수 있다. SIMD 처리는 단일의 인스트럭션을 이용하여 다수의 처리 데이터 경로를 제어하는 것을 의미할 수 있다. 각각의 데이터 경로는 다수개의 데이터를 이용하여 동일한 동작을 실행할 수 있다. 전형적으로, 이러한 유형의 병렬 처리는 FIR(finite impulse response) 필터링, 승산-누적 연산, FFT(fast fourier transform) 버터플라이 처리 등과 같은 정규의 반복 동작을 위해 이용된다.
일실시예에서, RCA 모듈(204)의 하나 이상의 실행 유닛이 MIMD 처리를 수행하도록 구성될 수 있다. MIMD 처리는 각각의 처리 데이터 경로가 개별 인스트럭션에 의해 제어되는 경우에 발생될 수 있다. MIMD 처리에서, 상이한 동작이 데이터 경로들 상에서 실행된다. 전형적으로, 이러한 유형의 병렬 처리는 이질적인 처리 요건을 갖는 애플리케이션에서 이용된다. 예를 들어, VLIW(very long instruction word) 프로세서는 전형적으로 MIMD 처리를 이용한다.
일실시예에서, 시스템(200)은 구성 모듈(206)을 포함할 수 있다. 구성 모듈(206)은 RCA 모듈(204)이 소정의 애플리케이션을 처리하기 위한 구성 정보를 저장한다. 예를 들어, 구성 정보는 RCA 모듈(204)이 제 1 구성에서 SIMD 처리를 수행하는 제 1 처리를 실행하도록 구성하는 데 이용될 수 있다. 다른 예에서, 구성 정보는 RCA 모듈(204)이 제 2 구성에서 MIMD 처리를 수행하는 제 2 처리를 실행하도록 구성하는 데 이용될 수 있다. 구성 모듈(206)은 시스템에 대해 개별 모듈로서 도시되지만, 구성 모듈(206)은 메모리(210)에 저장된 프로그램 인스트럭션 및 데이터 세트를 포함할 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
일반적인 동작시에, 시스템(200)은 전력이 인가되는 경우에 시작될 수 있다. 초기 처리 동안, 처리 시스템(212)은 구성 모듈(206)의 일부로서 저장된 구성 정보를 이용하여 RCA 모듈(204)을 구성할 수 있다. 그 후, RCA 모듈(204)은 구성 정보에 따라 다양한 기능을 수행할 준비가 될 수 있다.
일실시예에서, RCA 모듈(204)의 구성은 특정 애플리케이션에 적합하도록 변형될 수 있다. 그러한 변형은 주기적으로 또는 외부 구동 이벤트에 따라 행해질 수 있다. 후자의 예는 사용자, 애플리케이션, 장치 등에 의해 발행된 RCA 모듈(204)을 재구성하기 위한 명시적인 인스트럭션의 수신을 포함할 수 있다. RCA 모듈(204)의 구성가능성은 RCA 모듈(204)로 하여금, 소정의 처리를 위한 특정의 병렬 처리 기법을 구현할 수 있도록 한다. 병렬 처리 기법은, MIPS(Million Instructions Per Second)의 관점에서의 처리량 속도, 대기 시간, 전력 요건 등과 같은 다수의 상이한 요인에 따라 선택될 수 있다. RCA 모듈(204)은 SIMD 처리, MIMD 처리, 또는 그들의 조합을, 기능 단위(a function by function basis)로 구현할 수 있다.
도 3은 일실시예에 따른 시스템(300)의 블록도를 도시한다. 시스템(300)은 프로세서(302), RCA 모듈(304) 및 AFE(analog front end)(306)를 포함할 수 있다. 프로세서(302) 및 RCA 모듈(304)은, 예를 들면, 프로세서(202) 및 RCA 모듈(204)를 각각 대표할 수 있다. 도 3에 도시된 바와 같이, RCA 모듈(304)은, 예를 들면, 메시 토폴로지(mesh topology)와 같은 임의의 수의 상이한 토폴로지에 따른 통신 매체를 통해 접속되는, 다수의 처리 요소(PE) 1-N, 다수의 입/출력(I/O) 노드 1-M 및 다수의 라우팅 엔진(R) 1-P를 포함할 수 있다. I/O 노드 1-M은 프로세서(302) 및 AFE(306)와 같은 다양한 외부 장치에 접속될 수 있다. 도 3은 제한된 수의 요소를 도시하고 있지만, 임의의 수의 요소가 시스템(300)에 이용될 수 있음을 이해할 것이다.
일실시예에서, RCA(304)는 플렉시블 가속기, 데이터 구동 제어, 및 물리 계층(PHY) 및 하위 매체 액세스 제어(MAC) 처리를 제공하기 위한 메시 네트워크의 이질적인 어레이로 구성되는 하부구조를 형성할 수 있다. RCA(304)는, 예를 들면, SDR(software defined radio)와 같은 무선 장치에 대한 디지털 기저대역(PHY 계층) 및 하위 MAC(데이터 링크 계층) 요소로서 동작할 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
일실시예에서, RCA(304)는 PE 1-N을 포함할 수 있다. PE 1-N은 "개략적(coarse)" 그레인형(grained) 처리 요소의 이질적인 집합을 포함할 수 있다. 각각의 PE는 다수의 프로토콜을 지원하도록 구성가능하고, 비교할만한 전용 하드웨어 구성 요소에 근접하는 영역 및 전력을 갖도록 설계될 수 있다. 각각의 PE는 데이터 구성 제어를 이용하며, 원하는 레벨의 재구성가능성 및 스케일러빌리티(scalability) 파라미터에 따라 구현될 수 있다. PE 1-N은 아키텍처가 이전의 인스턴시에이션(instantiation)에 잠재적으로 영향을 미치지 않으면서 스케일링될 수 있도록 하는 라우팅 요소 R 1-M을 통해 비교적 낮은 대기 시간 메시에서 접속될 수 있다.
일실시예에서, PE 1-N은 일반적인 통신 애플리케이션에 특별하게 맞도록 될 수 있다. 그와 같이, PE 1-N은 여러 가지의 범용 동작 뿐만 아니라, 전단 및 후단 처리 기능을 특별히 해결하는 비교적 개략적인 입자성을 포함할 수 있다. PE 1-N은 각각 상이한 동작을 수행하도록 설계될 수 있지만, 그들 모두는, SIMD 및/또는 MIMD 병렬성을 포함하는 유사한 아키텍처 방안을 공유한다. 또한, 그들 모두는, 파라미터 변경에 대한 몇몇 합리적인 융통성을 허용하면서, 그들의 의도된 기능을 실행하기 위해, 주문형 설계를 통해 최적화될 수 있는 실행 유닛을 갖는다.
일실시예에서, PE 1-N 중 하나 이상의 PE가 GPMCA(general purpose micro-coded accelerator)로서 구현될 수 있다. GPMCA는 매트릭스 반전, 심볼 디코딩 및 인코딩, 디스크램블링, CRC(cyclical redundancy check) 처리 등과 같은 일반적인 동작 세트를 수행하도록 구성될 수 있다. 더욱이, PE는 SIMD 처리, MIMD 처리 등과 같은 동작의 병렬 처리를 수행하도록 구성될 수 있다. 그러한 PE에 대해서는, 도 4를 참조하여 보다 상세히 기술될 수 있다.
일실시예에서, RCA(304)는 I/O 노드 1-M을 포함할 수 있다. I/O 노드 1-M은 프로세서(302)와 같은 다양한 외부 장치와의 인터페이스로서 동작할 수 있다. 프로세서(302)는, 예를 들면, 내장형 제어기를 포함할 수 있다. 또한, I/O 노드 1-M은 AFE(306)와의 인터페이스일 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
일실시예에서, 시스템(300)은 AFE(306)와 같은 하나 이상의 아날로그 RF 전단 장치를 포함할 수 있다. 무선 노드(102 및/또는 104)로부터의 송신을 위해, AFE(306)는 디지털화된 기저대역 샘플을 RF로 변환할 수 있다. 유사하게, 수신된 RF 신호에 대해, AFE(306)는 관심 RF 대역을 디지털화된 기저대역으로 변환할 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
일반적인 동작시에, 프로세서(302)는 필요한 셋업 정보와, 또한, AFE(306)에 대해 요구되는 임의의 셋업 정보를 각각의 PE 1-N 및 I/O 노드 1-M으로 다운로딩하는데 필요한 전체 제어 및 관리를 제공할 수 있다. 그의 제어 기능 이외에, 프로세서(302)는 MAC 계층 기능 동작을 제공할 수 있다. PE 1-N의 메시에서의 각 위치에는, 메시 상호접속의 일부인 루우팅 엔진(R 1-M)이 존재한다. 각각의 PE 1-N은 R 1-M에 전기적으로 접속된다. 초기화 동안, 프로세서(302)는 데이터 메모리의 초기 내용 및 구성 정보를, 구성 데이터 패킷을 이용하여 메시 상호접속을 통해 각각의 PE 1-N으로 다운로딩한다. 모든 구성 정보가 다운로딩되고, PE 1-N이 초기화되면, 처리 동작이 개시될 수 있다.
시스템(300)은 송신 및 수신 기능과 같은 다수의 상이한 기능들을 수행할 수 있다. 송신 기능을 수행할 때, 프로세서(302)는 데이터를 PE 1-N으로 전달하여, PHY 기저대역 처리되도록 한다. 기저대역 처리가 발생됨에 따라, 디지털화된 샘플은 RF로의 변환을 위해, 하나 이상의 AFE(306)에 대한 스트림으로 되고, 그 다음, 장착된 안테나를 통해 송신된다. 수신 기능을 위해, AFE(306)는 안테나로부터 RF 신호를 수신하고, RF 신호를 기저대역으로 변환하며, 디지털화된 샘플을 PE 1-N으로 전달하여, 디지털 기저대역 처리가 되도록 한다. 일단 처리되면, 디지털 데이터는 MAC 계층 처리를 위해 프로세서(302)로 전달된다.
도 4는 일실시예에 따른 시스템(400)의 블록도를 도시한다. 시스템(400)은, 예를 들면, 시스템(300)의 PE 1-N과 같은 PE를 대표할 수 있다. 이와 달리, 시스템(400)은 재구성가능 하드웨어 및 소프트웨어 요소를 가질 수 있는 임의의 처리 시스템의 일부로서 구현될 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
일실시예에서, 시스템(400)은 IEEE 802.11, IEEE 802.16, GPRS, EGPRS, 블루투스, UWB, 3GPP, WCDMA, 4G, ITU G.992.1 ADSL, ADSL2+ 등과 같은 다양한 통신 프로토콜에 대한 기저대역 심볼 처리와 같은 동작을 수행하는 것에 대한 책임이 있는 GPMCA 형성 블록을 포함할 수 있다. 통신 프로토콜의 유형은 이러한 문맥으로 제한되지 않는다.
일실시예에서, 심볼 처리는 다수의 상이한 데이터 경로를 필요로 할 수 있다. 시스템(400)은 소정의 프로토콜에 맞도록 구성될 수 있다. 더욱이, 상이한 병렬 처리 구조가, 소정의 프로토콜내의 상이한 기능들에 대해 이용될 수 있다. 그 결과, 시스템(400)은 예를 들면, 무선 노드(102 및/또는 104)와 같은 장치에 대한 전체 클럭 및 전력 요건을 감소시킬 수 있다.
도 4에 도시된 바와 같이, 시스템(400)은 스위치(404)에 접속된 다수의 제어 유닛 1-R을 포함할 수 있다. 제어 유닛 1-R 및 스위치(404)는 주 제어기(402)에 접속될 수 있다. 스위치(404)는 또한 데이터 경로(DP) 1-S에 접속될 수 있다. DP 1-S는 메모리(406)에 접속될 수 있다. 도 4는 제한된 수의 제어 유닛 및 데이터 경로를 도시하고 있지만, 임의의 개수가 시스템(400)에 이용될 수 있으며, 그것은 여전히 실시예의 영역에 속하는 것임을 이해할 것이다.
일실시예에서, 시스템(400)은 제어 유닛 1-R을 포함할 수 있다. 시스템(400)의 동작은 하나 이상의 제어 유닛 1-R에 의해 제어된다. 각각의 제어 유닛 1-R은 제어 유닛이 시스템(400)의 다양한 구성 요소에 대해 실행하는 기능들로부터 도출된 기능 제어 신호를 전송하도록 구성된다. 예를 들어, 제어 유닛 1은 스위치(404)를 통해 기능 제어 신호를 DP 1로 전송하여, 예를 들면, 메모리(406)로부터 판독된 데이터에 대해 수행될 동작을 지정할 수 있다. 일실시예에서, 각각의 제어 유닛 1-R은 단일의 기능을 나타내는 기능 제어 신호를 전송한다. 각각의 제어 유닛 1-R은 상이한 기능들을 수용하도록 재구성가능할 수 있다. 일실시예에서, 다양한 DP 1-S를 재구성하는데 이용된 신호는, 하나 이상의 제어 유닛상에서 실행된 상태 머신에 의해 각각의 클럭 주기상에서 전송될 수 있다.
일실시예에서, 시스템(400)은 DP 1-S를 포함할 수 있다. 일반적으로, DP 1-S는, 예를 들면, DSP 계산에 포함된 것과 같은, 수자 집중적인 연산을 수행하도록 설계된다. DP 1-S는 제어 유닛 1-R과 DP 1-S 사이의 접속에 근거해서, SIMD 처리 또는 MIMD 처리를 이용하여, 그들의 처리를 병렬로 수행하도록 구성될 수 있다. 각각의 데이터 경로는 원하는 동작 세트에 대해 적합한 임의의 논리로 구성될 수 있다. 예를 들어, 데이터 경로는 다수 입력 사전가산기(a multi-input pre-adder), 승산기, 누산기 레지스터 등을 포함할 수 있다. 일실시예에서, 이들 요소는 고속 FFT, 필터 동작 등과 같은 상이한 기능들을 수행하도록 제어 유닛에 의해 재구성가능할 수 있다.
일실시예에서, 시스템(400)은 스위치(404)를 포함할 수 있다. 스위치(404)는 제어 유닛 1-R과 DP 1-S 사이에 신호를 스위칭할 수 있는 임의의 스위치를 포함할 수 있다. 스위치는 어느 제어 유닛이 어느 DP에 접속되는지를 제어한다. 접속은 제어 유닛이 제어 신호를 접속된 DP에 전송하도록 한다. 스위치는, 예를 들면, 크로스바(cross-bar) 스위치, 백플레인(backplane) 등을 포함할 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
일실시예에서, 시스템(400)은 주 제어기(402)를 포함할 수 있다. 주 제어기(402)는 구성 모듈(206)로부터 구성 정보를 수신하여, 스위치(404)가 소정의 애플리케이션에 따른 접속을 설정하도록 구성할 수 있다. 예를 들어, 하나의 제어 유닛(예를 들면, 제어 유닛 1)이 4개의 모든 데이터 경로 DP 1-S를 제어하도록 구성될 수 있다. 이러한 경우, 주 제어기(402)는 스위치(404)가 제어 유닛 1을 DP 1-S에 접속하도록 구성함으로써, 제어 유닛 1이 제어 신호를 DP 1-S로 전송하도록 할 수 있다. 이것은 예를 들면, SIMD 처리를 수행하기에 적합한 구성일 수 있다. 다른 예에서, 각각의 제어 유닛 1-R은 대응하는 DP 1-S를 각각 제어하도록 구성될 수 있다. 각각의 제어 유닛 1-R은 제어 신호만을 그의 각각의 DP 1-S로 전송할 수 있다. 이것은 예를 들면, MIMD 처리를 수행하기에 적합한 구성일 수 있다. 제어 유닛 1-R 및 DP 1-S의 임의의 구성이 또한 구현될 수 있다. 예를 들어, 2x2 구성이 구성될 수 있는데, 하나의 제어 유닛은 2개의 데이터 경로를 제어하고, 다른 제어 유닛은 다른 2개의 데이터 경로를 제어하게 된다. 실시예는 이러한 문맥으로 제한되지 않는다.
일실시예에서, 시스템(400)은 메모리(406)를 포함할 수 있다. 메모리(406)는 시스템(400)에 의해 실행될 데이터를 저장하는 임의의 유형의 메모리를 포함할 수 있다. 메모리(406)는 다른 PE로부터의 데이터를 패킷의 형태로 누적할 수 있다. 수신된 데이터는 메모리(406)에 저장될 수 있다. 수신된 데이터가 처리를 개시하기에 충분한 양인 경우, 제어 유닛 1-R은 제어 신호를 DP 1-S로 전송하기 시작하여, 데이터 처리를 개시한다.
상기 시스템들에 대한 동작은 이하의 도면 및 수반되는 예들을 참조하여 더 기술될 수 있다. 몇몇 도면은 구성가능 논리를 포함할 수 있다. 본 명세서에서 제공된 그러한 도면은 특정한 구성가능 논리를 포함할 수 있지만, 구성가능 논리는 본 명세서에서 기술된 일반적인 기능이 구현되는 방법에 관한 예를 제공하기 위한 것임을 이해할 것이다. 더욱이, 소정의 구성가능 논리는, 달리 지시되지 않는 한, 제공된 순서대로 실행될 필요는 없다. 또한, 소정의 구성가능 논리는 상기 참조된 모듈에서 구현되는 것으로 기술될 수 있지만, 구성가능 논리는 시스템 내의 어느 곳에서라도 구현될 수 있으며, 그것은 실시예의 영역에 여전히 속하는 것이다.
도 5는 일실시예에 따른 구성가능 논리(500)에 대한 블록 흐름도를 도시한다. 도 5는 일실시예에 따른 PE에 의해 실행된 동작을 나타낼 수 있는 구성가능 논리(500)를 도시한다. 구성가능 논리(500)에 도시된 바와 같이, 구성 정보가 스위치에서 수신될 수 있다(블록(502)). 스위치는 복수의 제어 유닛과 복수의 데이터 경로 사이에 제 1 접속 세트를 형성하여, SIMD 처리를 이용한 제 1 처리를 실행하도록 구성될 수 있다(블록(504)). 스위치는 제어 유닛과 데이터 경로 사이에 제 2 접속 세트를 형성하여, MIMD 처리를 이용한 제 2 처리를 실행하도록 구성될 수 있다(블록(506)). 각각의 제어 유닛은, 예를 들면, 단일 프로그램 인스트럭션의 실행을 제어할 수 있다.
일실시예에서, 각각의 제어 유닛은 단일 프로그램 인스트럭션의 실행을 제어하도록 구성될 수 있다. 프로그램 인스트럭션은 상이한 애플리케이션에 따라 변할 수 있다.
일실시예에서, 제 1 접속 세트는 스위치(404)가, 제 1 구성에서 제어 유닛 1-R과 데이터 경로 DP 1-S를 접속하여, SIMD 처리를 수행하도록 구성할 수 있다. 예를 들어, 제 1 접속 세트는 제어 유닛 중 적어도 하나를 다수의 데이터 경로 DP 1-S에 접속할 수 있으며, 여기서, 하나의 제어 유닛이 다수의 데이터 경로 DP 1-S를 제어하게 된다. 이러한 구성에서, 예를 들어, 각각의 데이터 경로 DP 1-S는 메모리(406)에 저장된 데이터를 이용하여 동일한 병렬 동작 세트를 수행하도록 구성될 수 있다. 이것은 OFDM(orthogonal frequency division) 반송파 상의 심볼 디코딩을 수행하는 것과 같은 많은 통신 애플리케이션에 대해 적합할 수 있다. 유사한 동작이 모든 반송파 상에서 수행되므로, SIMD 처리는 시스템 성능을 개선시킬 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
일실시예에서, 제 2 접속 세트는 스위치(404)가, 제 2 구성에서 제어 유닛 1-R과 데이터 경로 DP 1-S를 접속하여, MIMD 처리를 수행하도록 구성할 수 있다. 예를 들어, 제 2 접속 세트는 다수의 제어 유닛을 다수의 데이터 경로에 접속할 수 있으며, 여기서, 각각의 제어 유닛이 하나의 데이터 경로를 제어하게 된다. 이러한 구성에서, 예를 들어, 각각의 데이터 경로 DP 1-S는 메모리(406)에 저장된 데이터를 이용하여 상이한 병렬 동작 세트를 수행하도록 구성될 수 있다. 이것은 PHY 제어 상태 머신을 구현하는 것과 같은 많은 통신 애플리케이션과, 인터리빙 및 다중화와 같은 전체 데이터 흐름 동작에 대해 적합할 수 있다. 이러한 그룹은 몇몇 경우에 병렬로 실행할 필요가 있는 이질적인 낮은 MIPS 동작을 포함하므로, MIMD 처리는 시스템 성능을 개선시키도록 구현될 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
실시예는 원하는 계산 속도, 전력 레벨, 가열 허용도, 처리 주기 예산, 입력 데이터율, 출력 데이터율, 메모리 자원, 데이터 버스 속도 및 다른 성능 제약과 같은 임의의 수의 요인에 따라 변할 수 있는 아키텍처를 이용하여 구현될 수 있다. 예를 들어, 일실시예는, 전술한 바와 같이, 프로세서에 의해 실행된 소프트웨어를 이용하여 구현될 수 있다. 다른 예에서, 일실시예는 ASIC, PLD(Programmable Logic Device) 또는 DSP 및 수반되는 하드웨어 구조물과 같은 전용의 하드웨어로서 구현될 수 있다. 다른 예에서, 일실시예는 프로그램된 범용 컴퓨터 구성 요소와 주문형 하드웨어 구성 요소의 임의의 조합에 의해 구현될 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
실시예는 하나 이상의 모듈의 관점에서 기술되었다. 설명의 용이성을 위해, 실시예가 "모듈"의 관점에서 기술되었지만, 하나 이상의 회로, 구성 요소, 레지스터, 프로세서, 소프트웨어 서브루틴, 또는 그들의 임의의 조합이, 하나, 수 개, 또는 전체의 모듈을 대체할 수 있다. 실시예는 이러한 문맥으로 제한되지 않는다.
본 명세서에서는 실시예들의 소정의 특징이 예시되었지만, 당업자라면, 여러 가지의 변형, 대체, 변경 및 등가물이 가능함을 이해할 것이다. 따라서, 첨부된 특허 청구 범위는, 실시예의 진정한 사상에 속하는 것으로서, 그러한 변형 및 변경을 포함하도록 의도된다.

Claims (24)

  1. 데이터를 저장하기 위한 메모리 유닛과,
    상기 데이터를 처리하기 위한 복수의 병렬 데이터 경로와,
    상기 데이터 경로를 제어하기 위한 복수의 제어 유닛과,
    상기 제어 유닛과 상기 데이터 경로를 접속하기 위한 스위치를 포함하되,
    상기 스위치는 구성 정보를 수신하여, 상기 제어 유닛과 상기 데이터 경로 사이에 제 1 접속 세트를 설정함으로써 제 1 처리를 실행하고, 상기 제어 유닛과 상기 데이터 경로 사이에 제 2 접속 세트를 설정함으로써 제 2 처리를 실행하는
    재구성가능한 병렬처리를 수행하는 장치.
  2. 제 1 항에 있어서,
    각각의 제어 유닛은 단일 프로그램 인스트럭션의 실행을 제어하는
    재구성가능한 병렬처리를 수행하는 장치.
  3. 제 2 항에 있어서,
    상기 제 1 접속 세트는 제 1 구성에서 상기 제어 유닛과 상기 데이터 경로를 접속하여, 단일 인스트럭션 다수 데이터 처리를 수행하는
    재구성가능한 병렬처리를 수행하는 장치.
  4. 제 2 항에 있어서,
    상기 제 1 접속 세트는 상기 복수의 제어 유닛 중 2개 이상을 다수의 데이터 경로와 접속시키는
    재구성가능한 병렬처리를 수행하는 장치.
  5. 제 4 항에 있어서,
    각각의 데이터 경로는 상기 데이터를 이용하여 동일한 동작 세트를 수행하는
    재구성가능한 병렬처리를 수행하는 장치.
  6. 제 2 항에 있어서,
    상기 제 2 접속 세트는 제 2 구성에서 상기 제어 유닛과 상기 데이터 경로를 접속하여, 다수 인스트럭션 다수 데이터 처리를 수행하는
    재구성가능한 병렬처리를 수행하는 장치.
  7. 제 2 항에 있어서,
    상기 제 2 접속 세트는 다수의 제어 유닛을 다수의 데이터 경로와 접속시키며, 각각의 제어 유닛은 단일의 데이터 경로를 제어하는
    재구성가능한 병렬처리를 수행하는 장치.
  8. 제 4 항에 있어서,
    각각의 데이터 경로는 상기 데이터를 이용하여 상이한 동작 세트를 수행하는
    재구성가능한 병렬처리를 수행하는 장치.
  9. 제 1 항에 있어서,
    상기 구성 정보에 따라 상기 접속을 설정하도록, 상기 스위치를 구성하는 구성 모듈을 더 포함하는
    재구성가능한 병렬처리를 수행하는 장치.
  10. 호스트 처리 시스템과,
    통신 버스를 통해 상기 호스트 처리 시스템에 결합되어 구성 정보를 저장하기 위한 구성 모듈과,
    상기 통신 버스를 통해 상기 호스트 처리 시스템에 결합되어 상기 구성 정보를 수신하기 위한 재구성가능 통신 아키텍처 모듈을 포함하되,
    상기 재구성가능 통신 아키텍처 모듈은 그 자신이 제 1 구성에서 단일 인스트럭션 다수 데이터 처리를 수행하여 제 1 처리를 실행하고, 제 2 구성에서 다수 인스트럭션 다수 데이터 처리를 수행하여 제 2 처리를 실행하도록 구성하는
    재구성가능한 병렬처리를 수행하는 시스템.
  11. 제 10 항에 있어서,
    상기 재구성가능 통신 아키텍처 모듈은,
    상기 제 1 및 제 2 처리 각각에 대한 기능을 실행하기 위한 복수의 처리 요소와,
    상기 처리 요소를 접속하기 위한 복수의 라우팅 요소와,
    상기 처리 요소와 상기 라우팅 요소를 메시 토폴로지(mesh topology)로 접속하기 위한 복수의 통신 매체를 포함하는
    재구성가능한 병렬처리를 수행하는 시스템.
  12. 제 11 항에 있어서,
    상기 처리 요소 중 하나는,
    데이터를 저장하기 위한 메모리 유닛과,
    상기 데이터를 처리하기 위한 복수의 병렬 데이터 경로와,
    상기 데이터 경로를 제어하기 위한 복수의 제어 유닛과,
    상기 제어 유닛과 상기 데이터 경로를 접속하기 위한 스위치를 포함하되,
    상기 스위치는 상기 구성 정보를 수신하여, 상기 제어 유닛과 상기 데이터 경로 사이에 제 1 접속 세트를 설정함으로써 상기 제 1 처리를 실행하고, 상기 제어 유닛과 상기 데이터 경로 사이에 제 2 접속 세트를 설정함으로써 상기 제 2 처리를 실행하는
    재구성가능한 병렬처리를 수행하는 시스템.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    각각의 제어 유닛은 단일 프로그램 인스트럭션의 실행을 제어하는
    재구성가능한 병렬처리를 수행하는 시스템.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 제 1 접속 세트는 상기 복수의 제어 유닛 중 하나의 제어 유닛을 다수의 데이터 경로와 접속시키며, 상기 하나의 제어 유닛은 상기 다수의 데이터 경로를 제어하는
    재구성가능한 병렬처리를 수행하는 시스템.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 제 2 접속 세트는 다수의 제어 유닛을 다수의 데이터 경로와 접속시키며, 각각의 제어 유닛은 단일의 데이터 경로를 제어하는
    재구성가능한 병렬처리를 수행하는 시스템.
  16. 스위치에서 구성 정보를 수신하는 단계와,
    복수의 제어 유닛과 복수의 데이터 경로 사이에 제 1 접속 세트를 설정하여, 단일 인스트럭션 다수 데이터 처리를 이용한 제 1 처리를 실행하도록, 상기 스위치를 구성하는 단계와,
    상기 제어 유닛과 상기 데이터 경로 사이에 제 2 접속 세트를 설정하여, 다수 인스트럭션 다수 데이터 처리를 이용한 제 2 처리를 실행하도록, 상기 스위치를 구성하는 단계를 포함하는
    재구성가능한 병렬처리를 수행하는 방법.
  17. 제 16 항에 있어서,
    각각의 제어 유닛은 단일 프로그램 인스트럭션의 실행을 제어하는
    재구성가능한 병렬처리를 수행하는 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서,
    상기 제 1 접속 세트는 상기 복수의 제어 유닛 중 하나의 제어 유닛을 다수의 데이터 경로와 접속시키며, 상기 하나의 제어 유닛은 상기 다수의 데이터 경로를 제어하는
    재구성가능한 병렬처리를 수행하는 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서,
    상기 제 2 접속 세트는 다수의 제어 유닛을 다수의 데이터 경로와 접속시키며, 각각의 제어 유닛은 단일의 데이터 경로를 제어하는
    재구성가능한 병렬처리를 수행하는 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    제 1 데이터 세트를 수신하는 단계와,
    상기 제 1 데이터 세트를 메모리 유닛에 저장하는 단계와,
    상기 제 1 접속 세트를 이용하여 상기 데이터 경로로 상기 제 1 데이터 세트를 처리하는 단계를 더 포함하는
    재구성가능한 병렬처리를 수행하는 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    제 2 데이터 세트를 수신하는 단계와,
    상기 제 2 데이터 세트를 메모리 유닛에 저장하는 단계와,
    상기 제 2 접속 세트를 이용하여 상기 데이터 경로로 상기 제 2 데이터 세트를 처리하는 단계를 더 포함하는
    재구성가능한 병렬처리를 수행하는 방법.
  22. 프로세서에 의해 실행되는 경우, 스위치에서 구성 정보를 수신하여, 복수의 제어 유닛과 복수의 데이터 경로 사이에 제 1 접속 세트를 설정하여 단일 인스트럭션 다수 데이터 처리를 이용한 제 1 처리를 실행하도록 상기 스위치를 구성하고, 상기 제어 유닛과 상기 데이터 경로 사이에 제 2 접속 세트를 설정하여 다수 인스트럭션 다수 데이터 처리를 이용한 제 2 처리를 실행하도록 상기 스위치를 구성하는 저장 인스트럭션을 포함하는
    머신 판독가능한 저장 매체.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 22 항에 있어서,
    상기 저장 인스트럭션은 또한, 프로세서에 의해 실행되는 경우, 상기 제 1 접속 세트가 상기 복수의 제어 유닛 중 하나의 제어 유닛을 다수의 데이터 경로와 접속시키며, 상기 하나의 제어 유닛이 상기 다수의 데이터 경로를 제어하도록 하는
    머신 판독가능한 저장 매체.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 22 항에 있어서,
    상기 저장 인스트럭션은 또한, 프로세서에 의해 실행되는 경우, 상기 제 2 접속 세트가 다수의 제어 유닛을 다수의 데이터 경로와 접속시키며, 각각의 제어 유닛이 단일의 데이터 경로를 제어하도록 하는
    머신 판독가능한 저장 매체.
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