JP5000641B2 - プログラム可能回路網を含むデジタル信号プロセッサ - Google Patents
プログラム可能回路網を含むデジタル信号プロセッサ Download PDFInfo
- Publication number
- JP5000641B2 JP5000641B2 JP2008513415A JP2008513415A JP5000641B2 JP 5000641 B2 JP5000641 B2 JP 5000641B2 JP 2008513415 A JP2008513415 A JP 2008513415A JP 2008513415 A JP2008513415 A JP 2008513415A JP 5000641 B2 JP5000641 B2 JP 5000641B2
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- signal processor
- wireless communication
- accelerator
- units
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 claims description 66
- 239000013598 vector Substances 0.000 claims description 45
- 238000004891 communication Methods 0.000 claims description 39
- 230000006870 function Effects 0.000 claims description 29
- 230000004044 response Effects 0.000 claims description 15
- 238000012545 processing Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 8
- 238000012937 correction Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000001228 spectrum Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 241000255777 Lepidoptera Species 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009432 framing Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012432 intermediate storage Methods 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
- G06F15/7857—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using interleaved memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
- G06F9/3891—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute organised in groups of units sharing resources, e.g. clusters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/0003—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Mathematical Physics (AREA)
- Multimedia (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
- Logic Circuits (AREA)
- Communication Control (AREA)
Description
ッサコアとの間に選択的に接続性を提供するように構成し得るプログラム可能回路網が含まれる。各アクセラレータユニットは、プロセッサコアとは独立して、1つ以上の専用機能を実施するように構成し得る。プロセッサコアには、データ経路フロー制御に関連する命令を実行するように構成し得る実行ユニットを含み得る。プログラム可能回路網は、命令の実行に応じて、選択的に接続性を提供するように構成し得る。本発明によって、処理容量が改善され、また、このことは、柔軟性を維持することにより実現される。
更に他の特定の実施例において、特定の命令の実行に応じて、プログラム可能回路網は、2つ以上のアクセラレータユニットを共にチェーン状に結合するように、また、更に、チェーンの第1アクセラレータユニットをメモリユニットの与えられた1つとプロセッサコアとの内の1つに結合するように構成される。
例示した実施形態において、機能及びハードウェア双方の観点から、無線通信システムの何らかの基本的な分割を示す。特に、マルチモード無線通信装置100には、受信サブ
システム110及び送信サブシステム120が含まれ、その各々が、アンテナ125に接続される。様々な実施形態において、マルチモード無線通信装置は、手持ち式移動電話通信装置等であってよいことに留意されたい。更に、数字及び文字双方が含まれる参照識別子を有する構成要素は、適宜、数字のみによって参照する場合があることに留意されたい。
、アンテナ選択及び利得制御等の動作も実行し得る。次のステップは、符号同期化であり、これは、着信符号の正確なタイミングを見つけることを目的としている。全ての上記動作は、通常、複合自己又は相互相関に基づく。
図2は、図1のプログラム可能なベースバンドプロセッサの一実施形態のブロック図を示す。PBBP145は、動的な再構成可能性を提供することによって、多数の動作モード(即ち、プリアンブル受信、ペイロード受信、及び送信)及び様々なデータ速度で様々な無線標準規格をサポートし得る。所望の再構成可能性を達成するために、PBBP145の様々な実施形態には、プログラム可能な接続回路網を用いて、プロセッサコアと、多数のメモリユニットと、様々なハードウェアアクセラレータとの間の相互接続を制御することによって、DSPフローを管理する中央プロセッサコアを含み得る。
例示した実施形態において、プロセッサコア146には、制御レジスタCR265と、プログラム可能回路網250とに接続された制御ユニット260が含まれる。プロセッサコア146には、更に、複素乗算累算器(CMAC)ユニット270及び複素演算論理ユニット(CALU)280が含まれ、これらは、双方共、プログラム可能回路網250に独立に結合される。プロセッサコア146には、更に、CMAC270に接続されたベク
トルコントローラ275Aと、CALU280に接続されたベクトルコントローラ275Bとが含まれる。
一実施形態において、プロセッサコア146用の命令セットアーキテクチャには、3つのクラスの複合命令を含み得る。第1クラスの命令は、RISC命令であり、これらは、16ビット整数オペランドに作用する。RISC命令クラスには、ほとんどの制御向け命令が含まれ、プロセッサコア146の制御ユニット260内において実行し得る。次のクラスの命令は、DSP命令であり、これらは、実数部及び虚数部を有する複素数値データに作用する。DSP命令は、1つ以上のSIMDクラスタに対して実行し得る。第3クラスの命令は、ベクトル命令である。ベクトル命令は、大きなデータセットに作用し、また、高度なアドレスモード及びベクトルループサポートを利用し得ることから、DSP命令
の拡張と見なし得る。ほとんど例外なく、ベクトル命令セットは、複素数データタイプに作用する。
上述したように、広範囲の全無線標準規格にマルチモードサポートを提供するために、多くのベースバンド機能が、プログラム可能なコアとの組み合わせで用いられる専用ハードウェアアクセラレータによって提供し得る。どの機能を促進するかという選択は、十分考慮すべきである。例として、定期的に実施され、また、幾つかの無線標準規格によって用いられる機能は、加速の良い候補である。
プロセッサコア146のSIMDアーキテクチャを効率的に利用するために、メモリ管理及び配分は、重要な考慮すべき事項であり得る。このように、データメモリシステムアーキテクチャには、幾つかの相対的に小さなデータメモリユニット(例えば、DM0−DMn)が含まれる。一実施形態において、データメモリDM0−DMnは、処理中、複素数データを記憶するために用い得る。これらの各メモリは、2つの交互配置されたメモリバンクを有するように実現し得るが、これによって、2つの連続したアドレス(ベクトル要素)を並列にアクセスし得る。更に、各データメモリDM0−DMnには、モジュロアドレス指定並びにFFTアドレス指定を実施するように構成し得るアドレス生成ユニット(例えば、図4に示す405A−405n)を含んでよい。更に後述するように、各DM0−DMnは、プログラム可能回路網250を介して、独立に動的に、任意のアクセラレータに及びプロセッサコア146に接続し得る。係数メモリ215は、FFT及びフィルタ係数、ルックアップ表、及びアクセラレータによって処理されない他のデータを記憶するために用い得る。整数メモリ220をパケットバッファとして用いて、MACインターフェイス225用のビットストリームを記憶し得る。係数メモリ215及び整数メモリ220は、双方共、プログラム可能回路網250を介して、プロセッサコア146に結合される。
プログラム可能回路網250は、データ経路、メモリ、アクセラレータ及び外部のイン
ターフェイスを相互接続するように構成される。従って、プログラム可能回路網250は、接続が1つの入力(書き込み)ポートから1つの出力(読み出し)ポートにセットアップされ、また、任意の入力ポートが任意の出力ポートにNxM構成で接続されるクロスバーと同様に振舞い得る。しかしながら、幾つかの実施形態では、幾つかのメモリと幾つかの演算ユニットとの間の接続は、必要でないことがある。このように、プログラム可能回路網250は、或るメモリ構成だけが可能なように最適化することによって、プログラム可能回路網250を簡素化し得る。プログラム可能回路網250等の相互接続があると、アービター及びアドレス指定論理回路が必要で無くなることによって、多くの同時通信をなお可能にしつつ、ネットワーク及びアクセラレータインターフェイスの複雑さを低減し得る。一実施形態において、プログラム可能回路網250は、多重化装置、又は例えば、AND/OR構成等の組合わせ論理回路構成を用いて、実現し得ることに留意されたい。AND/OR構成は、テストした際、多重化装置を含む実施例と比較して、ネットワーク用のハードウェアがわずかに小さくなった。
46は、専用の組立命令を用いることによって又は図2の制御レジスタ265等の制御レジスタに構成ベクトルを書き込むことによって、回路網接続を構成し得る。
エスタにデータを提供できない送信元もある。このように、3つ以上の突出した読み出し要求サイクルがある場合、リクエスタは、RR信号をストールするように構成し得る。例えば、図6Bにおいて、RRは、2サイクルの間アサートされ、送信元は、DAVをアサートしていない。
Claims (38)
- デジタル信号プロセッサであって、
複数のメモリユニット(0、・・・、n)と、
1つ以上の専用機能を実施するように構成された複数のアクセラレータユニット(0、・・・、m)と、
データ経路フロー制御に関連する命令を実行するように構成された実行ユニットを含むプロセッサコア(146)と、
前記命令の実行に応じて、前記複数のメモリユニットと、複数のアクセラレータユニットと、プロセッサコアとの間に選択的に接続性を提供するように構成されたプログラム可能回路網(250)と、
を特徴とするデジタル信号プロセッサ。 - 請求項1に記載のデジタル信号プロセッサであって、特定の命令の実行に応じて、前記プログラム可能回路網(250)は、前記複数のメモリユニット(0、・・・、n)の内の与えられた1つを前記複数のアクセラレータユニット(0、・・・、m)の内の与えられた1つに結合するように構成されるデジタル信号プロセッサ。
- 請求項1に記載のデジタル信号プロセッサであって、特定の命令の実行に応じて、前記プログラム可能回路網(250)は、前記複数のメモリユニットの1つ以上のメモリユニット(0、・・・、n)を前記プロセッサコアに結合するように構成されるデジタル信号プロセッサ。
- 請求項1乃至3のいずれかに記載のデジタル信号プロセッサであって、特定の命令の実行に応じて、前記プログラム可能回路網(250)は、前記複数のアクセラレータユニット(0、・・・、m)の2つ以上のアクセラレータユニットを共にチェーン状に結合し、また、更に、前記チェーンの第1アクセラレータユニットを前記複数のメモリユニット(0、・・・、n)の与えられた1つ及び前記プロセッサコア(146)に結合するように構成されるデジタル信号プロセッサ。
- 請求項4に記載のデジタル信号プロセッサであって、前記複数のアクセラレータユニット(0、・・・、m)の各アクセラレータユニットは、前記チェーンの他のアクセラレータユニットに接続された場合、前記プロセッサコアによる介在なしで接続される、前記アクセラレータユニットと通信を行うように構成されるデジタル信号プロセッサ。
- 請求項1乃至5のいずれかに記載のデジタル信号プロセッサであって、前記プログラム可能回路網(250)には、前記プロセッサコア(146)、前記各複数のメモリユニット(0、・・・、n)、及び前記各複数のアクセラレータユニット(0、・・・、m)への接続のための複数のそれぞれのインターフェイスポートが含まれるデジタル信号プロセッサ。
- 請求項6に記載のデジタル信号プロセッサであって、それぞれの各インターフェイスポートには、読み出し・書き込みポート対が含まれ、前記各読み出し・書き込みポート対には、読み出し要求信号、データ利用可能信号及び複数のデータラインが含まれるデジタル信号プロセッサ。
- 請求項1乃至7のいずれかに記載のデジタル信号プロセッサであって、前記プロセッサコア(146)には、更に、ベクトル命令を実行するように構成された1つ以上の実行ユニットが含まれ、前記1つ以上の実行ユニットは、データが含まれるベクトルに作用するデジタル信号プロセッサ。
- 請求項8に記載のデジタル信号プロセッサであって、前記実行ユニットには、1つ以上の命令実行パイプラインが含まれ、各々クロックサイクル当り単一の動作を実行するように構成されたデジタル信号プロセッサ。
- 請求項9に記載のデジタル信号プロセッサであって、前記実行ユニットは、単一命令複数データ(SIMD)命令を実行するように構成されたデジタル信号プロセッサ。
- 請求項9又は10に記載のデジタル信号プロセッサであって、前記各1つ以上の実行パイプラインは、前記ベクトルの異なるデータに対して同じ命令を実行するように構成されたデジタル信号プロセッサ。
- 請求項9に記載のデジタル信号プロセッサであって、1つ以上の前記実行ユニットの1つ以上の前記実行パイプラインは、複素乗算累算器ユニットであるデジタル信号プロセッサ。
- 請求項8に記載のデジタル信号プロセッサであって、1つ以上の前記実行ユニットは、実数部及び虚数部を有する複素数値化データに対して演算を行う複素ベクトル命令を実行するように構成された複素実行ユニットであるデジタル信号プロセッサ。
- 請求項13に記載のデジタル信号プロセッサであって、前記複素実行ユニットは、本来あらゆるデータを複素数値化データとして解釈するように構成されたデジタル信号プロセッサ。
- 請求項13に記載のデジタル信号プロセッサであって、前記複素実行ユニットには、1つ以上の命令実行パイプラインが含まれ、各々クロックサイクル当り単一の複素演算を実行するように構成されたデジタル信号プロセッサ。
- 請求項15に記載のデジタル信号プロセッサであって、前記1つ以上の命令実行パイプラインの1つ又は複数には、前記複素ベクトル命令を実行するように構成された複素演算論理回路ユニットが含まれるデジタル信号プロセッサ。
- 請求項1に記載のデジタル信号プロセッサであって、前記プロセッサコア(146)には、更に、実数部及び虚数部を有する複素数値化データに関する演算を実施するように構成された複素乗算累算器ユニットが含まれるデジタル信号プロセッサ。
- 請求項1乃至17のいずれかに記載のデジタル信号プロセッサであって、前記1つ以上の専用機能のそれぞれ与えられた機能は、異なる無線通信標準規格に関連するデジタル信号プロセッサ。
- 請求項1乃至18のいずれかに記載のデジタル信号プロセッサであって、前記各複数のメモリユニット(0、・・・、n)には、読み出し又は書き込みトランザクションの受信に応じて、ローカルメモリ位置に対応するアドレスを生成するように構成されたアドレス生成ユニットが含まれるデジタル信号プロセッサ。
- 請求項1乃至19のいずれかに記載のデジタル信号プロセッサであって、前記各複数のメモリユニット(0、・・・、n)、前記複数のアクセラレータユニット(0、・・・、m)、前記プロセッサコア(146)、及び前記プログラム可能回路網(250)は、単一の集積回路上に製造されるデジタル信号プロセッサ。
- 請求項1乃至20のいずれかに記載のデジタル信号プロセッサであって、前記複数のアクセラレータユニット(0、・・・、m)の少なくとも幾つかのアクセラレータユニットは、ベースバンド信号処理に関連する前記専用機能の構成可能ハードウェア実装品であるデジタル信号プロセッサ。
- 請求項1乃至21のいずれかに記載のデジタル信号プロセッサであって、前記デジタル信号プロセッサは、無線用途用のプログラム可能なベースバンドプロセッサとして用いられるデジタル信号プロセッサ。
- 請求項1乃至21のいずれかに記載のデジタル信号プロセッサであって、前記デジタル信号プロセッサは、媒体プロセッサとして用いられるデジタル信号プロセッサ。
- マルチモード無線通信装置(100)であって、
無線周波数信号を送受信するように構成された無線周波数フロントエンドユニット(130)と、
前記無線周波数フロントエンドユニット(130)に結合されたプログラム可能デジタル信号プロセッサと、を特徴とし、
前記プログラム可能デジタル信号プロセッサには、
複数のメモリユニット(0、・・・、n)と、
各々1つ以上の専用機能を実施するように構成された複数のアクセラレータユニット(0、・・・、m)と、
データ経路フロー制御に関連する命令を実行するように構成された実行ユニットを含むプロセッサコア(146)と、
前記命令の実行に応じて、前記複数のメモリユニット(0、・・・、n)と、前記複数のアクセラレータユニット(0、・・・、m)と、前記プロセッサコア(146)との間に選択的に接続性を提供するように構成されたプログラム可能回路網(250)と、
が含まれるマルチモード無線通信装置。 - 請求項24に記載の無線通信装置であって、特定の命令の実行に応じて、前記プログラム可能回路網は、前記複数のメモリユニットの内の与えられた1つを前記複数のアクセラレータユニットの内の与えられた1つに結合するように構成される無線通信装置。
- 請求項24に記載の無線通信装置であって、特定の命令の実行に応じて、前記プログラム可能回路網は、前記複数のメモリユニットの1つ以上のメモリユニットを前記プロセッサコアに結合するように構成される無線通信装置。
- 請求項24に記載の無線通信装置であって、特定の命令の実行に応じて、前記プログラム可能回路網は、前記複数のアクセラレータユニットの2つ以上のアクセラレータユニットを共にチェーン状に結合するように、また、更に、前記チェーンの第1アクセラレータユニットを前記複数のメモリユニットの与えられた1つと前記プロセッサコアとの内の1つに結合するように構成される無線通信装置。
- 請求項27に記載の無線通信装置であって、前記複数のアクセラレータユニットの各アクセラレータユニットは、前記チェーンの他のアクセラレータユニットに接続された場合、それが前記プロセッサコアによる介在なしで接続される前記アクセラレータユニットと通信を行うように構成される無線通信装置。
- 請求項24に記載の無線通信装置であって、前記プログラム可能回路網には、前記プロセッサコアへの、前記各複数のメモリユニットへの、及び前記各複数のアクセラレータユニットへの接続のための複数のそれぞれのインターフェイスポートが含まれる無線通信装置
。 - 請求項29に記載の無線通信装置であって、それぞれの各インターフェイスポートには、読み出し・書き込みポート対が含まれ、前記各読み出し・書き込みポート対には、読み出し要求信号、データ利用可能信号及び複数のデータラインが含まれる無線通信装置。
- 請求項24に記載の無線通信装置であって、前記プロセッサコアには、更に、実数部及び虚数部を有する複素数値化データに対して演算を行う複素ベクトル命令を実行するように構成された複素実行ユニットが含まれる無線通信装置。
- 請求項31に記載の無線通信装置であって、前記複素実行ユニットには、各々クロックサイクル当り単一の複素演算を実行するように構成された複数の命令実行パイプラインが含まれる無線通信装置。
- 請求項32に記載の無線通信装置であって、前記各複数の命令実行パイプラインには、前記複素ベクトル命令を実行するように構成された複素演算論理回路ユニットが含まれる無線通信装置。
- 請求項32に記載の無線通信装置であって、前記複素実行ユニットは、単一命令複数データ(SIMD)命令を実行するように構成された無線通信装置。
- 請求項24に記載の無線通信装置であって、前記プロセッサコアには、更に、実数部及び虚数部を有する複素数値化データに関する演算を実施するように構成された複素乗算累算器ユニットが含まれる無線通信装置。
- 請求項35に記載の無線通信装置であって、前記複素乗算累算器ユニットは、本来あらゆるデータを複素数値化データとして解釈するように構成される無線通信装置。
- 請求項24に記載の無線通信装置であって、前記プログラム可能デジタル信号プロセッサは、複数の無線通信標準規格によって確立されたパラメータ内において動作するように構成される無線通信装置。
- 請求項24に記載の無線通信装置であって、前記複数のアクセラレータユニットの少なくとも幾つかのアクセラレータユニットは、複数の無線通信標準規格に準拠する信号のベースバンド信号処理に関連する前記専用機能の構成可能ハードウェア実装品である無線通信装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/135,964 | 2005-05-24 | ||
US11/135,964 US7415595B2 (en) | 2005-05-24 | 2005-05-24 | Data processing without processor core intervention by chain of accelerators selectively coupled by programmable interconnect network and to memory |
PCT/SE2006/000602 WO2006126943A1 (en) | 2005-05-24 | 2006-05-23 | Digital signal processor including a programmable network |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008546072A JP2008546072A (ja) | 2008-12-18 |
JP5000641B2 true JP5000641B2 (ja) | 2012-08-15 |
Family
ID=37452276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008513415A Expired - Fee Related JP5000641B2 (ja) | 2005-05-24 | 2006-05-23 | プログラム可能回路網を含むデジタル信号プロセッサ |
Country Status (6)
Country | Link |
---|---|
US (1) | US7415595B2 (ja) |
EP (1) | EP1913487B1 (ja) |
JP (1) | JP5000641B2 (ja) |
KR (1) | KR101256851B1 (ja) |
CN (1) | CN101203846B (ja) |
WO (1) | WO2006126943A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170067716A (ko) * | 2014-07-30 | 2017-06-16 | 리니어 알제브라 테크놀로지스 리미티드 | 저전력 컴퓨테이셔널 이미징 |
US11768689B2 (en) | 2013-08-08 | 2023-09-26 | Movidius Limited | Apparatus, systems, and methods for low power computational imaging |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070198815A1 (en) * | 2005-08-11 | 2007-08-23 | Coresonic Ab | Programmable digital signal processor having a clustered SIMD microarchitecture including a complex short multiplier and an independent vector load unit |
US20070270671A1 (en) * | 2006-04-10 | 2007-11-22 | Vivometrics, Inc. | Physiological signal processing devices and associated processing methods |
WO2009090607A2 (en) * | 2008-01-15 | 2009-07-23 | Nxp B.V. | Method and system for processing radio packages in a multimode software defined radio (sdr) terminal |
GB2458487B (en) * | 2008-03-19 | 2011-01-19 | Imagination Tech Ltd | Pipeline processors |
US8576955B2 (en) * | 2008-03-28 | 2013-11-05 | Qualcomm Incorporated | Architecture to handle concurrent multiple channels |
US8750091B2 (en) * | 2008-03-31 | 2014-06-10 | Qualcomm Incorporated | Apparatus and methods for update of symbol information |
US8755515B1 (en) | 2008-09-29 | 2014-06-17 | Wai Wu | Parallel signal processing system and method |
EP2341681A3 (en) * | 2009-12-30 | 2011-12-28 | Blue Wonder Communications GmbH | Modem architecture |
EP2341445B1 (en) * | 2009-12-30 | 2017-09-06 | Intel Deutschland GmbH | Method for high speed data transfer |
US8839256B2 (en) | 2010-06-09 | 2014-09-16 | International Business Machines Corporation | Utilization of special purpose accelerators using general purpose processors |
KR101785116B1 (ko) * | 2010-12-24 | 2017-10-17 | 한양대학교 산학협력단 | 모뎀 하드웨어에 독립적인 라디오 어플리케이션을 위한 소프트웨어 정의 라디오 단말 장치 |
KR101836509B1 (ko) * | 2011-05-09 | 2018-03-12 | 한양대학교 산학협력단 | 소프트웨어 정의 라디오 단말 장치 및 라디오 어플리케이션의 배포 및 설치 방법 |
SE1150967A1 (sv) * | 2011-10-18 | 2013-01-15 | Mediatek Sweden Ab | Digital signalprocessor och basbandskommunikationsanordning |
SE536462C2 (sv) * | 2011-10-18 | 2013-11-26 | Mediatek Sweden Ab | Digital signalprocessor och basbandskommunikationsanordning |
US9372663B2 (en) * | 2011-10-27 | 2016-06-21 | Intel Corporation | Direct digital synthesis of signals using maximum likelihood bit-stream encoding |
SE536099C2 (sv) * | 2011-12-20 | 2013-05-07 | Mediatek Sweden Ab | Digital signalprocessor och basbandskommunikationsanordning |
CN106909444B (zh) | 2011-12-22 | 2021-01-12 | 英特尔公司 | 用于指定应用线程性能状态的指令的指令处理装置及相关方法 |
JP5884578B2 (ja) | 2012-03-16 | 2016-03-15 | 富士通株式会社 | アクセラレータ管理装置、アクセラレータ管理方法および入出力装置 |
WO2013147887A1 (en) * | 2012-03-30 | 2013-10-03 | Intel Corporation | Context switching mechanism for a processing core having a general purpose cpu core and a tightly coupled accelerator |
CN103543984B (zh) | 2012-07-11 | 2016-08-10 | 世意法(北京)半导体研发有限责任公司 | 用于特殊相关应用的修改型平衡吞吐量数据路径架构 |
CN103543983B (zh) * | 2012-07-11 | 2016-08-24 | 世意法(北京)半导体研发有限责任公司 | 用于提高平衡吞吐量数据路径架构上的fir操作性能的新颖数据访问方法 |
US9275014B2 (en) * | 2013-03-13 | 2016-03-01 | Qualcomm Incorporated | Vector processing engines having programmable data path configurations for providing multi-mode radix-2x butterfly vector processing circuits, and related vector processors, systems, and methods |
US8711921B1 (en) * | 2013-11-27 | 2014-04-29 | Redline Communications, Inc. | System and method for multi-threaded MIMO OFDM channel equalizer |
US8750365B1 (en) | 2013-11-27 | 2014-06-10 | Redline Communications, Inc. | System and method for multi-threaded OFDM channel equalizer with coprocessor |
US8711920B1 (en) * | 2013-11-27 | 2014-04-29 | Redline Communications, Inc. | System and method for multi-threaded OFDM channel equalizer |
CN104035896B (zh) * | 2014-06-10 | 2017-01-11 | 复旦大学 | 一种适用于2.5d多核系统的融合存储器的片外加速器 |
CN104617962B (zh) * | 2014-12-03 | 2017-09-29 | 芯原微电子(上海)有限公司 | 一种应用矢量数字信号处理器的维特比译码的实现方法 |
KR102438552B1 (ko) | 2015-02-04 | 2022-09-01 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 그 동작방법 |
EP3240276B1 (en) * | 2016-04-29 | 2019-05-22 | Intel Corporation | Device and method for canceling noise in a received signal |
JP7087649B2 (ja) | 2018-05-08 | 2022-06-21 | 富士通株式会社 | 情報処理装置、情報処理方法および情報処理プログラム |
WO2021015940A1 (en) * | 2019-07-19 | 2021-01-28 | Rambus Inc. | Compute accelerated stacked memory |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4760525A (en) * | 1986-06-10 | 1988-07-26 | The United States Of America As Represented By The Secretary Of The Air Force | Complex arithmetic vector processor for performing control function, scalar operation, and set-up of vector signal processing instruction |
US5226125A (en) * | 1989-11-17 | 1993-07-06 | Keith Balmer | Switch matrix having integrated crosspoint logic and method of operation |
US5361367A (en) * | 1991-06-10 | 1994-11-01 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Highly parallel reconfigurable computer architecture for robotic computation having plural processor cells each having right and left ensembles of plural processors |
DE69228980T2 (de) * | 1991-12-06 | 1999-12-02 | Nat Semiconductor Corp | Integriertes Datenverarbeitungssystem mit CPU-Kern und unabhängigem parallelen, digitalen Signalprozessormodul |
US5887165A (en) | 1996-06-21 | 1999-03-23 | Mirage Technologies, Inc. | Dynamically reconfigurable hardware system for real-time control of processes |
US5805875A (en) * | 1996-09-13 | 1998-09-08 | International Computer Science Institute | Vector processing system with multi-operation, run-time configurable pipelines |
JPH10340128A (ja) * | 1997-06-10 | 1998-12-22 | Hitachi Ltd | データ処理装置及び移動体通信端末装置 |
JP2000284970A (ja) | 1999-03-29 | 2000-10-13 | Matsushita Electric Ind Co Ltd | プログラム変換装置及びプロセッサ |
FR2793628A1 (fr) * | 1999-05-11 | 2000-11-17 | Koninkl Philips Electronics Nv | Systeme de transmission, recepteur et reseau d'interconnexion |
US6557096B1 (en) * | 1999-10-25 | 2003-04-29 | Intel Corporation | Processors with data typer and aligner selectively coupling data bits of data buses to adder and multiplier functional blocks to execute instructions with flexible data types |
US6836839B2 (en) | 2001-03-22 | 2004-12-28 | Quicksilver Technology, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
US7962716B2 (en) * | 2001-03-22 | 2011-06-14 | Qst Holdings, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
US7752419B1 (en) | 2001-03-22 | 2010-07-06 | Qst Holdings, Llc | Method and system for managing hardware resources to implement system functions using an adaptive computing architecture |
US6667636B2 (en) * | 2001-06-11 | 2003-12-23 | Lsi Logic Corporation | DSP integrated with programmable logic based accelerators |
US20030005261A1 (en) * | 2001-06-29 | 2003-01-02 | Gad Sheaffer | Method and apparatus for attaching accelerator hardware containing internal state to a processing core |
US6795686B2 (en) * | 2001-12-05 | 2004-09-21 | Quicksilver Technology | Method and system for increasing availability and proximity of base stations for cellular communications via mobile base stations |
JP4514086B2 (ja) * | 2002-04-24 | 2010-07-28 | 株式会社山武 | 演算処理装置 |
US20030212728A1 (en) * | 2002-05-10 | 2003-11-13 | Amit Dagan | Method and system to perform complex number multiplications and calculations |
JP3934493B2 (ja) * | 2002-06-28 | 2007-06-20 | 富士通株式会社 | 集積回路及びシステム開発方法 |
US7159099B2 (en) * | 2002-06-28 | 2007-01-02 | Motorola, Inc. | Streaming vector processor with reconfigurable interconnection switch |
AU2003254126A1 (en) * | 2002-07-23 | 2004-02-09 | Gatechance Technologies Inc | Pipelined reconfigurable dynamic instruciton set processor |
US7430652B2 (en) * | 2003-03-28 | 2008-09-30 | Tarari, Inc. | Devices for performing multiple independent hardware acceleration operations and methods for performing same |
-
2005
- 2005-05-24 US US11/135,964 patent/US7415595B2/en active Active
-
2006
- 2006-05-23 CN CN2006800183044A patent/CN101203846B/zh active Active
- 2006-05-23 JP JP2008513415A patent/JP5000641B2/ja not_active Expired - Fee Related
- 2006-05-23 WO PCT/SE2006/000602 patent/WO2006126943A1/en active Application Filing
- 2006-05-23 EP EP06733428.4A patent/EP1913487B1/en active Active
- 2006-05-23 KR KR1020077029264A patent/KR101256851B1/ko active IP Right Grant
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11768689B2 (en) | 2013-08-08 | 2023-09-26 | Movidius Limited | Apparatus, systems, and methods for low power computational imaging |
KR20170067716A (ko) * | 2014-07-30 | 2017-06-16 | 리니어 알제브라 테크놀로지스 리미티드 | 저전력 컴퓨테이셔널 이미징 |
KR102459716B1 (ko) | 2014-07-30 | 2022-10-28 | 모비디어스 리미티드 | 저전력 컴퓨테이셔널 이미징 |
Also Published As
Publication number | Publication date |
---|---|
EP1913487A1 (en) | 2008-04-23 |
US7415595B2 (en) | 2008-08-19 |
WO2006126943A1 (en) | 2006-11-30 |
EP1913487A4 (en) | 2010-04-07 |
EP1913487B1 (en) | 2019-05-15 |
CN101203846B (zh) | 2013-01-30 |
CN101203846A (zh) | 2008-06-18 |
KR101256851B1 (ko) | 2013-04-22 |
US20060271765A1 (en) | 2006-11-30 |
JP2008546072A (ja) | 2008-12-18 |
KR20080034095A (ko) | 2008-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5000641B2 (ja) | プログラム可能回路網を含むデジタル信号プロセッサ | |
JP4927841B2 (ja) | 短い複素乗算器及び独立ベクトル・ロード・ユニットを含むクラスタードsimdマイクロ・アーキテクチャを有するプログラマブル・デジタル信号プロセッサ | |
JP5080469B2 (ja) | 複素ベクトル命令を実行するように構成されるクラスタードsimdマイクロ・アーキテクチャを含むプログラマブル・デジタル信号プロセッサ | |
KR100892246B1 (ko) | 재구성가능한 병렬처리를 수행하는 장치, 시스템, 방법 및 머신 판독가능한 저장 매체 | |
US20120173864A1 (en) | Flexible multi-processing system | |
WO2008114163A1 (en) | Multi-cell data processor | |
Kaiser et al. | Prototyping for MIMO systems-an overview | |
Woh et al. | The next generation challenge for software defined radio | |
Tell et al. | A low area and low power programmable baseband processor architecture | |
Declerck et al. | SDR platform for 802.11 n and 3-GPP LTE | |
Tell et al. | A programmable dsp core for baseband processing | |
Tang et al. | Reconfigurable pipelined coprocessor for multi-mode communication transmission | |
Tell | Design of programmable baseband processors | |
Zhang et al. | Reconfigurable cell array for concurrent support of multiple radio standards by flexible mapping | |
Nilsson et al. | A fully programmable Rake-receiver architecture for multi-standard baseband processors | |
Lin et al. | A programmable Vector coprocessor architecture for wireless applications | |
Woh | Architecture and analysis for next generation mobile signal processing | |
versus Cache | 21.1 Introd | |
Niktash et al. | A Study of Implementation of IEEE 802.11 a Physical Layer on a Heterogeneous Reconf1gurable Platform | |
Rauwerda | Mapping DSP algorithms to a reconfigurable architecture Adaptive Wireless Networking (AWGN) | |
Tell et al. | Implementation of a Programmable Baseband Processor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090513 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120203 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120313 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120508 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120516 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5000641 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150525 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |