KR100891524B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 패턴을 형성하는 단계와, 상기 패턴을 포함한 층간절연막 상에 베리어막을 형성하는 단계와, 상기 패턴의 측벽 상부 및 층간절연막 상의 베리어막 상에 금속막을 형성하는 단계와, 상기 금속막을 치환하여 산화막으로 이루어진 핵 형성 방지막을 형성하는 단계와, 상기 핵 형성 방지막이 형성되지 않은 나머지 베리어막을 씨드막으로 변성시키는 단계 및 상기 씨드막을 이용하여 상기 패턴 내에 금속막을 매립하는 단계를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes the steps of forming an interlayer insulating film on a semiconductor substrate, etching the interlayer insulating film to form a pattern, and forming a barrier film on the interlayer insulating film including the pattern; Forming a metal film on the barrier film on the sidewalls of the pattern and on the interlayer insulating film; forming a nucleation prevention film formed of an oxide film by replacing the metal film; and seeding the remaining barrier film on which the nucleation prevention film is not formed. Modifying a film and embedding a metal film in the pattern using the seed film.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 고단차의 콘택 홀 또는 트렌치를 갖는 금속배선에서의 상기 콘택 홀 또는 트렌치를 매립하여 금속배선 형성시, 상기 콘택 홀 또는 트렌치 내의 보이드(Void) 발생을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to forming voids in a contact hole or trench when the contact hole or trench in a metal wiring having a high stepped contact hole or trench is formed. The present invention relates to a method for manufacturing a semiconductor device capable of preventing the occurrence of voids.

일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다.In general, a metal element is formed in the semiconductor element to electrically connect the element and the element, or the interconnection and the interconnection, and a contact plug is formed to connect the upper metal interconnection and the lower metal interconnection.

한편, 반도체 소자의 고집적화 추세에 따라 디자인 룰(Design Rule)이 감소되하고, 상기 콘택 플러그가 형성되는 콘택 홀의 종횡비가 점차 증가하고 있다. 이에, 금속배선 및 콘택 플러그를 형성하는 공정의 난이도와 중요성이 증가되고 있는 실정이다. On the other hand, according to the trend of high integration of semiconductor devices, design rules are reduced, and the aspect ratio of contact holes in which the contact plugs are formed is gradually increasing. Therefore, the difficulty and importance of the process of forming the metal wiring and contact plug is increasing.

상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄 및 텅스텐이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있 는 구리를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다. Aluminum and tungsten, which have excellent electrical conductivity, have been mainly used as the material for the metallization, and in recent years, excellent electrical conductivity and low resistance than aluminum and tungsten can solve the RC signal delay problem in highly integrated high-speed operation devices. Research is underway to use copper as the next generation metallization material.

그런데, 상기 구리의 경우 배선 형태로 건식 식각하기가 용이하지 않기 때문에, 구리로 금속배선을 형성하기 위해서는 다마신(Damascene)이라는 새로운 공정 기술이 이용된다. 다마신 금속배선 공정은 층간절연막을 식각해서 다마신 패턴을 형성하고, 상기 다마신 패턴을 구리막으로 매립하여 금속배선을 형성하는 기술이며, 싱글-다마신(Single-Damascene) 공정과 듀얼-다마신(Dual-Damascene) 공정으로 나눌 수 있다.However, in the case of copper, since it is not easy to dry-etch in the form of wiring, a new process technology called damascene is used to form metal wiring with copper. The damascene metal interconnection process is a technique of forming a damascene pattern by etching an interlayer insulating film, and forming the metal interconnection by embedding the damascene pattern with a copper film. It can be divided into dual-Damascene process.

상기 다마신 공정의 적용하는 경우에는 다층 금속배선에서 상층 금속배선, 그리고, 상기 상층 금속배선과 하층 금속배선을 콘택시키기 위한 콘택 플러그를 동시에 형성할 수 있을 뿐 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.In the case of applying the damascene process, not only the upper metal wiring and the contact plug for contacting the upper metal wiring and the lower metal wiring in the multi-layer metal wiring can be formed at the same time, but also the steps generated by the metal wiring can be eliminated. As it can be removed, there is an advantage of facilitating subsequent processes.

한편, 상기와 같은 다마신 공정을 이용하여 하부 금속배선으로 구리막을 적용하고 상부 금속배선으로 알루미늄막의 다층 금속배선을 적용하는 경우에는, 상기와 같은 이종 금속 간의 접합시 상호 확산으로 인해 고 저항 화합물의 생성을 방지하기 위한 상기 구리막과 알루미늄막의 접촉 계면에 확산방지막(Diffusion Barrier)을 형성해주어야 한다. 상기 확산방지막은 통상 TiN막, Ta막 및 TaN막 중 어느 하나의 막을 사용한다.On the other hand, when the copper film is applied to the lower metal interconnection and the multilayer metal interconnection of the aluminum film is applied to the upper metal interconnection using the damascene process as described above, the high-resistance compound of the high-resistance compound is A diffusion barrier must be formed at the contact interface between the copper film and the aluminum film to prevent the formation. As the diffusion barrier, one of a TiN film, a Ta film, and a TaN film is usually used.

그러나, 반도체 소자의 크기가 급격히 감소함에 따라 전해도금 방식을 이용하는 구리 배선에서는 극미세 크기의 콘택 홀 또는 트렌치 내벽 상에서 일어나는 스텝 커버리지 불량으로 인해, 최근 많이 적용 중인 직진 방향성을 부가한 SIP(Self-Ionized Plasma)나 IMP(Ionized Metal Plasma), 또는 LTS(Long Throw Sputtering) 그리고 콜리메이터와 같은 물리 증착 방식으로는 구리 씨드막을 일정 두께로 바닥에는 증착할 수 있으나 측벽에서는 증착할 수 없어 도 1에 도시된 바와 같이, 콘택 홀 또는 트렌치 내부에 보이드가 발생하게 된다.However, as the size of semiconductor devices decreases rapidly, in the copper wirings using the electroplating method, SIP (Self-Ionized), which has been applied in recent years due to the poor step coverage that occurs on the contact hole or the inner wall of the trench, has become very small. Physical deposition methods such as plasma, ionized metal plasma (IMP), long throw sputtering (LTS), and collimators can deposit copper seed films to a certain thickness on the floor, but not on the sidewalls, as shown in FIG. Likewise, voids are generated in the contact hole or the trench.

한편, 상기와 같은 스텝 커버리지의 불량의 단차 피복성을 개선하기 위해 구리 배선 간의 기생 용량 감소를 위해 범용적으로 채용 중인 저유전막의 경우 유전율 감소를 위해 상기 저 유전막이 막 내에 기공을 포함하고 있어, 그 크기 또는 기공 부피율을 더욱 증가시켜 유전율 감소 효과는 더욱 증가하게 되며, 따라서, 콘택 홀 또는 트렌치 내벽 상에서 스텝 커버리지는 오히려 더욱 악화되게 된다. On the other hand, in the case of the low dielectric film that is generally employed to reduce the parasitic capacitance between the copper wiring to improve the step coverage of the poor step coverage, the low dielectric film includes pores in the film to reduce the dielectric constant, By further increasing the size or pore volume fraction, the effect of decreasing the dielectric constant is further increased, and thus the step coverage on the contact hole or the trench inner wall becomes even worse.

또한, 이를 개선하기 위해 증착 속도는 낮으나 단차 피복성이 물리 증착법 보다 우수한 무전해 도금이나 화학 증착법의 사용에 대한 보고가 있으나, 이런 경우에도 콘택 홀 또는 트렌치 내에서 증착됨과 동시에 표면상에서도 증착은 계속 일어나므로 기판상에 증착된 두께를 후속 CMP(Chemical Mechanical Polishing) 공정에 의해 다량 제거해야 하므로 공정이 복잡해 진다.In addition, there have been reports on the use of electroless plating or chemical vapor deposition, which has a lower deposition rate but better step coverage than physical vapor deposition, but in this case, deposition continues on the surface while being deposited in contact holes or trenches. Therefore, a large amount of the thickness deposited on the substrate must be removed by a subsequent CMP (Chemical Mechanical Polishing) process, which makes the process complicated.

본 발명은, 고단차의 콘택 홀 또는 트렌치의 스텝 커버리지를 감소시킬 수 반도체 소자의 제조방법을 제공한다.The present invention provides a method for manufacturing a semiconductor device capable of reducing step coverage of a high step contact hole or trench.

또한, 본 발명은 상기와 같이 고단차의 콘택 홀 또는 트렌치의 스텝 커버리지를 감소시켜 그에 따른 보이드의 발생을 방지할 수 있는 반도체 소자의 제조방법 에 관한 것이다.In addition, the present invention relates to a method of manufacturing a semiconductor device that can reduce the step coverage of the high-level contact hole or trench as described above, thereby preventing the generation of voids.

본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 패턴을 형성하는 단계; 상기 패턴을 포함한 층간절연막 상에 베리어막을 형성하는 단계; 상기 패턴의 측벽 상부 및 층간절연막 상의 베리어막 상에 금속막을 형성하는 단계; 상기 금속막을 치환하여 산화막으로 이루어진 핵 형성 방지막을 형성하는 단계; 상기 핵 형성 방지막이 형성되지 않은 나머지 베리어막을 씨드막으로 변성시키는 단계; 및 상기 씨드막을 이용하여 상기 패턴 내에 금속막을 매립하는 단계;를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes forming an interlayer insulating film on a semiconductor substrate; Etching the interlayer insulating film to form a pattern; Forming a barrier film on the interlayer insulating film including the pattern; Forming a metal film over the sidewalls of the pattern and on the barrier film on the interlayer insulating film; Replacing the metal film to form a nucleation preventing film made of an oxide film; Denaturing the remaining barrier film in which the nucleation preventing film is not formed into a seed film; And embedding a metal film in the pattern using the seed film.

상기 층간절연막을 식각하여 패턴을 형성하는 단계 후, 그리고, 상기 패턴을 포함한 층간절연막 상에 베리어막을 형성하는 단계 전, 상기 패턴에 대해 세정 공정을 수행하는 단계;를 더 포함한다.And performing a cleaning process on the pattern after the step of forming the pattern by etching the interlayer insulating film and before forming the barrier film on the interlayer insulating film including the pattern.

상기 세정은 H2SO4의 용액을 이용하여 4∼5분 동안 습식으로 수행한다.The washing is carried out wet for 4-5 minutes using a solution of H 2 SO 4 .

상기 세정은 HF:DI의 비가 1:200인 용액을 이용하여 80∼90초 동안 습식으로 수행한다.The cleaning is performed wet for 80-90 seconds using a solution having a ratio of HF: DI of 1: 200.

상기 세정은 아르곤 가스를 이용한 플라즈마 처리의 건식으로 수행한다.The cleaning is performed by dry plasma treatment using argon gas.

상기 패턴은 콘택홀 또는 다마신 패턴으로 형성한다.The pattern is formed as a contact hole or a damascene pattern.

상기 다마신 패턴은 싱글(Single) 또는 듀얼(Dual) 다마신 구조로 형성한다.
상기 층간절연막을 식각하여 패턴을 형성하는 단계 후, 상기 패턴을 포함한 층간절연막 상에 베리어막을 형성하는 단계 전, 상기 패턴의 측벽을 제외한 층간절연막 및 패턴의 저면 상에 접착막을 형성하는 단계;를 더 포함한다.The damascene pattern is formed in a single or dual damascene structure.
After forming the pattern by etching the interlayer insulating film, and before forming the barrier film on the interlayer insulating film including the pattern, forming an adhesive film on the bottom surface of the interlayer insulating film and the pattern except the sidewall of the pattern; Include.

삭제delete

상기 접착막은 IMP(Ionized Metal Plasma), LTS(Long Through Sputtering) 및 시준기(Collimator) 중 어느 하나의 물리적 증착 방식 또는 플라즈마 증착 방식으로 형성한다.The adhesive film is formed by any one of physical deposition or plasma deposition of ionized metal plasma (IMP), long through sputtering (LTS), and collimator.

상기 접착막은 Ti 또는 Ta막으로 형성한다.The adhesive film is formed of a Ti or Ta film.

상기 베리어막은 TaN, WN, WSiN 및 TiSiN 중 적어도 어느 하나 이상의 막 또는 상기 TaN, WN, WSiN 및 TiSiN 중 적어도 어느 하나 이상의 막을 포함하는 실리콘질화막(SiN) 및 탄화질화막(CN)의 적층막으로 형성한다.The barrier film is formed of a laminated film of silicon nitride film (SiN) and carbonitride film (CN) including at least one film of TaN, WN, WSiN, and TiSiN or at least one film of TaN, WN, WSiN, and TiSiN. .

삭제delete

상기 금속막은 90∼100Å의 두께로 형성한다.The metal film is formed to a thickness of 90 to 100 GPa.

상기 금속막은 Al 또는 Ti막으로 형성한다.The metal film is formed of an Al or Ti film.

상기 금속막을 치환하여 산화막으로 이루어진 핵 형성 방지막을 형성하는 단계는, 상기 금속막이 형성된 반도체 기판을 대기중에 노출시켜 수행한다.Substituting the metal film to form a nucleation preventing film made of an oxide film is performed by exposing the semiconductor substrate on which the metal film is formed to the atmosphere.

상기 금속막을 치환하여 산화막으로 이루어진 핵 형성 방지막을 형성하는 단계는, 산소가 함유된 플라즈마 처리로 수행한다.Substituting the metal film to form a nucleation preventing film made of an oxide film is performed by a plasma treatment containing oxygen.

상기 핵 형성 방지막은 알루미늄 계열의 산화막 또는 실리콘 계열의 산화막 또는 질화막으로 형성한다.The nucleation preventing film is formed of an aluminum oxide film or a silicon oxide film or a nitride film.

상기 핵 형성 방지막이 형성되지 않은 나머지 베리어막을 씨드막으로 변성시키는 단계는, 상기 베리어막이 형성된 패턴을 포함한 반도체 기판에 대해 Cu(hfac)(tmvs)(C10H13CuF6O2Si)막과 같은 유기 금속 반응원을 40∼60℃의 온도 및 0.1∼25Torr의 압력에서, 500∼1000sccm의 아르곤 및 헬륨, 40∼50sccm의 질소 및 수소, 50∼800sccm의 수소 및, 30∼80sccm의 헬륨과 같은 케리어(Carrier) 가스를 이용하여 수행한다.The step of modifying the remaining barrier film on which the nucleation prevention film is not formed into a seed film includes: a Cu (hfac) (tmvs) (C 10 H 13 CuF 6 O 2 Si) film on a semiconductor substrate including the pattern on which the barrier film is formed. The same organometallic reaction source is subjected to 500 to 1000 sccm of argon and helium, 40 to 50 sccm of nitrogen and hydrogen, 50 to 800 sccm of hydrogen, and 30 to 80 sccm of helium at a temperature of 40 to 60 ° C. and a pressure of 0.1 to 25 Torr. Carrier gas is used.

상기 핵 형성 방지막이 형성되지 않은 나머지 베리어막을 씨드막으로 변성시키는 단계는, SFD 또는 ALD 방식을 이용하여 수행한다.The step of modifying the remaining barrier film, in which the nucleation preventing film is not formed, into a seed film is performed by using an SFD or an ALD method.

상기 핵 형성 방지막이 형성되지 않은 나머지 베리어막을 씨드막으로 변성시키는 단계 후, 그리고, 상기 씨드막을 이용하여 상기 패턴 내에 금속막을 매립하는 단계 전, 상기 씨드막이 형성된 반도체 기판에 대해 고진공 반응실에서 350∼500℃의 온도로 10∼180초 동안 열 처리를 수행하는 단계;를 더 포함한다.After modifying the remaining barrier film in which the nucleation preventing film is not formed into a seed film, and before embedding the metal film in the pattern using the seed film, the semiconductor substrate in which the seed film is formed is 350 to 350 in a high vacuum reaction chamber. Performing a heat treatment at a temperature of 500 ° C. for 10 to 180 seconds.

상기 씨드막을 이용하여 상기 패턴 내에 금속막을 매립하는 단계는, 전해도금 방식으로 수행한다.The embedding of the metal film in the pattern using the seed film is performed by an electroplating method.

상기 씨드막을 이용하여 상기 패턴 내에 금속막을 매립하는 단계 후, 상기 금속막이 매립된 패턴을 포함한 반도체 기판에 대해 인-시튜(In-Situ)로 리플로우를 수행하는 단계;를 더 포함한다.And embedding the metal film in the pattern using the seed film, and performing reflow in-situ on the semiconductor substrate including the pattern in which the metal film is embedded.

상기 씨드막을 이용하여 상기 패턴 내에 금속막을 매립하는 단계 후, 상기 금속막이 매립된 패턴을 포함한 반도체 기판에 대해 인-시튜(In-Situ) 또는 익스-시튜(Ex-Situ)로 어닐링 공정을 수행하는 단계;를 더 포함한다.After the step of embedding a metal film in the pattern using the seed film, performing an annealing process in-situ or Ex-Situ for the semiconductor substrate including the pattern in which the metal film is embedded. It further comprises ;.

상기 금속막은 구리로 형성한다.The metal film is made of copper.

본 발명은, 콘택 홀 또는 트렌치와 같은 다마신 패턴 내부의 저면과 측벽에만 씨드막을 균일하게 형성하여 그의 종횡비를 감소시킨 다음, 종횡비가 감소된 상기 콘택 홀 또는 트렌치를 구리막과 같은 물질로 매립하여 금속플러그 또는 금속배선을 형성한다.According to the present invention, the seed film is uniformly formed only on the bottom and sidewalls of the inside of the damascene pattern such as the contact hole or the trench, thereby reducing the aspect ratio, and then filling the contact hole or the trench having the reduced aspect ratio with a material such as a copper film. Metal plug or metal wiring is formed.

이렇게 하면, 고단차의 콘택 홀 또는 트렌치를 갖는 반도체 소자의 금속플러그 또는 금속배선 형성시, 콘택 홀 또는 트렌치와 같은 다마신 패턴 전면에 구리 씨드막을 증착하여 구리막과 같은 금속막을 형성하는 종래와 달리, 상기와 같이, 콘택 홀 또는 트렌치와 같은 다마신 패턴 내부의 저면과 측벽에만 씨드막을 균일하게 형성한 다음, 상기 콘택 홀 또는 트렌치를 구리막과 같은 물질로 매립함으로써, 그의 종횡비를 감소시킬 수 있다.In this case, unlike the conventional method of forming a metal film such as a copper film by depositing a copper seed film on the entire surface of a damascene pattern such as a contact hole or trench when forming a metal plug or a metal wiring of a semiconductor device having a high stepped contact hole or trench. As described above, the seed film may be uniformly formed only on the bottom and sidewalls of the inside of the damascene pattern such as a contact hole or trench, and then the contact hole or trench may be filled with a material such as a copper film, thereby reducing its aspect ratio. .

따라서, 상기 감소된 종횡비에 의해 상기 콘택 홀 또는 트렌치과 같은 다마신 패턴의 스텝 커버리지 불량을 최소화시킬 수 있으므로, 후속의 구리막과 같은 금속플러그 또는 금속배선 형성시 콘택 홀 또는 다마신 패턴 내부에 보이드의 발생을 방지할 수 있다.Accordingly, the stepped coverage of the damascene pattern, such as the contact hole or trench, can be minimized by the reduced aspect ratio, so that the formation of voids in the contact hole or the damascene pattern during the formation of a metal plug or a metal wiring such as a copper film can be minimized. It can prevent occurrence.

자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.2A to 2F are cross-sectional views illustrating processes for manufacturing a semiconductor device according to an embodiment of the present invention, which will be described below.

도 2a를 참조하면, 게이트와 같은 하부구조물이 구비된 반도체 기판(200) 상부에 상기 하부구조물을 덮도록 층간절연막(202)을 형성한다. 그런다음, 상기 층간 절연막(202) 상에 패턴을 형성하기 위한 감광막패턴(도시안됨)을 형성하고, 상기 감광막패턴을 식각마스크로 이용하여 상기 층간절연막(202)을 식각하여 상기 층간절연막(202) 내에 패턴(H)을 형성한다.Referring to FIG. 2A, an interlayer insulating layer 202 is formed on the semiconductor substrate 200 provided with a lower structure such as a gate to cover the lower structure. Thereafter, a photoresist pattern (not shown) for forming a pattern is formed on the interlayer insulating layer 202, and the interlayer insulating layer 202 is etched using the photoresist pattern as an etching mask to etch the interlayer insulating layer 202. The pattern H is formed in the inside.

여기서, 상기 패턴(H)은 콘택홀 또는 다마신 패턴으로 형성하며, 상기 다마신 패턴은 싱글(Single) 또는 듀얼(Dual) 다마신 구조로 형성한다.The pattern H may be formed as a contact hole or a damascene pattern, and the damascene pattern may be formed as a single or dual damascene structure.

이어서, 상기 층간절연막(202) 내에 형성된 상기 패턴(H)에 대해 세정 공정을 수행한다. 상기 세정 공정은 습식 또는 건식으로 수행하며, 이때, 상기 습식 세정은 H2SO4의 용액을 이용하여 4∼5분 동안 수행하거나, 또는, HF:DI의 비가 1:200인 용액을 이용하여 80∼90초 동안 수행하고, 상기 건식 세정은 아르곤 가스를 이용하여 플라즈마 처리로 수행한다.Subsequently, a cleaning process is performed on the pattern H formed in the interlayer insulating film 202. The cleaning process is performed in a wet or dry manner, wherein the wet cleaning is performed for 4 to 5 minutes using a solution of H 2 SO 4 , or 80 using a solution having a HF: DI ratio of 1: 200. It is carried out for ˜90 seconds, and the dry cleaning is performed by plasma treatment using argon gas.

도 2b를 참조하면, 상기 패턴(H)의 측벽을 제외한 층간절연막(202) 상부 및 패턴(H) 저면에 접착막(204)을 형성한다. 그런다음, 상기 접착막(204)이 형성된 기판 결과물 상에 베리어막(206)을 형성한다.Referring to FIG. 2B, an adhesive film 204 is formed on the upper surface of the interlayer insulating film 202 except the sidewall of the pattern H and the bottom of the pattern H. Then, the barrier film 206 is formed on the substrate product on which the adhesive film 204 is formed.

상기 접착막(204)은 Ti 또는 Ta막과 같은 물질을 IMP(Ionized Metal Plasma), LTS(Long Through Sputtering) 및 시준기(Collimator) 중 어느 하나의 단차 피복성이 취약한 물리적 증착 방식 또는 플라즈마 증착 방식을 사용하여 형성한다.The adhesive layer 204 may be formed using a physical vapor deposition method or a plasma vapor deposition method in which a material such as a Ti or Ta film is weak in step coverage of any one of ionized metal plasma (IMP), long through sputtering (LTS), and collimator. To form.

상기 베리어막(206)은 TaN, WN, WSiN 및 TiSiN 중 적어도 어느 하나 이상의 막 또는 상기 TaN, WN, WSiN 및 TiSiN 중 적어도 어느 하나 이상의 막을 포함하는 실리콘질화막(SiN) 및 탄화질화막(CN)의 적층막으로 형성한다.The barrier layer 206 may be formed by stacking a silicon nitride layer (SiN) and a carbonitride layer (CN) including at least one of TaN, WN, WSiN, and TiSiN, or at least one of TaN, WN, WSiN, and TiSiN. Form into a film.

이어서, 상기 패턴(H)의 측벽 상부 및 층간절연막(202) 상에 형성된 접착막(204) 상부에 형성된 베리어막(206) 상에 산화되기 용이한 금속막(207)을 형성한다. 상기 금속막(207)은 90∼100Å의 두께를 갖는 Al 또는 Ti막으로 형성한다.Subsequently, a metal film 207 that is easily oxidized is formed on the barrier film 206 formed on the sidewall of the pattern H and on the adhesive film 204 formed on the interlayer insulating film 202. The metal film 207 is formed of an Al or Ti film having a thickness of 90 to 100 GPa.

도 2c를 참조하면, 상기 금속막(207)을 치환하여 핵 형성 방지막(208)을 형성한다.Referring to FIG. 2C, the metal film 207 is replaced to form a nucleation preventing film 208.

상기 핵 형성 방지막(208)의 형성은 상기 금속막(207)이 형성된 반도체 기판(200)을 대기중에 노출시켜 상기 산화되기 용이한 금속막(207)을 치환하여 형성하거나, 또는, 상기 산화되기 용이한 금속막(207)에 대해 산소가 함유된 플라즈마 처리로 수행하여 상기 금속막(207)을 치환하여 형성한다.The nucleation preventing film 208 is formed by replacing the metal film 207 that is easily oxidized by exposing the semiconductor substrate 200 on which the metal film 207 is formed to the atmosphere, or easily oxidizing the metal film 207. The metal film 207 is formed by replacing the metal film 207 by a plasma treatment containing oxygen.

상기 핵 형성 방지막(208)은 알루미늄 계열의 산화막 또는 실리콘 계열의 산화막 또는 질화막으로 형성한다.The nucleation preventing film 208 is formed of an aluminum oxide film or a silicon oxide film or a nitride film.

도 2d를 참조하면, 상기 접착막(204) 상에 형성된 핵 형성 방지막(208)을 제외한 나머지 산화되지 않은 나머지 베리어막(206)을 구리와 같은 물질로 이루어진 씨드막(210)으로 변성시킨다.Referring to FIG. 2D, the remaining non-oxidized barrier film 206 except for the nucleation preventing film 208 formed on the adhesive film 204 is modified into a seed film 210 made of a material such as copper.

여기서, 상기 씨드막(210)의 형성은 Cu(hfac)(tmvs)(C10H13CuF6O2Si)막과 같은 유기 금속 반응원을 500∼1000sccm 정도의 아르곤 및 헬륨, 40∼50sccm 정도의 질소 및 수소, 50∼800sccm 정도의 수소 및, 30∼80sccm 정도의 헬륨과 같은 케리어(Carrier) 가스를 이용하여 형성한다.Here, the seed film 210 is formed of an organic metal reactant such as a Cu (hfac) (tmvs) film (C 10 H 13 CuF 6 O 2 Si), and argon and helium of about 500 to 1000 sccm, and about 40 to 50 sccm. And a carrier gas such as nitrogen and hydrogen, hydrogen at about 50 to 800 sccm, and helium at about 30 to 80 sccm.

또한, 40∼60℃ 정도의 온도에서 0.1∼25Torr 정도의 압력으로 SFD 또는 ALD 방식을 이용하여 형성하는 것이 바람직하다.In addition, it is preferable to form using a SFD or ALD method at a pressure of about 0.1 to 25 Torr at a temperature of about 40 to 60 ℃.

이어서, 상기 씨드막(210)이 형성된 반도체 기판(200)에 대해 고진공 반응실에서 350∼500℃ 정도의 온도로 10∼180초 정도의 시간 동안 열 처리를 수행한다.Subsequently, heat treatment is performed on the semiconductor substrate 200 on which the seed film 210 is formed at a temperature of about 350 to 500 ° C. for about 10 to 180 seconds in a high vacuum reaction chamber.

이 경우, 본 발명은 상기와 같이 패턴(H) 측벽 부분에 형성된 씨드막(210)이 상기 열 처리에 의한 표면 이동 현상에 의해 패턴(H) 저면 부분으로 이동하여 측벽에서의 두께는 감소하나 바닥에서의 구리 씨드막(210)의 높이는 증가되어 그에 따른 종횡비(Aspect Ratio)를 감소시킬 수 있다.In this case, according to the present invention, the seed film 210 formed on the sidewall portion of the pattern H is moved to the bottom portion of the pattern H by the surface movement phenomenon due to the heat treatment, so that the thickness at the sidewall is reduced, The height of the copper seed film 210 may be increased to reduce the aspect ratio.

따라서, 후속의 전해도금 방식에 의한 금속플러그 형성시, 상기 씨드막(210)이 형성되어 있지 않고, 대신 핵 형성 방지막(208)이 형성된 반도체 기판(200) 표면 상에서는 상기 금속막이 형성되지 않으므로, 패턴(H) 저면의 두껍게 형성된 구리 씨드막(210)으로 인해 패턴(H) 측벽 보다 수직 방향으로 빠르게 금속막을 형성할 수 있어, 그 결과, 패턴(H)의 매립시 패턴 내부의 보이드 발생을 방지할 수 있다.Therefore, the metal film is not formed on the surface of the semiconductor substrate 200 in which the seed film 210 is not formed and the nucleation preventing film 208 is formed instead, when the metal plug is formed by the subsequent electroplating method. (H) Due to the thick copper seed film 210 formed on the bottom surface, the metal film can be formed faster in the vertical direction than the sidewall of the pattern H. As a result, it is possible to prevent voids inside the pattern when the pattern H is embedded. Can be.

도 2e를 참조하면, 상기 씨드막(210)이 형성된 패턴(H) 내에 구리와 같은 금속배선용 또는 금속 플러그용 금속막(212)을 상기 씨드막(210)을 매개로 하여 전해도금 방식으로 형성한다.Referring to FIG. 2E, a metal film for copper wiring or a metal plug 212, such as copper, is formed in the pattern H on which the seed film 210 is formed by the electroplating method through the seed film 210. .

도 2f를 참조하면, 상기 구리와 같은 금속배선용 또는 금속 플러그용 금속막(212)이 형성된 반도체 기판(200)에 전해도금 방식을 이용하여 상기 패턴(H)을 매립한 다음, 상기 기판(200) 결과물에 대해 인-시튜(In-Situ)로 리플로우(Reflow) 를 수행하거나, 또는 인-시튜(In-Situ) 또는 익스-시튜(Ex-Situ)로 어닐링(Annealing) 공정을 수행하여 본 발명의 실시예에 따른 금속배선(214)을 형성한다.Referring to FIG. 2F, the pattern H is embedded in the semiconductor substrate 200 on which the metal film 212 for metal wiring or the metal plug, such as copper, is formed by using an electroplating method, and then the substrate 200. The present invention may be subjected to reflow in-situ or annealing in in-situ or ex-situ. Metal wiring 214 is formed according to the embodiment of the.

이때, 상기 패턴(H) 매립시, 상기 패턴(H) 상부 근처에서 매립이 중지되도록 상기 전해도금 방식의 공정 수행 시간을 조절하는 것이 바람직하다.At this time, when the pattern (H) is buried, it is preferable to adjust the process time of the electroplating method so that the buried is stopped near the upper portion of the pattern (H).

전술한 바와 같이, 본 발명은 고단차의 패턴을 갖는 반도체 소자의 금속플러그 또는 금속배선 형성시, 상기와 같이 패턴 내부의 저면과 측벽에만 씨드막을 균일하게 형성한 다음, 상기 패턴을 매립함으로써, 상기 패턴 저면과 측벽에만 형성된 씨드막에 의해 상기 패턴의 측벽보다 수직 방향으로 빠르게 금속플러그 또는 금속배선을 형성할 수 있어, 그의 종횡비를 감소시킬 수 있다.As described above, in the present invention, when forming a metal plug or a metal wiring of a semiconductor device having a high stepped pattern, the seed film is uniformly formed only on the bottom and sidewalls of the inside of the pattern as described above, and then the embedding of the pattern is performed. By using the seed film formed only on the bottom surface and the sidewall of the pattern, the metal plug or the metal wiring can be formed faster in the vertical direction than the sidewall of the pattern, thereby reducing the aspect ratio thereof.

따라서, 상기 감소된 종횡비에 의해 상기 패턴의 스텝 커버리지 불량을 최소화시킬 수 있으므로, 후속의 전해도금 방식을 적용하는 구리막과 같은 금속플러그 또는 금속배선 형성시 패턴 내부에 보이드의 발생을 방지할 수 있다.Therefore, since the step coverage defect of the pattern can be minimized by the reduced aspect ratio, it is possible to prevent the generation of voids in the pattern when forming a metal plug or a metal wiring such as a copper film applying a subsequent electroplating method. .

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

도 1은 종래의 문제점을 도시한 사진.1 is a photograph showing a conventional problem.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A through 2F are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.

Claims (24)

반도체 기판 상부에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간절연막을 식각하여 패턴을 형성하는 단계;Etching the interlayer insulating film to form a pattern; 상기 패턴을 포함한 층간절연막 상에 베리어막을 형성하는 단계;Forming a barrier film on the interlayer insulating film including the pattern; 상기 패턴의 측벽 상부 및 층간절연막 상의 베리어막 상에 금속막을 형성하는 단계;Forming a metal film over the sidewalls of the pattern and on the barrier film on the interlayer insulating film; 상기 금속막을 치환하여 산화막으로 이루어진 핵 형성 방지막을 형성하는 단계;Replacing the metal film to form a nucleation preventing film made of an oxide film; 상기 핵 형성 방지막이 형성되지 않은 나머지 베리어막을 씨드막으로 변성시키는 단계; 및Denaturing the remaining barrier film in which the nucleation preventing film is not formed into a seed film; And 상기 씨드막을 이용하여 상기 패턴 내에 금속막을 매립하는 단계;Embedding a metal film in the pattern using the seed film; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 층간절연막을 식각하여 패턴을 형성하는 단계 후, 그리고, 상기 패턴을 포함한 층간절연막 상에 베리어막을 형성하는 단계 전,After etching the interlayer insulating film to form a pattern, and before forming the barrier film on the interlayer insulating film including the pattern, 상기 패턴에 대해 세정 공정을 수행하는 단계;Performing a cleaning process on the pattern; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising. 제 2 항에 있어서,The method of claim 2, 상기 세정은 H2SO4의 용액을 이용하여 4∼5분 동안 습식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The cleaning is a method of manufacturing a semiconductor device, characterized in that to perform a wet for 4 to 5 minutes using a solution of H 2 SO 4 . 제 2 항에 있어서,The method of claim 2, 상기 세정은 HF:DI의 비가 1:200인 용액을 이용하여 80∼90초 동안 습식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The cleaning is a method of manufacturing a semiconductor device, characterized in that the wet is performed for 80 to 90 seconds using a solution of the ratio of 1: 200 HF: DI. 제 2 항에 있어서,The method of claim 2, 상기 세정은 아르곤 가스를 이용한 플라즈마 처리의 건식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The cleaning is a method of manufacturing a semiconductor device, characterized in that to perform a dry plasma treatment using argon gas. 제 1 항에 있어서,The method of claim 1, 상기 패턴은 콘택홀 또는 다마신 패턴으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The pattern is a method of manufacturing a semiconductor device, characterized in that formed in the contact hole or damascene pattern. 제 6 항에 있어서,The method of claim 6, 상기 다마신 패턴은 싱글(Single) 또는 듀얼(Dual) 다마신 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The damascene pattern is a semiconductor device manufacturing method, characterized in that formed in a single (Single) or dual (Dual) damascene structure. 제 1 항에 있어서,The method of claim 1, 상기 층간절연막을 식각하여 패턴을 형성하는 단계 후, 상기 패턴을 포함한 층간절연막 상에 베리어막을 형성하는 단계 전,After forming the pattern by etching the interlayer insulating film, and before forming the barrier film on the interlayer insulating film including the pattern, 상기 패턴의 측벽을 제외한 층간절연막 및 패턴의 저면 상에 접착막을 더 형성하는 단계;Forming an adhesive film on the interlayer insulating film and the bottom surface of the pattern except the sidewalls of the pattern; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising. 제 8 항에 있어서,The method of claim 8, 상기 접착막은 IMP(Ionized Metal Plasma), LTS(Long Through Sputtering) 및 시준기(Collimator) 중 어느 하나의 물리적 증착 방식 또는 플라즈마 증착 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The adhesive film is a method of manufacturing a semiconductor device, characterized in that formed by any one of the physical deposition method or plasma deposition method of IMP (Ionized Metal Plasma), LTS (Long Through Sputtering) and collimator (Collimator). 제 8 항에 있어서,The method of claim 8, 상기 접착막은 Ti 또는 Ta막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The adhesive film is a manufacturing method of a semiconductor device, characterized in that formed by a Ti or Ta film. 제 1 항에 있어서,The method of claim 1, 상기 베리어막은 TaN, WN, WSiN 및 TiSiN 중 적어도 어느 하나 이상의 막 또는 상기 TaN, WN, WSiN 및 TiSiN 중 적어도 어느 하나 이상의 막을 포함하는 실리콘질화막(SiN) 및 탄화질화막(CN)의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The barrier film may be formed of a laminated film of silicon nitride (SiN) and carbonitride (CN) including at least one of TaN, WN, WSiN, and TiSiN or at least one of TaN, WN, WSiN, and TiSiN. A method of manufacturing a semiconductor device, characterized in that. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 금속막은 90∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the metal film is formed to a thickness of 90 to 100 GPa. 제 1 항에 있어서,The method of claim 1, 상기 금속막은 Al 또는 Ti막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The metal film is a method of manufacturing a semiconductor device, characterized in that formed of Al or Ti film. 제 1 항에 있어서,The method of claim 1, 상기 금속막을 치환하여 산화막으로 이루어진 핵 형성 방지막을 형성하는 단계는,Substituting the metal film to form a nucleation prevention film consisting of an oxide film, 상기 금속막이 형성된 반도체 기판을 대기중에 노출시켜 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.And manufacturing the semiconductor substrate on which the metal film is formed in the air. 제 1 항에 있어서,The method of claim 1, 상기 금속막을 치환하여 산화막으로 이루어진 핵 형성 방지막을 형성하는 단계는,Substituting the metal film to form a nucleation prevention film consisting of an oxide film, 산소가 함유된 플라즈마 처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized in that performed by a plasma treatment containing oxygen. 제 1 항에 있어서,The method of claim 1, 상기 핵 형성 방지막은 알루미늄 계열의 산화막 또는 실리콘 계열의 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The nucleation prevention film is a semiconductor device manufacturing method, characterized in that formed of an oxide film or silicon-based oxide film or nitride film of the silicon series. 제 1 항에 있어서,The method of claim 1, 상기 핵 형성 방지막이 형성되지 않은 나머지 베리어막을 씨드막으로 변성시키는 단계는,The step of modifying the remaining barrier film not formed the nucleation prevention film into a seed film, 상기 베리어막이 형성된 패턴을 포함한 반도체 기판에 대해 Cu(hfac)(tmvs)(C10H13CuF6O2Si)막과 같은 유기 금속 반응원을 40∼60℃의 온도 및 0.1∼25Torr의 압력에서, 500∼1000sccm의 아르곤 및 헬륨, 40∼50sccm의 질소 및 수소, 50∼800sccm의 수소 및, 30∼80sccm의 헬륨과 같은 케리어(Carrier) 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.An organic metal reactant such as a Cu (hfac) (tmvs) (C 10 H 13 CuF 6 O 2 Si) film was applied to a semiconductor substrate including the pattern on which the barrier film was formed at a temperature of 40 to 60 ° C. and a pressure of 0.1 to 25 Torr. And a carrier gas such as 500 to 1000 sccm of argon and helium, 40 to 50 sccm of nitrogen and hydrogen, 50 to 800 sccm of hydrogen, and 30 to 80 sccm of helium. . 제 1 항에 있어서,The method of claim 1, 상기 핵 형성 방지막이 형성되지 않은 나머지 베리어막을 씨드막으로 변성시키는 단계는,The step of modifying the remaining barrier film not formed the nucleation prevention film into a seed film, SFD 또는 ALD 방식을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.Method for manufacturing a semiconductor device, characterized in that performed using the SFD or ALD method. 제 1 항에 있어서,The method of claim 1, 상기 핵 형성 방지막이 형성되지 않은 나머지 베리어막을 씨드막으로 변성시키는 단계 후, 그리고, 상기 씨드막을 이용하여 상기 패턴 내에 금속막을 매립하는 단계 전,After the step of modifying the remaining barrier film is not formed the nucleation prevention film into a seed film, and before the step of embedding a metal film in the pattern using the seed film, 상기 씨드막이 형성된 반도체 기판에 대해 고진공 반응실에서 350∼500℃의 온도로 10∼180초 동안 열 처리를 수행하는 단계;Performing heat treatment on the seed substrate on which the semiconductor substrate is formed at a temperature of 350 to 500 ° C. for 10 to 180 seconds in a high vacuum reaction chamber; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising. 제 1 항에 있어서,The method of claim 1, 상기 씨드막을 이용하여 상기 패턴 내에 금속막을 매립하는 단계는,Embedding the metal film in the pattern using the seed film; 전해도금 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device, characterized in that performed by the electroplating method. 제 1 항에 있어서,The method of claim 1, 상기 씨드막을 이용하여 상기 패턴 내에 금속막을 매립하는 단계 후, After the step of embedding a metal film in the pattern using the seed film, 상기 금속막이 매립된 패턴을 포함한 반도체 기판에 대해 인-시튜(In-Situ)로 리플로우를 수행하는 단계;Reflowing in-situ the semiconductor substrate including the pattern with the metal film embedded therein; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising. 제 1 항에 있어서,The method of claim 1, 상기 씨드막을 이용하여 상기 패턴 내에 금속막을 매립하는 단계 후, After the step of embedding a metal film in the pattern using the seed film, 상기 금속막이 매립된 패턴을 포함한 반도체 기판에 대해 인-시튜(In-Situ) 또는 익스-시튜(Ex-Situ)로 어닐링 공정을 수행하는 단계;Performing an annealing process in-situ or ex-situ on the semiconductor substrate including the pattern in which the metal film is embedded; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device further comprising. 제 1 항에 있어서,The method of claim 1, 상기 금속막은 구리로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The metal film is a method of manufacturing a semiconductor device, characterized in that formed of copper.
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