KR100891423B1 - Method of manufacturing a flash memory device - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 셀 영역 및 주변 영역이 정의되고, 상기 주변 영역에 제1 도전막이 형성된 반도체 기판이 제공되는 단계와, 상기 제1 도전막을 포함한 상기 반도체 기판 상부에 유전체막과 금속막을 적층하는 단계와, 상기 주변 영역에 형성된 상기 유전체막과 금속막을 제거하는 단계와, 상기 금속막과 제1 도전막을 포함한 상기 반도체 기판 상부에 제3 도전막을 형성하는 단계와, 식각 공정을 수행하여 상기 셀 영역에는 상기 유전체막, 상기 금속막 및 상기 제2 도전막의 적층 구조로 이루어지며, 상기 주변 영역에는 상기 제1 도전막 및 상기 제2 도전막의 적층 구조로 이루어진 게이트 전극을 형성하는 단계로 이루어진다.The present invention relates to a method of manufacturing a flash memory device, the method comprising: providing a semiconductor substrate having a cell region and a peripheral region defined therein, wherein a first conductive film is formed in the peripheral region, and on the semiconductor substrate including the first conductive film. Stacking a dielectric film and a metal film, removing the dielectric film and the metal film formed in the peripheral region, forming a third conductive film on the semiconductor substrate including the metal film and the first conductive film, and etching Performing a process to form a stacked structure of the dielectric film, the metal film and the second conductive film in the cell region, and forming a gate electrode formed of the stacked structure of the first conductive film and the second conductive film in the peripheral region. It consists of steps.

SONOS, MANOS, back-ward 전류, 일함수, 고유전막, TaN, TiN SONOS, MANOS, back-ward current, work function, high dielectric film, TaN, TiN

Description

플래시 메모리 소자의 제조방법{Method of manufacturing a flash memory device}Method of manufacturing a flash memory device

도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.1A to 1E are cross-sectional views of a device for explaining a method of manufacturing a flash memory device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 제1 도전막 106 : ONA막104: first conductive film 106: ONA film

108 : 금속막 110 : 제2 도전막108: metal film 110: second conductive film

112 : 캡핑막 114 : 하드 마스크막112: capping film 114: hard mask film

114a : TEOS막 114b : 카본막114a: TEOS film 114b: carbon film

116 : 반사 방지막 118 : 제1 게이트116: antireflection film 118: first gate

120 : 제2 게이트120: second gate

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 소거시 게이트로부터 발생하는 백-워드(back-ward) 전류를 방지하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device for preventing a back-ward current generated from a gate during erasing.

플래시 메모리 소자에서 사용되는 폴리실리콘막을 플로팅 게이트로 사용하여 데이터를 저장하는 방식에서는 메모리가 고집적화되어 감에 따라 선 폭이 미세화되면서 기생 캐패시턴스(capacitance)가 발생하여 제품의 속도 및 안정성을 저해하는 문제가 발생한다. In the method of storing data using a polysilicon film used in a flash memory device as a floating gate, as the memory becomes highly integrated, the line width becomes finer and parasitic capacitance occurs, which hinders the speed and stability of the product. Occurs.

최근에 상기와 같이 플래시 메모리의 단점들을 극복하기 위해 소노스(Silicon-Oxide-Nitride-Oxide-Silicon, SONOS)형 플래시 메모리에 대한 연구가 활발히 진행되고 있다.Recently, in order to overcome the shortcomings of flash memory as described above, research on a sonos (Silicon-Oxide-Nitride-Oxide-Silicon, SONOS) type flash memory has been actively conducted.

소노스(SONOS)형 플래시 메모리는 일반적으로 반도체 기판 상부에 산화막, 질화막, 산화막 및 다결정 실리콘막이 차례로 적층된 구조를 갖는다. 여기서, 질화막은 산화막들 사이에 샌드위치(sandwitch)되는 ONO 구조를 갖고, ONO 구조에서 질화막은 전하가 트랩핑되는 매체(electric charge trapping medium)로 사용된다. 전하 트랩핑 매체는 소노스(SONOS)형 플래시 메모리의 정보 저장을 위한 장소이다. 따라서, 질화막은 통상적인 플래시 메모리의 플로팅 게이트와 유사한 기능을 수행하는 구조물이다. A sonos flash memory generally has a structure in which an oxide film, a nitride film, an oxide film, and a polycrystalline silicon film are sequentially stacked on a semiconductor substrate. Here, the nitride film has an ONO structure sandwiched between oxide films, and the nitride film is used as an electric charge trapping medium in the ONO structure. The charge trapping medium is a place for information storage of a SONOS type flash memory. Thus, the nitride film is a structure that performs a function similar to the floating gate of a conventional flash memory.

그러나, 소노스(SONOS)형 플래시 메모리 소자의 소거 동작시 게이트로부터 백-워드 전류가 발생하여 소거 문턱 전압(Through Voltage; Vt)이 많이 감소하지 않는다. However, in the erase operation of the SONOS type flash memory device, a back-word current is generated from the gate so that the erase threshold voltage Vt does not decrease much.

본 발명은 일함수가 큰 금속막(TaN 또는 TiN)과 고유전막(Al2O3)을 하부 영역에 형성하여 게이트로부터 발생하는 백-워드(back-ward) 전류를 방지하기 위한 것이다.The present invention is to prevent the back-ward current generated from the gate by forming a metal film (TaN or TiN) and a high dielectric film (Al 2 O 3 ) having a large work function in the lower region.

본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 셀 영역 및 주변 영역이 정의되고, 주변 영역에 제1 도전막이 형성된 반도체 기판이 제공된다. 제1 도전막을 포함한 반도체 기판 상부에 유전체막과 금속막을 적층한다. 주변 영역에 형성된 유전체막과 금속막을 제거한다. 금속막과 제1 도전막을 포함한 반도체 기판 상부에 제2 도전막을 형성한다. 식각 공정을 수행하여 셀 영역에는 유전체막, 금속막 및 제2 도전막의 적층 구조로 이루어지며, 주변 영역에는 제1 도전막 및 제2 도전막의 적층 구조로 이루어진 게이트 전극을 형성한다. In the method of manufacturing a flash memory device according to an embodiment of the present disclosure, a semiconductor substrate is provided in which a cell region and a peripheral region are defined and a first conductive film is formed in the peripheral region. A dielectric film and a metal film are laminated on the semiconductor substrate including the first conductive film. The dielectric film and the metal film formed in the peripheral region are removed. A second conductive film is formed over the semiconductor substrate including the metal film and the first conductive film. An etching process is performed to form a gate electrode having a stacked structure of a dielectric film, a metal film, and a second conductive film in a cell region, and a stacked structure of a first conductive film and a second conductive film in a peripheral region.

상기에서, 제1 도전막은 폴리실리콘막으로 형성한다. 유전체막은 산화막(Oxide)-질화막(Nitride)-Al2O3막을 포함한다. 금속막은 일함수가 큰 TaN 또는 TiN으로 형성한다. 제2 도전막은 폴리실리콘막으로 형성한다. 제2 도전막, 금속막, 및 유전체막을 식각하여 셀 영역에 게이트를 형성한다. 제2 도전막 및 제1 도전막을 식각하여 주변 영역에 게이트를 형성한다.In the above, the first conductive film is formed of a polysilicon film. The dielectric film includes an oxide-nitride-Al 2 O 3 film. The metal film is formed of TaN or TiN having a large work function. The second conductive film is formed of a polysilicon film. The second conductive film, the metal film, and the dielectric film are etched to form a gate in the cell region. The second conductive film and the first conductive film are etched to form a gate in the peripheral area.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다. 1A through 1E are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 1a를 참조하면, 셀 영역(A) 및 주변 영역(B)이 정의되고, 소자 분리막이 형성된 반도체 기판(100) 상부에 저전압용 게이트 절연막(102) 및 제1 도전막(104)을 순차적으로 형성한다. 이때, 게이트 절연막(102)은 산화물로 형성하고, 제1 도전막(104)은 폴리실리콘막으로 형성한다. 마스크를 이용하여 셀 영역(A)에 형성된 제1 도전막(104)을 제거한다. 셀 영역(A)에 형성된 제1 도전막(104)을 제거하는 것은 셀 영역(A)은 ONA 구조를 갖고, 주변 영역(B)은 MOS 트랜지스터 구조를 갖기 때문이다. Referring to FIG. 1A, the cell region A and the peripheral region B are defined, and the low voltage gate insulating layer 102 and the first conductive layer 104 are sequentially formed on the semiconductor substrate 100 on which the device isolation layer is formed. Form. At this time, the gate insulating film 102 is formed of an oxide, and the first conductive film 104 is formed of a polysilicon film. The first conductive film 104 formed in the cell region A is removed using a mask. The removal of the first conductive film 104 formed in the cell region A is because the cell region A has an ONA structure and the peripheral region B has a MOS transistor structure.

도 1b를 참조하면, 주변 영역(B)에 형성된 제1 도전막(104)을 포함한 전체 구조 상부에 ONA막(106) 및 금속막(108)을 순차적으로 형성한다. 이때, ONA막(106)는 산화막(Oxide)-질화막(Nitride)-고유전막(예를 들어, Al2O3)이 적층된 구조로 형성하고, 금속막(108)은 일함수가 큰 TaN 또는 TiN으로 형성한다. Referring to FIG. 1B, the ONA film 106 and the metal film 108 are sequentially formed on the entire structure including the first conductive film 104 formed in the peripheral region B. In this case, the ONA film 106 is formed in a structure in which an oxide film, a nitride film, and a high dielectric film (eg, Al 2 O 3 ) are stacked, and the metal film 108 is formed of TaN having a large work function, or It is formed of TiN.

도 1c를 참조하면, 마스크를 이용하여 주변 영역(B)에 형성된 ONA막(106)과 금속막(108)을 제거한다. 셀 영역(A)에만 ONA막(106)과 금속막(108)을 잔류시킴으로써 셀 영역(A)과 주변 영역(B) 사이의 단차를 최소화시킬 수 있다. 단차를 최소화시킴으로써 후속 공정에서 게이트 공정 마진을 확보할 수 있다. 또한, 셀 영 역(A)에 ONA막(106)과 금속막(108)을 형성함으로써 게이트로부터 발생하는 백-워드(back-ward) 전류를 방지할 수 있다.Referring to FIG. 1C, the ONA film 106 and the metal film 108 formed in the peripheral region B are removed using a mask. By remaining the ONA film 106 and the metal film 108 only in the cell region A, the step difference between the cell region A and the peripheral region B can be minimized. Minimizing the steps can ensure gate process margins in subsequent processes. In addition, by forming the ONA film 106 and the metal film 108 in the cell region A, back-ward current generated from the gate can be prevented.

도 1d를 참조하면, 제1 도전막(104)과 금속막(108)이 형성된 반도체 기판(100) 상부에 제2 도전막(110)을 형성한다. 이때, 제2 도전막(110)은 폴리실리사이드막으로 형성한다. 제2 도전막(110) 상부에 캡핑막(112), 하드 마스크막(114) 및 반사 방지막(Anti Reflective Coating; ARC; 116)을 순차적으로 형성한다. 이때, 캡핑막(112)은 실리콘 산화 질화막(SiON)으로 형성하고, 하드 마스크막(114)은 TEOS(Tetra Ethyl Ortho Silicate; 114a)와 카본(carbon; 114b)막을 적층 구조로 형성하고, 반사 방지막(ARC; 116)은 실리콘 산화 질화막(SiON)으로 형성한다. Referring to FIG. 1D, a second conductive layer 110 is formed on the semiconductor substrate 100 on which the first conductive layer 104 and the metal layer 108 are formed. In this case, the second conductive film 110 is formed of a polysilicide film. A capping layer 112, a hard mask layer 114, and an anti-reflective coating (ARC) 116 are sequentially formed on the second conductive layer 110. In this case, the capping layer 112 is formed of a silicon oxynitride layer (SiON), and the hard mask layer 114 is formed of a TEOS (Tetra Ethyl Ortho Silicate; 114a) and a carbon (carbon) 114b layered structure, and an anti-reflection film (ARC) 116 is formed of a silicon oxynitride film (SiON).

도 1e를 참조하면, 셀 영역(A)에 게이트를 형성하기 위해 셀 영역(A)만 오픈하는 마스크를 이용하여 반사 방지막(ARC; 116), 하드 마스크막(114) 및 캡핑막(112)을 순차적으로 식각한 후 식각된 반사 방지막(ARC; 116), 하드 마스크막(114) 및 캡핑막(112)을 마스크로 제2 도전막(110), 금속막(108), ONA막(106) 및 게이트 절연막(102)을 순차적으로 식각하여 셀 영역(A)에 제1 게이트(118)를 형성한다. 이때, 제1 게이트(118)를 형성하기 위한 식각 공정시 반사 방지막(ARC; 116)과 하드 마스크막(114) 중 카본막(114b)이 제거된다. Referring to FIG. 1E, the anti-reflection film ARC 116, the hard mask film 114, and the capping film 112 may be formed using a mask that opens only the cell region A to form a gate in the cell region A. Referring to FIG. After etching sequentially, the second conductive film 110, the metal film 108, the ONA film 106 and the anti-reflective film (ARC) 116, the hard mask film 114, and the capping film 112 which were etched were used as masks. The gate insulating layer 102 is sequentially etched to form the first gate 118 in the cell region A. FIG. At this time, during the etching process for forming the first gate 118, the anti-reflective film (ARC) 116 and the carbon film 114b of the hard mask film 114 are removed.

그런 다음, 주변 영역(B)에 게이트를 형성하기 위해 주변 영역(A)만 오픈하는 마스크를 이용하여 반사 방지막(ARC; 116), 하드 마스크막(114) 및 캡핑막(112)을 순차적으로 식각한 후 식각된 반사 방지막(ARC; 116), 하드 마스크막(114) 및 캡핑막(112)을 마스크로 제2 도전막(110) 제1 도전막(104) 및 게이트 절연막(102) 을 순차적으로 식각하여 주변 영역(B)에 제2 게이트(120)를 형성한다. 이때, 게이트(120)를 형성하기 위한 식각 공정시 반사 방지막(ARC; 116)과 하드 마스크막(114) 중 카본막(114b)이 제거된다. 셀 영역(A)과 주변 영역(B)의 구조가 서로 다르기 때문에 제1 및 제2 게이트(118 및 120)를 형성하기 위한 식각 공정시 정확한 위치에서 식각을 멈출 수 없다. 그러므로 두 번의 식각 공정을 실시하여 셀 영역(A)에 제1 게이트(118)를, 주변 영역(B)에 제2 게이트(120)를 형성한다. Then, the antireflection film ARC 116, the hard mask film 114, and the capping film 112 are sequentially etched using a mask that opens only the peripheral area A to form a gate in the peripheral area B. After that, the second conductive layer 110, the first conductive layer 104, and the gate insulating layer 102 are sequentially formed using the etched anti-reflective layer (ARC) 116, the hard mask layer 114, and the capping layer 112 as a mask. The second gate 120 is formed in the peripheral area B by etching. In this case, the carbon film 114b is removed from the anti-reflection film ARC 116 and the hard mask film 114 during the etching process for forming the gate 120. Since the structure of the cell region A and the peripheral region B is different from each other, the etching cannot be stopped at the correct position during the etching process for forming the first and second gates 118 and 120. Therefore, two etching processes are performed to form the first gate 118 in the cell region A and the second gate 120 in the peripheral region B. FIG.

상기와 같이, 셀 영역(A)에만 ONA막(106)과 금속막(108)을 잔류시킴으로써 셀 영역(A)과 주변 영역(B) 사이의 단차를 최소화시킬 수 있다. 단차를 최소화시킴으로써 제1 및 제2 게이트(118 및 120) 공정 마진을 확보할 수 있다. As described above, by remaining the ONA film 106 and the metal film 108 only in the cell region A, the step difference between the cell region A and the peripheral region B can be minimized. By minimizing the steps, process margins of the first and second gates 118 and 120 may be secured.

또한, 셀 영역(A)에 ONA막(106)과 금속막(108)을 형성함으로써 제1 게이트(118)로부터 발생하는 백-워드(back-ward) 전류를 방지할 수 있다.In addition, by forming the ONA film 106 and the metal film 108 in the cell region A, back-ward current generated from the first gate 118 can be prevented.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 셀 영역에만 ONA막과 금속막을 잔류시킴으로써 셀 영역과 주변 영역 사이의 단차를 최소화시킬 수 있다. First, the step difference between the cell region and the peripheral region can be minimized by leaving the ONA film and the metal film only in the cell region.

둘째, 단차를 최소화시킴으로써 게이트 공정 마진을 확보할 수 있다. Second, gate step margins can be secured by minimizing steps.

셋째, 셀 영역에 ONA막과 금속막을 형성함으로써 게이트로부터 발생하는 백-워드(back-ward) 전류를 방지할 수 있다.Third, by forming the ONA film and the metal film in the cell region, back-ward current generated from the gate can be prevented.

Claims (7)

셀 영역 및 주변 영역이 정의되고, 상기 주변 영역에 제1 도전막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a cell region and a peripheral region defined therein, wherein a first conductive film is formed in the peripheral region; 상기 제1 도전막을 포함한 상기 반도체 기판 상부에 유전체막과 금속막을 적층하는 단계;Stacking a dielectric film and a metal film on the semiconductor substrate including the first conductive film; 상기 주변 영역에 형성된 상기 유전체막과 금속막을 제거하는 단계;Removing the dielectric film and the metal film formed in the peripheral region; 상기 금속막과 제1 도전막을 포함한 상기 반도체 기판 상부에 제2 도전막을 형성하는 단계; 및Forming a second conductive film on the semiconductor substrate including the metal film and the first conductive film; And 식각 공정을 수행하여 상기 셀 영역에는 상기 유전체막, 상기 금속막 및 상기 제2 도전막의 적층 구조로 이루어지며, 상기 주변 영역에는 상기 제1 도전막 및 상기 제2 도전막의 적층 구조로 이루어진 게이트 전극을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.In the cell region, the dielectric layer, the metal layer, and the second conductive layer may be stacked in the cell region, and the gate electrode may be formed in the peripheral region with the stacked structure of the first conductive layer and the second conductive layer. Forming a flash memory device comprising the step of forming. 제1항에 있어서, The method of claim 1, 상기 제1 도전막은 폴리실리콘막으로 형성하는 플래시 메모리 소자의 제조방법.And the first conductive film is formed of a polysilicon film. 제1항에 있어서, The method of claim 1, 상기 유전체막은 산화막(Oxide)-질화막(Nitride)-Al2O3막을 포함하는 플래시 메모리 소자의 제조방법.The dielectric layer includes an oxide layer, a nitride layer, and an Al 2 O 3 layer. 제1항에 있어서, The method of claim 1, 상기 금속막은 TaN 또는 TiN으로 형성하는 플래시 메모리 소자의 제조방법.And the metal film is formed of TaN or TiN. 제1항에 있어서, The method of claim 1, 상기 제2 도전막은 폴리실리콘막으로 형성하는 플래시 메모리 소자의 제조방법.And the second conductive film is formed of a polysilicon film. 삭제delete 삭제delete
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