KR100889790B1 - 양극 펄스 발생기 - Google Patents

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Abstract

본 발명은 양극 펄스 발생기에 관한 것으로, 특히 CNT(carbon nano tube) 램프의 점등을 원할하게 하기 위하여, 양극 펄스의 양의 펄스와 음의 펄스의 펄스 폭을 대칭적으로 생성할 수 있는 양극 펄스 발생기에 관한 것이다.
본 발명인 양극 펄스 발생기를 이루는 구성수단은, 양극 펄스 발생기에 있어서, 양극 펄스를 발생하기 위한 구동 전압을 출력하는 구동전원부, 상기 구동 전압을 이용하여 펄스 폭이 대칭인 양의 펄스와 음의 펄스를 교번적으로 발생시켜 구형파의 양극 펄스를 출력하는 인버터부, 상기 구형파의 양극 펄스를 정현파의 양극 펄스로 변환하여 승압시키는 공진회로부를 포함하여 이루어진 것을 특징으로 한다.
양극, 펄스, 발생기

Description

양극 펄스 발생기{bipolar pulse generator}
도 1은 본 발명의 실시예에 따른 양극 펄스 발생기의 블럭도이다.
도 2는 본 발명의 실시예에 따른 양극 펄스 발생기의 상세 회로도이다.
도 3은 본 발명의 실시예에 따른 양극 펄스 발생기의 출력 파형도이다.
도 4는 본 발명의 실시예에 따른 두 개의 양극 펄스 발생기가 결합된 상세 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 구동 전원부 20 : 인버터부
21 : 풀 브릿지부 22 : 제1 하프 브릿지 구동부
23 : 동작 주파수 결정부 24 : 위상 지연부
25 : 제2 하프 브릿지 구동부 30 : 공진회로부
40 : CNT 램프
본 발명은 양극 펄스 발생기에 관한 것으로, 특히 CNT(carbon nano tube) 램프의 점등을 원할하게 하기 위하여, 양극 펄스의 양의 펄스와 음의 펄스의 펄스 폭을 대칭적으로 생성할 수 있는 양극 펄스 발생기에 관한 것이다.
Triode형 CNT (carbon nano tube) 램프 (lamp) 구동용 하이브리드(Hybrid) 안정기에서는 일반적으로 양극 펄스를 발생하는 양극 펄스 발생기 회로를 포함한다.
양극 펄스를 발생시키기 위해서 일반적으로 영전압스위칭 (Zero Voltage Switching)이 가능한 위상 천이(phase shift) 방식의 풀 브리지 (full bridge) 회로를 많이 사용하고 있다.
그러나 현재 상용화된 위상 천이 방식의 풀 브리지 구동 IC의 경우 CNT 램프 구동에서와 같이 낮은 시비율(5%미만)의 극히 짧은 펄스 폭(수 us)으로 동작할 경우 양극 펄스의 양의 펄스와 음의 펄스가 비대칭으로 구동할 확률이 높다.
현재 상용화된 위상 천이 방식의 풀 브리지 구동 IC로 양극 펄스를 발생할 경우 양의 펄스와 음의 펄스의 펄스폭 이 정확하게 대칭으로 구동하기 어렵다. 심한 경우 1us 전, 후의 차이를 보이는 경우도 있다.
Triode형의 CNT 램프를 점등하기 위한 양극 펄스는 3us 이내의 펄스 폭을 요구한다. 그런데, 상기한 위상 천이 방식의 풀 브리지 구동 IC의 양의 펄스와 음의 펄스의 펄스 폭 차이는 33% 이상으로 심각한 문제가 발생할 수 있다. 그리고 CNT 램프의 사이즈가 넓어지면 Gate-Cathode 간의 용량성 부하 (capacitive load)의 증가와 고압 직류 전압의 리플이 커져서 광효율이 낮아진다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 창안된 것으로, CNT(carbon nano tube) 램프의 점등을 원할하게 하기 위하여, 양극 펄스의 양의 펄스와 음의 펄스의 펄스 폭을 대칭적으로 생성할 수 있는 양극 펄스 발생기를 제공하는 것을 그 목적으로 한다.
상기와 같은 기술적 과제를 해결하기 위하여 제안된 본 발명인 양극 펄스 발생기를 이루는 구성수단은, 양극 펄스 발생기에 있어서, 양극 펄스를 발생하기 위한 구동 전압을 출력하는 구동전원부, 상기 구동 전압을 이용하여 펄스 폭이 대칭인 양의 펄스와 음의 펄스를 교번적으로 발생시켜 구형파의 양극 펄스를 출력하는 인버터부, 상기 구형파의 양극 펄스를 정현파의 양극 펄스로 변환하여 승압시키는 공진회로부를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 인버터부는, 두 개의 FET(Q1, Q2)으로 구성되는 제1 하프 브릿지 회로와, 두 개의 FET(Q3, Q4)으로 구성되는 제2 하프 브릿지 회로가 연결되어 형성되는 풀 브릿지부, 상기 제1 하프 브릿지 회로를 구성하는 두 개의 FET을 구동하기 위한 두 개의 신호를 출력하되, 상기 두 개의 신호가 데드 타임(dead time)을 가지도록 출력하는 제1 하프 브릿지 구동부, 상기 제1 하프 브릿지 구동부의 동작 주파수를 결정하기 위한 주파수 결정 신호를 출력하는 동작 주파수 결정부, 상기 주파 수 결정 신호를 입력받아 위상을 지연시킨 후 출력하는 위상 지연부, 상기 위상 지연부에서 출력되는 신호에 의하여 동작 주파수가 결정되고, 상기 제2 하프 브릿지 회로를 구성하는 두 개의 FET을 구동하기 위한 두 개의 신호를 출력하되, 상기 두 개의 신호가 데드 타임(dead time)을 가지도록 출력하는 제2 하프 브릿지 구동부를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 양극 펄스 발생기가 제2 양극 펄스 발생기에 병렬 연결되되, 상기 제2 양극 펄스 발생기는, 상기 구동 전원부로부터 양극 펄스를 발생하기 위한 구동 전압을 입력받고, 상기 구동 전압을 이용하여 펄스 폭이 대칭인 양의 펄스와 음의 펄스를 교번적으로 발생시켜 구형파의 양극 펄스를 출력하는 제2 인버터부, 상기 구형파의 양극 펄스를 정현파의 양극 펄스로 변환하여 승압시키는 제2 공진회로부를 포함하여 구성되되, 상기 제2 인버터부는, 두 개의 FET(Q1, Q2)으로 구성되는 제3 하프 브릿지 회로와, 두 개의 FET(Q3, Q4)으로 구성되는 제4 하프 브릿지 회로가 연결되어 형성되는 제2 풀 브릿지부, 상기 제3 하프 브릿지 회로를 구성하는 두 개의 FET을 구동하기 위한 두 개의 신호를 출력하되, 상기 두 개의 신호가 데드 타임(dead time)을 가지도록 출력하는 제3 하프 브릿지 구동부, 상기 제3 하프 브릿지 구동부의 동작 주파수를 결정하기 위한 주파수 결정 신호를 출력하되, 상기 동작 주파수 결정부로부터 출력되는 주파수 결정 신호를 지연시켜 출력하는 발생기 간 위상 지연부, 상기 발생기 간 위상 지연부의 출력 신호를 입력받아 위상을 지연시킨 후 출력하는 제2 위상 지연부, 상기 제2 위상 지연부에서 출력되는 신호에 의하여 동작 주파수가 결정되고, 상기 제4 하프 브릿지 회로를 구성하는 두 개의 FET을 구동하기 위한 두 개의 신호를 출력하되, 상기 두 개의 신호가 데드 타임(dead time)을 가지도록 출력하는 제4 하프 브릿지 구동부를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 상기와 같은 구성수단으로 이루어져 있는 본 발명인 양극 펄스 발생기에 관한 바람직한 실시예를 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 양극 펄스 발생기의 블럭도이고, 도 2는 본 발명의 실시예에 따른 양극 펄스 발생기의 상세 회로도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 양극 펄스 발생기는 양극(bipolar) 펄스를 발생하기 위한 구동 전압을 출력하는 구동전원부(10)와, 상기 구동전원부(10)로부터 출력되는 구동전압을 이용하여 구형파의 양극 펄스를 출력하는 인버터부(20)와, 상기 인버터부(20)에서 출력되는 구형파의 양극 펄스를 정현파의 양극 펄스로 변환하여 승압시키는 공진회로부(30)를 포함하여 이루어진다. 상기 공진회로부(30)에서 출력되는 정현파의 양극 펄스는 CNT 램프의 게이트와 캐소드 단자로 입력되어 CNT 램프를 구동한다.
상기 구동전원부(10)로부터 출력되는 구동 전압은 양극 펄스를 발생시키기 위한 입력 전압으로써, 직류 전압을 발생하여 상기 인버터부(20)에 입력시킨다. 그러면, 상기 인버터부(20)는 상기 직류 전압을 이용하여 구형파의 양극 펄스를 발생하여 출력한다.
그런데, 상기 인버터부(20)는 상기 구동 전압을 이용하여 펄스 폭이 대칭인 양의 펄스와 음의 펄스를 교번적으로 발생시켜 구형파의 양극(bipolar) 펄스를 출력한다. 즉, 상기 인버터부(20)는 상기 구동 전압을 입력으로 하여, 일정한 주파수와 펄스 폭을 갖는 구형파의 양극 펄스를 출력하되, 상기 양극 펄스의 양의 펄스와 음의 펄스의 펄스 폭이 대칭이 되도록 구형 펄스를 생성하여 출력한다.
상기 양의 펄스와 음의 펄스의 펄스 폭이 대칭인 양극 펄스를 생성하여 출력하는 상기 인버터부(20)는 도 2에 도시된 바와 같이, 네 개의 FET으로 구성된 풀 브릿지부(21)와, 상기 풀 브릿지부(21)를 구성하는 네 개의 FET 중 두 개의 FET을 구동하기 위한 신호를 출력하는 제1 하프 브릿지 구동부(22)와, 상기 제1 하프 브릿지 구동부(22)의 동작 주파수를 결정하기 위한 주파수 결정 신호를 출력하는 동작 주파수 결정부(23)와, 상기 네 개의 FET 중 다른 두개의 FET을 구동하기 위한 신호를 출력하는 제2 하프 브릿지 구동부(25)와, 상기 제2 하프 브릿지 구동부(25)의 동작 주파수를 결정하는 신호를 출력하되, 상기 주파수 결정 신호가 지연된 신호를 출력하는 위상 지연부(24)를 포함하여 이루어진다.
상기 풀 브릿지부(21)는 제1 하프 브릿지 회로와 제2 하프 브릿지 회로가 연결되어 형성된다. 상기 제1 하프 브릿지 회로는 도 2에서 제1 FET(Q1)과 제2 FET(Q2)로 구성되고, 상기 제2 하프 브릿지 회로는 도 2에서 제3 FET(Q3)과 제4 FET(Q4)로 구성된다.
상기 제1 하프 브릿지 회로를 구성하는 제1 FET(Q1)과 제2 FET(Q2)은 상기 제1 하프 브릿지 구동부(22)에 의하여 구동된다. 따라서, 상기 제1 하프 브릿지 구동부(22)는 상기 두 개의 FET(제1 FET(Q1)과 제2 FET(Q2))을 구동하기 위한 두 개 의 신호를 교번적으로 출력한다.
그런데, 상기 제1 하프 브릿지 구동부(22)는 출력하는 두 개의 신호가 데드 타임(dead time)을 가질 수 있도록 출력한다. 즉, 도 3에 도시된 바와 같이, 상기 제1 하프 브릿지 구동부(22, U1으로 표기됨)의 출력 신호인 HVG와 LVG가 소정의 데드 타임(dead time)을 가지면서 교번적으로 출력된다.
상기 제1 하프 브릿지 구동부(22)의 동작은 상기 동작 주파수 결정부(23)에서 출력되는 주파수 결정 신호에 의하여 이루어진다. 즉, 상기 동작 주파수 결정부(23)는 상기 제1 하프 브릿지 구동부(22)의 동작 주파수를 결정하기 위한 주파수 결정 신호를 출력하여 상기 제1 하프 브릿지 구동부(22)의 동작을 제어한다.
상기 동작 주파수 결정부(23)에서 출력되는 주파수 결정 신호는 상기 위상 지연부(24)를 통해 위상이 지연된 상태로 상기 제2 하프 브릿지 구동부(25)에 전달되어 상기 제2 하프 브릿지 구동부(25)의 동작 주파수를 결정한다. 즉, 상기 위상 지연부(24)는 상기 주파수 결정 신호를 입력받아 소정 시간만큼 위상을 지연시킨 후, 출력하여 상기 제2 하프 브릿지 구동부(25)의 동작 주파수를 제어한다.
상기 제2 하프 브릿지 구동부(25)는 상기 위상 지연부(24)에서 출력되는 신호에 의하여 동작 주파수가 결정되고, 상기 동작 주파수에 따라, 상기 제2 하프 브릿지 회로를 구성하는 두 개의 FET(제3 FET(Q3)과 제4 FET(Q4))을 구동하기 위한 두 개의 신호를 교번적으로 출력한다.
그런데, 상기 제2 하프 브릿지 구동부(25)는 출력하는 두 개의 신호가 데드 타임(dead time)을 가질 수 있도록 출력한다. 즉, 도 3에 도시된 바와 같이, 상기 제2 하프 브릿지 구동부(25, U2으로 표기됨)의 출력 신호인 HVG와 LVG가 소정의 데드 타임(dead time)을 가지면서 교번적으로 출력된다.
다만, 상기 제2 하프 브릿지 구동부(25)에서 출력되는 두 개의 신호는 도 3에서 도시된 바와 같이, 상기 제1 하프 브릿지 구동부(22)에서 출력되는 두 개의 신호보다 위상이 지연된 상태로 출력된다. 이는 상기 제2 하프 브릿지 구동부(25)의 구동이 상기 위상 지연부(24)에 의하여, 상기 제1 하프 브릿지 구동부(22)의 구동보다 지연되기 때문이다.
상술한 바와 같이, 상기 제1 하프 브릿지 구동부(22)에서 출력되는 두 개의 신호는 데드 타임을 가지면서 출력되고, 상기 제2 하프 브릿지 구동부(25)에서 출력되는 신호는 데드 타임을 가지면서 출력되되, 상기 제1 하브 브릿지 구동부(22)에서 출력되는 신호보다 위상이 지연된 상태로 출력된다. 이는 도 3에 도시된 바와 같다.
상기와 같은 네 개의 신호(도 2에서 U1의 HVG와 LVG 및 U2의 HVG와 LVG)는 상기 풀 브릿지부(21)를 구성하는 네 개의 EFT을 구동한다. 그러면, 도 3에 도시된 구형파의 양극 펄스가 출력되어 공진회로부(30)에 입력된다.
상기 양극 펄스가 출력되는 과정에 대해서 간단히 설명하면 다음과 같다.
먼저, U1의 출력신호 중 HVG와 U2의 출력신호 중 LVG만 High("1")인 인 경우에는 상기 제1 FET(Q1)과 제4 FET(Q4)은 스위칭되어 단락 상태가 되고, 상기 제3 FET(Q3)과 제2 FET(Q2)은 오픈 상태에 있으므로, 상기 구동 전원부(10)의 구동 전압이 양의 펄스로 상기 공진회로부(30)에 입력된다. 이 양의 펄스는 상기 제3 FET(Q3)이 구동되어 스위칭될 때까지 유지된다.
반면, U1의 출력신호 중 LVG와 U2의 출력신호 중 HVG만 High("1")인 인 경우에는 상기 제2 FET(Q2)과 제3 FET(Q3)은 스위칭되어 단락 상태가 되고, 상기 제1 FET(Q1)과 제4 FET(Q4)은 오픈 상태에 있으므로, 상기 구동 전원부(10)의 구동 전압이 음의 펄스로 상기 공진회로부(30)에 입력된다. 이 음의 펄스는 상기 제4 FET(Q4)이 구동되어 스위칭될 때까지 유지된다.
이상에서 살펴본 바와 같이, 본 발명에서는 두 개의 하프 브릿지 구동부(22, 25)를 이용하여 네 개의 FET을 위상 천이로 구동한다. 본 발명에서 사용하는 하프 브릿지 구동부(22, 25)는 도 2에 도시된 바와 같이, Rf 단자의 출력으로 다른 구동부(25)를 연동시켜 구동할 수 있고, 또한 Cf 단자로 다른 구동부(22)의 신호에 연동해서 구동이 가능하다.
이와 같은 특성 이용하여, 도 2에 도시된 동작 주파수 결정부(23)를 구성하는 R1, C1을 이용하여 동작 주파수를 결정하고, U1(제1 반브릿지 구동부(22))의 입력 신호인 Rf 신호를 위상 지연부(24)에 전달하여 R2, C2를 이용하여 일정 시간 지연한 신호를 U2(제2 하프 브릿지 구동부(25))의 Cf로 받아들여 U2를 구동한다.
상기한 방법으로 U1과 U2를 구동하면 도 3에 도시된 바와 같이, 양의 펄스와 음의 펄스의 펄스 폭이 대칭인 구형파의 양극 펄스를 생성할 수 있다.
첨부된 도 2와 같이 제안한 양극 펄스 발생기의 동작을 다시 한번 간단히 설명하면, 먼저 네 개의 FET Q1, Q2, Q3, Q4로 풀 브릿지를 구성하고, 상기 풀 브릿지에 양극 펄스 구동 전원을 인가하고, U1의 Rf, Cf에 연결된 동작 주파수 결정부 R1, C1에 의해 U1의 동작 주파수가 결정되고, U1의 Rf 신호를 위상 지연부 R2, C2를 이용하여 일정 시간 지연시켜 U2의 Cf에 인가하여 U2를 동작시킨다.
상기한 작용의 결과 U1의 HVG와 LVG는 Q1, Q2를 각각 구동하고, U2의 HVG와 LVG는 Q3, Q4를 각각 구동하여 풀 브릿지를 위상 천이로 구동하여 구형파의 양극 펄스를 발생한다.
공진회로부에서는 상기 회로에서 발생한 구형파의 양극 펄스를 입력으로 출력트랜스 T1의 누설 인덕터와 CNT 램프의 Gate-Cathode 간의 용량성 부하 (커패시터) 간의 공진을 이용하여 정현파의 양극 펄스를 발생할 수 있다. 공진 회로부의 C3은 DC 블로킹 커패시터로 양의 펄스와 음의 펄스의 펄스폭을 비대칭구동에 의한 출력트랜스(T1)의 자속이 누적되어 출력 트랜스(T1)가 포화되는 것을 막아 준다.
한편, 상기와 같은 양극 펄스 발생기는 다른 양극 펄스 발생기와 병렬로 연결되어 CNT 램프를 분할 구동할 수 있도록 구성할 수 있다. 상기 병렬로 연결되는 양극 펄스 발생기는 두 개 이상이 될 수 있는데, 이하에서는 첨부된 도 4를 참조하여 두 개의 양극 펄스 발생기가 병렬로 연결된 경우에 대해서 설명한다.
도 4에 도시된 두 개의 양극 펄스기는 도 2에 도시된 양극 펄스기에 별도의 또 다른 양극 펄스기(제2 양극 펄스기로 칭함)가 병렬 연결된 경우이다.
상기 제2 양극 펄스기는 도 4에 도시된 바와 같이, 상기 구동 전원부(10)로부터 양극 펄스를 발생하기 위한 구동 전압을 입력받고, 상기 구동 전압을 이용하여 펄스 폭이 대칭인 양의 펄스와 음의 펄스를 교번적으로 발생시켜 구형파의 양극 펄스를 출력하는 제2 인버터부(20'), 상기 구형파의 양극 펄스를 정현파의 양극 펄 스로 변환하여 승압시키는 제2 공진회로부(30')를 포함하여 구성된다.
상기 제2 인버터부(20')는, 도 2에 도시된 인버터부(20)에서와 같이, 두 개의 FET(Q11, Q12)으로 구성되는 제3 하프 브릿지 회로와, 두 개의 FET(Q13, Q14)으로 구성되는 제4 하프 브릿지 회로가 연결되어 형성되는 제2 풀 브릿지부(21')를 포함한다.
또한, 상기 제3 하프 브릿지 회로를 구성하는 두 개의 FET(Q11, Q12)을 구동하기 위한 두 개의 신호를 출력하되, 상기 두 개의 신호가 데드 타임(dead time)을 가지도록 출력하는 제3 하프 브릿지 구동부(22')를 포함하고, 상기 제4 하프 브릿지 회로를 구성하는 두 개의 FET(Q13, Q14)을 구동하기 위한 두 개의 신호를 출력하되, 상기 두 개의 신호가 데드 타임(dead time)을 가지도록 출력하는 제4 하프 브릿지 구동부(25')를 포함한다.
그런데, 상기 제3 하프 브릿지 구동부(22')의 동작 주파수는 도 2에 도시된 동작 주파수 결정부(23)의 신호에 의하여 결정되는 것이 아니라, 도 4에 도시된 바와 같이, 발생기 간 위상 지연부(23')가 상기 동작 주파수 결정부(23)로부터 출력되는 주파수 결정 신호를 지연시켜 상기 제3 하프 브릿지 구동부(22')의 동작 주파수를 결정하기 위한 주파수 결정 신호를 출력한다.
그리고, 상기 발생기 간 위상 지연부(23')의 출력 신호를 도 4에 도시된 제2 위상 지연부(24')가 입력받아 위상을 지연시킨 후 출력함으로써, 상기 제4 하프 브릿지 구동부(25')의 동작 주파수를 제어한다.
상기와 같이 복수 개의 양극 펄스기를 연결하면, CNT 램프의 광효율을 높이 기 위한 방법으로 CNT 램프를 분할해서 구동을 할 수 있다. 상기한 목적으로 CNT 램프를 분할해서 구동하기 위해서는 도 4와 같이 회로를 구성하면 된다.
도 4의 양극 펄스 발생기 1(위에 위치한 양극 펄스 발생기)의 동작은 상기한 도 2의 양극 펄스 발생기와 동일하고, 도 4에 도시된 양극 펄스 발생기 2(아래에 위치한 양극 펄스 발생기)는 양극 펄스 발생기 1의 U1의 Rf 신호를 양극 펄스 발생기 간 위상 지연부(23')로 일정 시간 지연해서 양극 펄스 발생기 2의 U11을 구동하고, U11의 Rf 신호를 제2 위상 지연부(24')를 이용하여 U12의 Cf에 입력하여 U12를 구동한다.
상기와 같이 구동하면 U1과 U2로 Q1, Q2, Q3, Q4를 구동하여 양극 펄스 발생기 1을 구동하고, U11과 U12로 Q11, Q12, Q13, Q14를 구동하여 양극 펄스 발생기 2를 구동한다. 상기와 같은 방법으로 양극 펄스 발생기 1의 양의 펄스와 음의 펄스 정 중앙에 양극 펄스 발생기 2의 양의 펄스를 위치시키면 양극 펄스 발생기 1의 양의 펄스와 음의 펄스, 양극 펄스 발생기 2의 양의 펄스와 음의 펄스가 각각 90˚의 위상차가 생기는 2분할 구동의 양극 펄스를 출력할 수 있다. 필요한 경우 동일한 방법으로 원하는 분할 구동으로 확장하여 구동할 수 있다.
상기와 같은 구성 및 바람직한 실시예를 가지는 본 발명인 양극 펄스 발생기에 의하면, 양의 펄스와 음의 펄스의 펄스 폭을 대칭으로 생성하기 때문에, CNT 램프의 원활한 점등을 가능하게 하고, 구형파 형태의 양극 펄스를 공진회로를 이용하 여 정현파 형태로 출력하기 때문에 CNT 램프의 광효율을 높일 수 있다.
그리고 복수개의 양극 펄스 발생기를 병렬 연결하고, 위상만 지연시켜 CNT 램프를 분할해서 구동할 수 있는 양극 펄스를 출력할 수 있는 장점이 있다.

Claims (3)

  1. 삭제
  2. 양극 펄스 발생기에 있어서,
    양극 펄스를 발생하기 위한 직류의 구동 전압을 출력하는 구동전원부;
    상기 구동 전압을 이용하여 펄스 폭이 대칭인 양의 펄스와 음의 펄스를 교번적으로 발생시켜 구형파의 양극 펄스를 출력하는 인버터부;
    상기 구형파의 양극 펄스를 정현파의 양극 펄스로 변환하여 승압시켜 CNT 램프로 출력하여 상기 CNT 램프를 구동시키는 공진회로부를 포함하여 이루어지고,
    상기 인버터부는,
    두 개의 FET(Q1, Q2)으로 구성되는 제1 하프 브릿지 회로와, 두 개의 FET(Q3, Q4)으로 구성되는 제2 하프 브릿지 회로가 연결되어 형성되는 풀 브릿지부;
    상기 제1 하프 브릿지 회로를 구성하는 두 개의 FET을 구동하기 위한 두 개의 신호를 출력하되, 상기 두 개의 신호가 데드 타임(dead time)을 가지도록 출력하는 제1 하프 브릿지 구동부;
    상기 제1 하프 브릿지 구동부의 동작 주파수를 결정하기 위한 주파수 결정 신호를 출력하는 동작 주파수 결정부;
    상기 주파수 결정 신호를 입력받아 위상을 지연시킨 후 출력하는 위상 지연부;
    상기 위상 지연부에서 출력되는 신호에 의하여 동작 주파수가 결정되고, 상기 제2 하프 브릿지 회로를 구성하는 두 개의 FET을 구동하기 위한 두 개의 신호를 출력하되, 상기 두 개의 신호가 데드 타임(dead time)을 가지도록 출력하는 제2 하프 브릿지 구동부를 포함하여 이루어진 것을 특징으로 하는 양극 펄스 발생기.
  3. 청구항 2에 있어서,
    상기 양극 펄스 발생기가 제2 양극 펄스 발생기에 병렬 연결되되, 상기 제2 양극 펄스 발생기는,
    상기 구동 전원부로부터 양극 펄스를 발생하기 위한 구동 전압을 입력받고, 상기 구동 전압을 이용하여 펄스 폭이 대칭인 양의 펄스와 음의 펄스를 교번적으로 발생시켜 구형파의 양극 펄스를 출력하는 제2 인버터부, 상기 구형파의 양극 펄스를 정현파의 양극 펄스로 변환하여 승압시키는 제2 공진회로부를 포함하여 구성되되,
    상기 제2 인버터부는,
    두 개의 FET(Q1, Q2)으로 구성되는 제3 하프 브릿지 회로와, 두 개의 FET(Q3, Q4)으로 구성되는 제4 하프 브릿지 회로가 연결되어 형성되는 제2 풀 브릿지부;
    상기 제3 하프 브릿지 회로를 구성하는 두 개의 FET을 구동하기 위한 두 개 의 신호를 출력하되, 상기 두 개의 신호가 데드 타임(dead time)을 가지도록 출력하는 제3 하프 브릿지 구동부;
    상기 제3 하프 브릿지 구동부의 동작 주파수를 결정하기 위한 주파수 결정 신호를 출력하되, 상기 동작 주파수 결정부로부터 출력되는 주파수 결정 신호를 지연시켜 출력하는 발생기 간 위상 지연부;
    상기 발생기 간 위상 지연부의 출력 신호를 입력받아 위상을 지연시킨 후 출력하는 제2 위상 지연부;
    상기 제2 위상 지연부에서 출력되는 신호에 의하여 동작 주파수가 결정되고, 상기 제4 하프 브릿지 회로를 구성하는 두 개의 FET을 구동하기 위한 두 개의 신호를 출력하되, 상기 두 개의 신호가 데드 타임(dead time)을 가지도록 출력하는 제4 하프 브릿지 구동부를 포함하여 이루어진 것을 특징으로 하는 양극 펄스 발생기.
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