KR100886319B1 - Multiple valued dynamic random access memory cell and cell array using single electron transistor - Google Patents
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Abstract
Description
본 발명은 SET(Single Electron Transistor)를 이용한 다치 DRAM(Multiple-Valued Dynamic Random Access Memory) 셀 및 셀 어레이에 관한 것으로서, 더욱 상세하게는 SET로의 전류 공급을 조절하는 로드전류 트랜지스터와 SET의 단자전압을 조절하는 전압조절 트랜지스터에 독립적인 리프레시신호를 각각 인가하여, SET에 저장된 데이터 값을 일정 주기마다 리프레시함으로써 스탠바이 전류를 감소시키고 쿨롱 블록케이드 조건(Coulomb-Blockade condition)을 만족하기 위한 저전압이 SET의 단자에 안정적으로 공급될 수 있게 한 SET를 이용한 다치 DRAM 셀 및 셀 어레이에 관한 것이다.The present invention relates to a multiple-valued dynamic random access memory (DRAM) cell and a cell array using a SET (Single Electron Transistor). More particularly, the present invention relates to a load current transistor for controlling a current supply to a SET and a terminal voltage of the SET. Independent refresh signals are applied to the voltage regulating transistors to be adjusted to refresh the data values stored in the SET at regular intervals, thereby reducing the standby current and providing a low voltage for satisfying the Coulomb-Blockade condition. The present invention relates to a multi-value DRAM cell and a cell array using a SET that can be stably supplied to a cell.
SET(Single electron transistor)는 게이트 전극에 인가되는 바이어스 전압의 전압준위에 따라 드레인과 소스 사이를 흐르는 전류가 증가와 감소를 주기적으로 반복하는 매우 특별한 특성을 갖고 있다. SET 뿐만 아니라 SET의 전기적 특성을 적용시킨 응용회로에 대한 연구가 현재 활발히 진행 중이다. [K.K. Likharev, "Correlated discrete transfer of single electrons in ultrasmall tunnel junctions", IBM J.Res. Develop., vol. 32, pp. 144-158, Jan. 1988], [J.R. Tucker, "Complementary digital logic based on the Coulomb blockade". J. Appl. Phys., vol.72, pp.4399-4413,Nov,1992]Single electron transistor (SET) has a very special characteristic that the current flowing between the drain and the source periodically repeats the increase and decrease according to the voltage level of the bias voltage applied to the gate electrode. In addition to the SET, research on the applied circuit applying the electrical characteristics of the SET is being actively conducted. K.K. Likharev, "Correlated discrete transfer of single electrons in ultrasmall tunnel junctions", IBM J. Res. Develop., Vol. 32, pp. 144-158, Jan. 1988, J.R. Tucker, "Complementary digital logic based on the Coulomb blockade". J. Appl. Phys., Vol. 72, pp. 4399-4413, Nov, 1992]
도 1은 단일 게이트 SET와 모스트랜지스터를 이용한 유니버설 리터럴 게이트(Universal Literal Gate)의 회로도로서, 상기 유니버설 리터럴 게이트(ULG)(100)는 전류원(CS), 제1모스트랜지스터(M1) 및 SET를 구비한다.1 is a circuit diagram of a universal literal gate (Universal Literal Gate) using a single gate SET and a MOS transistor, the universal literal gate (ULG) 100 is provided with a current source (CS), the first MOS transistor (M1) and SET do.
전류원(CS)은 직렬로 연결된 제1모스트랜지스터(M1) 및 SET에 일정한 양의 전류(Io)를 공급한다. 제1모스트랜지스터(M1)는 게이트에 인가된 바이어스 전압(Vgg)에 응답하여 일 단자에 연결된 전류원(CS)으로부터 공급되는 전류(Io)를 다른 일 단자에 연결된 SET에 전달한다. SET는 게이트에 인가되는 입력전압(Vin)의 전압준위에 따라 일 단자를 통해 공급되는 전류(Id)의 양 및 위상(Phase)을 변화시킨다.The current source CS supplies a constant amount of current I o to the first MOS transistor M1 and the SET connected in series. The first MOS transistor M1 transfers the current I o supplied from the current source CS connected to one terminal to the SET connected to the other terminal in response to the bias voltage Vgg applied to the gate. The SET changes the amount and phase of the current I d supplied through one terminal according to the voltage level of the input voltage Vin applied to the gate.
도 2는 도 1에 도시된 ULG의 입력전압(Vin)과 SET에 흐르는 전류(Id)의 관계를 나타내고, 도 3은 도 1에 도시된 ULG의 입력전압(Vin)과 출력전압(Vout)의 관계를 나타낸다.FIG. 2 shows the relationship between the input voltage Vin of the ULG shown in FIG. 1 and the current I d flowing through the SET, and FIG. 3 shows the input voltage Vin and output voltage Vout of the ULG shown in FIG. Indicates a relationship.
도 2 및 도 3을 참조하면, 입력전압(Vin)이 증가함에 따라 ULG(100)에 흐르는 전류의 양(Id)이 증가와 감소를 반복하며, 상기의 반복주기와 동일한 주기로 출력단자의 전압(Vout)도 변한다. 이때 전류원(CS)으로부터 공급될 수 있는 전류의 양(Io)은 항상 일정하다.2 and 3, as the input voltage Vin increases, the amount I d of the current flowing through the
도 1, 도 2 및 도 3을 참조하면, 제1모스트랜지스터(M1)의 게이트 단자에 고정된 바이어스 전압(Vgg)을 인가하게 되면 SET의 드레인 전압(Vds)은 거의 일정한 전압(Vgg - Vth)으로 유지된다. 이때 상기 SET의 드레인 전압값(Vgg - Vth)은 SET의 쿨롱 블록케이드 조건(Coulomb-Blockade condition)을 만족시킬 수 있을 만큼의 충분히 낮은 전압이 되며, 그에 따라 상기 SET는 입력전압(Vin)에 따라 드레인 전류가 주기적으로 증가하거나 감소하게 된다.1, 2 and 3, when the fixed bias voltage Vgg is applied to the gate terminal of the first MOS transistor M1, the drain voltage Vds of the SET is substantially constant voltage Vgg-Vth. Is maintained. At this time, the drain voltage value (Vgg-Vth) of the SET is a voltage low enough to satisfy the Coulomb-Blockade condition of the SET, the SET is according to the input voltage (Vin) The drain current periodically increases or decreases.
즉, 입력전압(Vin)의 값에 따라 ULG(100)에 흐르는 전류(Id)의 양이 전류원(CS)으로부터 공급되는 고정된 전류의 양(Io)보다 증가하는 구간(A)이 있는데, 이 경우 두 전류의 차이(Id-Io) 만큼의 전류가 제1모스트랜지스터(M1)를 통해 ULG(100)에 공급될 수 있도록 출력단자(Vout)의 전압준위가 낮아져야 한다. 또한 입력전압(Vin)의 값에 따라 ULG(100)에 흐르는 전류의 양이 전류원(CS)으로부터 공급되는 고정된 전류의 양(Io)보다 감소하는 구간(B)이 있는데, 이 경우 두 전류의 차이(Io-Id) 만큼의 전류가 제1모스트랜지스터(M1)를 통해 차단될 수 있도록 출력단자(Vout)의 전압준위가 높아져야 한다. 그에 따라, 도 3에 도시된 바와 같이 볼티지 스윙(voltage swing)을 갖는 구형파와 같은 특성을 나타내게 된다.That is, there is a period A in which the amount of current I d flowing in the
도 4는 도 1에 도시한 ULG를 이용한 양자화기(Quantizer)의 회로도이다. 도 4를 참조하면, 양자화기는 도 1에 도시된 ULG(100)에 하나의 제2모스트랜지스 터(M2)를 추가함으로서 얻어진다. 입력신호(Vin)는 제어클럭신호(CLK)에 응답하여 제2모스트랜지스터(M2)를 통해 SET의 게이트 단자(Cg) 및 출력단자(Vout)에 동시에 인가된다.FIG. 4 is a circuit diagram of a quantizer using the ULG shown in FIG. 1. Referring to FIG. 4, the quantizer is obtained by adding one second MOS transistor M2 to the ULG 100 shown in FIG. 1. The input signal Vin is simultaneously applied to the gate terminal Cg and the output terminal Vout of the SET through the second MOS transistor M2 in response to the control clock signal CLK.
도 5는 도 4에 도시된 양자화기의 입력전압(Vin)과 SET에 흐르는 전류(Id)의 관계를 나타내고, 도 6은 도 4에 도시된 양자화기의 입력전압(Vin)과 출력노드(Vout)의 전압준위와의 관계를 나타낸다.FIG. 5 shows a relationship between the input voltage Vin of the quantizer shown in FIG. 4 and the current I d flowing through the SET, and FIG. 6 shows the input voltage Vin and the output node of the quantizer shown in FIG. The relationship with the voltage level of Vout) is shown.
도 5는 이전에 설명한 도 2와 동일하므로 더 이상 설명하지 않는다.5 is the same as FIG. 2 previously described and will not be described any further.
도 6을 참조하면, 입력전압(Vin)이 증가함에 따라 출력노드의 전압준위(Vout)가 계단의 형태를 취하게 되는데, 그에 따라 도 3이 나타내는 논리하이(Logic High) 및 논리로우(Logic Low)의 2가지 값만을 나타내는 것이 아니라 복수 개의 값을 나타내는 다치(Multiple-Valued) 양자화기가 된다.Referring to FIG. 6, as the input voltage Vin increases, the voltage level Vout of the output node takes the form of a staircase, and accordingly, logic high and logic low shown in FIG. 3. A multiple-valued quantizer that represents a plurality of values, rather than just two values.
상기 다치 양자화기는, 도 4에 도시한 제2모스트랜지스터(M2) 및 제어클럭신호(CLK)를 이용하여 구현할 수 있는데, 계단으로 표시된 하나의 전압준위와 다른 전압준위를 나타내는 이웃하는 계단은 제어클럭신호(CLK)의 각 주기로 구별할 수 있다. 입력전압(Vin)이 제어클럭신호(CLK)에 의하여 제2모스트랜지스터(M2)를 경유하여 SET의 게이트 단자(Cg)에 전달될 뿐만 아니라 출력노드(Vout)에도 전달되게 되는데, 양자화기의 출력단자의 전압준위(Vout)는 일단 전달된 입력전압(Vin)을 기준으로 응답한다. 따라서 다음 제어클럭신호(CLK)에 의하여 새로 전달된 입력신호(Vin)에 의해 출력노드의 전압준위(Vout)가 영향 받기 때문에, 제어클럭신 호(CLK)에 의하여 수신되는 입력전압(Vin)이 달라지면 이에 대응하여 출력노드의 전압준위(Vout)도 달라진다. 입력전압(Vin)을 계속하여 인가하면 증가시키는 만큼 출력노드의 전압준위(Vout)도 복수 개로 늘어날 수 있다.The multi-valued quantizer may be implemented by using the second MOS transistor M2 and the control clock signal CLK illustrated in FIG. 4, and the neighboring stairs representing one voltage level and the other voltage level indicated by the stairs are the control clocks. Each period of the signal CLK can be distinguished. The input voltage Vin is transmitted not only to the gate terminal Cg of the SET but also to the output node Vout through the second MOS transistor M2 by the control clock signal CLK. The voltage level Vout of the terminal responds based on the input voltage Vin once transmitted. Therefore, since the voltage level Vout of the output node is affected by the input signal Vin newly transmitted by the next control clock signal CLK, the input voltage Vin received by the control clock signal CLK is If it is different, the voltage level Vout of the output node is also correspondingly changed. If the input voltage Vin is continuously applied, the voltage level Vout of the output node may increase in plural as it increases.
도 7은 도 4에 도시된 양자화기를 이용한 다치 SRAM 셀을 나타낸다.FIG. 7 illustrates a multivalued SRAM cell using the quantizer shown in FIG. 4.
도 7을 참조하면, 상기 다치 SRAM은 5개의 모스트랜지스터들(M1 ~ M5) 및 1개의 SET을 구비한다.Referring to FIG. 7, the multi-valued SRAM includes five morph transistors M1 to M5 and one SET.
제3모스트랜지스터(M3)는 일 단자가 비트라인(BL)에 연결되고 게이트가 워드라인(WL)에 연결된다. 제2모스트랜지스터(M2)는 일 단자가 제1전원공급단자(Vdd)에 연결되고 다른 일 단자 및 게이트가 전하충전노드(SN)에 연결된다. 제1모스트랜지스터(M1)는 일 단자가 전하충전노드(SN)에 연결되고 게이트가 제2전원공급단자(Vss)에 연결된다. SET는 일 단자가 상기 제1모스트랜지스터(M1)의 다른 일 단자에 연결되고 다른 일 단자가 제2전원공급단자(Vss)에 연결되며 게이트가 전하충전노드(SN)에 연결된다. 제4모스트랜지스터(M4)는 일 단자가 제2전원공급단자(Vss)에 연결되고 게이트가 전하충전노드(SN)에 연결된다. 제5모스트랜지스터(M5)는 일 단자가 SL라인(SL)에 연결되고 다른 일 단자가 상기 제4모스트랜지스터(M4)의 다른 일 단자에 연결되며 게이트가 SWL라인(SWL)에 연결된다.One terminal of the third MOS transistor M3 is connected to the bit line BL, and a gate thereof is connected to the word line WL. One terminal of the second MOS transistor M2 is connected to the first power supply terminal Vdd, and the other terminal and the gate of the second MOS transistor M2 are connected to the charge charging node SN. One terminal of the first MOS transistor M1 is connected to the charge charging node SN and a gate thereof is connected to the second power supply terminal Vss. One terminal of the SET is connected to the other terminal of the first MOS transistor M1, the other terminal is connected to the second power supply terminal Vss, and the gate thereof is connected to the charge charging node SN. The fourth MOS transistor M4 has one terminal connected to the second power supply terminal Vss and a gate connected to the charge charging node SN. One terminal of the fifth MOS transistor M5 is connected to the SL line SL, the other terminal of the fifth MOS transistor M5 is connected to the other terminal of the fourth MOS transistor M4, and a gate thereof is connected to the SWL line SWL.
도 8은 도 7에 도시된 다치 SRAM에 데이터를 저장하거나 저장된 데이터를 읽는데 사용하는 신호의 파형도이다.FIG. 8 is a waveform diagram of a signal used to store data or read stored data in the multi-value SRAM shown in FIG. 7.
도 8을 참조하면, 다치 SRAM에 데이터를 저장시키기 위해서는, 다치 SRAM에 저장시키고자 하는 전압을 비트라인(BL)에 프리차지 하여야 한다. 저장시키고자 하 는 전압은 상기 다치 SRAM이 표현하고자 하는 비트의 수에 따라 결정되며, 2비트라고 가정하면 모두 4가지의 서로 다른 전압준위가 된다. 2개의 비트로 표현할 수 있는 4가지의 경우는, '00', '01', '10', 및 '11'이다. 이 때 상기 4가지의 경우에 대응되는 전압준위는 '00'일 때 가장 낮은 전압으로 그리고 '11'일 때 가장 큰 전압으로 가정할 수 있다.Referring to FIG. 8, in order to store data in the multi-value SRAM, a voltage to be stored in the multi-value SRAM needs to be precharged to the bit line BL. The voltage to be stored is determined according to the number of bits to be expressed by the multi-value SRAM, and assuming two bits, there are four different voltage levels. Four cases that can be represented by two bits are '00', '01', '10', and '11'. In this case, the voltage levels corresponding to the four cases may be assumed to be the lowest voltage when '00' and the largest voltage when '11'.
저장시키고자 하는 전압을 비트라인(BL)에 프리차지 한 후, 워드라인(WL)을 논리 하이 상태로 인에이블 시키면 제3모스트랜지스터(M3)가 턴 온 되어 상기 프리차지 전압이 전하충전노드(SN)에 전달된다. 전달된 전압이 게이트에 인가되기 때문에, 상기 전달된 전압을 기초로 SET에는 일정한 전류가 흐르게 되는데 전원의 공급을 고의로 차단시키지 않는 한 제1전원공급단자(Vdd)로부터 제2모스트랜지스터(M2), 제1모스트랜지스터(M1) 및 SET를 경유하여 제2전원공급단자(Vss)로 일정한 전류가 흐르기 때문에 전하충전노드(SN)에 저장된 전하들은 없어지지 않는다. 따라서 도 7에 도시된 장치는 리프레시가 필요 없는 SRAM이며, 저장된 전압 값을 다양하게 할 수 있으므로, 정확하게는 다치 SRAM이 된다.After precharging the voltage to be stored in the bit line BL, when the word line WL is enabled in a logic high state, the third MOS transistor M3 is turned on so that the precharge voltage becomes a charge charging node. SN). Since the transferred voltage is applied to the gate, a constant current flows in the SET based on the transferred voltage, but unless the power supply is deliberately cut off from the first power supply terminal Vdd, the second MOS transistor M2, Since a constant current flows through the first MOS transistor M1 and the SET to the second power supply terminal Vss, the charges stored in the charge charging node SN are not lost. Therefore, the device shown in Fig. 7 is an SRAM which does not need refreshing, and because the stored voltage value can be varied, it is precisely a multi-value SRAM.
다치 SRAM에 저장된 데이터를 읽기 위해서는 SWL라인(SWL)을 인에이블 시키면 일정한 전압으로 프리차지 되어 있는 SL라인(SL)을 통해 다치 SRAM의 전하충전노드(SN)에 저장된 데이터를 검출할 수 있다. 즉, 전하충전노드(SN)가 제4모스트랜지스터(M4)의 게이트에 인가되므로 제4모스트랜지스터(M4)를 통해 흐를 수 있는 전류의 양이 전하충전노드(SN)에 의하여 결정되는데, 일정한 전압으로 프리차지 된 SL라인(SL)에 흐르는 전류도 상기 전하충전노드(SN)에 의하여 변하게 되므로 이를 검출하여 다치 SRAM에 저장된 데이터 값을 알 수 있다.In order to read the data stored in the multi-value SRAM, when the SWL line SWL is enabled, the data stored in the charge-charging node SN of the multi-value SRAM can be detected through the SL line SL which is precharged with a constant voltage. That is, since the charge charging node SN is applied to the gate of the fourth MOS transistor M4, the amount of current that can flow through the fourth MOS transistor M4 is determined by the charge charging node SN. Since the current flowing through the precharged SL line SL is also changed by the charge charging node SN, the data value stored in the multi-value SRAM can be detected by detecting the current.
그러나 이러한 종래의 다치(Multiple-Valued) SET SRAM은 데이터를 보존시키기 위하여 1개의 셀(cell)당 SET로 Id 만큼의 전류(current)를 계속 흘려주어야 하기 때문에 집적도가 커질수록 스탠바이 전류(standby current)가 매우 증가하는 문제점이 있었다.However, such a conventional multiple-valued SET SRAM has to continuously flow current as much as I d as a SET per cell in order to preserve data. There was a problem that increases very much.
또한, 종래의 다치 SET SRAM의 셀을 어레이(array)로 구성하기 위해서는 셀당 2개의 로우 라인(WL 및 SWL)과 2개의 컬럼 라인(BL 및 SL)이 요구되어 메모리의 전체 면적이 증가하게 되는 문제점이 있었다.In addition, in order to configure cells of a conventional multi-value SET SRAM, two row lines WL and SWL and two column lines BL and SL per cell are required, thereby increasing the total area of the memory. There was this.
본 발명이 이루고자 하는 기술적 과제는, SET에 저장된 데이터 값을 일정 주가마다 리프레시 하여 저장된 데이터를 유지하기 위한 스탠바이 전류를 감소시킴으로써, 소비전력을 최소한으로 하면서 2비트 이상의 정보를 저장시킬 수 있는 SET를 이용한 다치 DRAM 셀을 제공하는데 있다.The technical problem to be achieved by the present invention is to refresh the data value stored in the SET every certain share price to reduce the standby current for maintaining the stored data, using a SET that can store more than two bits of information with minimal power consumption To provide a multi-value DRAM cell.
본 발명이 이루고자 하는 다른 기술적 과제는, SET에 로드전류를 공급하는 스위치 트랜지스터와, 쿨롱 블록케이드 조건을 만족하는 충분히 낮은 전압이 SET의 단자에 안정적으로 공급되게 하는 전압조절 트랜지스터가 개별 턴온 가능하도록 리프레시신호를 각 트랜지스터에 독립적으로 각각 인가 할 수 있게 한 SET를 이용한 다치 DRAM 셀을 제공하는데 있다.Another technical problem to be solved by the present invention is to refresh a switch transistor for supplying a load current to the SET and a voltage regulating transistor for stably supplying a voltage sufficiently low to satisfy the coulomb blockade condition to the terminals of the SET. It is to provide a multi-value DRAM cell using a SET that can apply a signal to each transistor independently.
상기 기술적 과제를 이루기 위한 본 발명에 따른 SET을 이용한 다치 DRAM 셀은, 비트라인을 통한 데이터 값이 전달되는 스위칭 트랜지스터; 상기 스위칭 트랜지스터가 턴온되면서 전하가 공급되는 전하충전노드에 연결되어 데이터 값이 저장되는 스토리지 커패시터; 상기 전하충전노드에 일 단자가 연결되고, 전류원에서 SET로의 전류 공급을 조절하는 로드전류 트랜지스터; 상기 전하충전노드에 일 단자가 연결되어 상기 로드전류 트랜지스터와 연결되며, 다른 일 단자가 SET에 연결되어 SET단자 전압을 조절하는 전압조절 트랜지스터; 상기 전압조절 트랜지스터에 일 단자가 연결되고, 다른 일 단자가 전원공급전원에 연결되며, 게이트가 상기 전하충 전노드에 연결된 SET; 및 상기 로드전류 트랜지스터를 턴온시키는 제1리프레시신호(SSG)와 상기 전압조절 트랜지스터를 턴온시키는 제2리프레시신호(SSO)가 각 트랜지스터의 게이트에 연결되어 일정 주기마다 독립적으로 인에이블되어 트랜지스터를 개별 턴온시키고, 각 트랜지스터가 모두 턴온된 후 상기 스토리지 커패시터를 재충전하는 리프레시 신호부를 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, a multi-value DRAM cell using a SET includes: a switching transistor to which a data value is transmitted through a bit line; A storage capacitor connected to a charge charging node to which charge is supplied while the switching transistor is turned on to store a data value; A load current transistor having one terminal connected to the charge charging node and regulating a current supply from a current source to the SET; A voltage adjusting transistor connected to the charge charging node with one terminal connected with the load current transistor, and with the other terminal connected with the SET to adjust the SET terminal voltage; A SET having one terminal connected to the voltage regulating transistor, the other terminal connected to a power supply power supply, and a gate connected to the charge charging node; And a first refresh signal SSG for turning on the load current transistor and a second refresh signal SSO for turning on the voltage regulating transistor, respectively, connected to the gates of the transistors to enable each of the transistors independently, and to turn on the transistors individually. And a refresh signal unit for recharging the storage capacitor after each transistor is turned on.
또한, 본 발명은 상기 제1리프레시신호(SSG)에 의해 인가되는 전압레벨은 로드전류 트랜지스터의 문턱전압과 상기 전하충전노드에 저장된 전압의 합보다 크거나 같은 값을 갖도록 구성되고, 상기 제2리프레시신호(SSO)에 의해 인가되는 전압레벨은 전압조절 트랜지스터의 문턱전압 값을 갖도록 구성되어, 각 트랜지스터에 상이한 값의 리프레시신호가 인가되도록 구성되는 것을 특징으로 한다.In addition, the present invention is configured such that the voltage level applied by the first refresh signal SSG is greater than or equal to the sum of the threshold voltage of the load current transistor and the voltage stored in the charge charging node, and the second refresh is performed. The voltage level applied by the signal SSO is configured to have a threshold voltage value of the voltage regulating transistor, so that a refresh signal having a different value is applied to each transistor.
본 발명은 SET로의 전류 공급을 조절하는 로드전류 트랜지스터와 SET의 단자전압을 조절하는 전압조절 트랜지스터를 일정주기마다 개별적으로 턴온시키는 리프레시신호를 제1리프레시신호와 제2리프레시신호로 분리하고 각각 상이한 값으로 인가함으로써, 로드전류 트랜지스터와 전압조절 트랜지스터를 안정적으로 턴온시켜 스탠바이 전류를 현저히 감소시키면서 쿨롱 블록케이드 조건을 만족할 수 있게 한 장점이 있다.According to the present invention, a refresh signal for individually turning on a load current transistor for regulating a current supply to a SET and a voltage regulating transistor for regulating a terminal voltage of the SET at regular intervals is divided into a first refresh signal and a second refresh signal, respectively, and different values. In this case, the load current transistor and the voltage regulating transistor are stably turned on to significantly reduce the standby current while satisfying the coulomb blockade condition.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.Hereinafter, specific embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 SET를 이용한 DRAM 셀은 도 9의 회로도에 도시된 바와 같이, 비트라인(BL)을 통한 데이터 값이 전달되는 스위칭 트랜지스터(M1, M2)와, 전하가 충전되는 스토리지 커패시터(Cs)와, SET와, 상기 SET로의 전류 공급을 조절하는 로드전류 트랜지스터(M4)와, 상기 SET의 단자 전압을 조절하는 전압조절 트랜지스터(M5), 및 상기 로드전류 트랜지스터(M4)와 전압조절 트랜지스터(M5)를 턴온시키는 리프레시 신호부(SSG 및 SSO)를 포함하여 구성된다.As shown in the circuit diagram of FIG. 9, a DRAM cell using SET according to the present invention includes switching transistors M1 and M2 to which data values are transmitted through a bit line BL, and a storage capacitor Cs to which charge is charged. And a SET, a load current transistor M4 for regulating the supply of current to the SET, a voltage regulating transistor M5 for regulating the terminal voltage of the SET, and a load current transistor M4 and a voltage regulating transistor M5. It is configured to include a refresh signal (SSG and SSO) to turn on.
상기 스위칭 트랜지스터(M1, M2)는 컬럼라인(RWL, WWL)에서 인가되는 인에이블 신호에 의해 비트라인(BL)을 통해 전달되는 데이터 값을 전하충전노드(SN)로 전달하는 스위칭 작용을 하는 제1모스트랜지스터(M1)와 제2모스트랜지스터(M2)를 포함하여 구성된다.The switching transistors M1 and M2 have a switching function of transferring a data value transferred through the bit line BL to the charge charging node SN by an enable signal applied from the column lines RWL and WWL. The first MOS transistor M1 and the second MOS transistor M2 are included.
이때, 상기 제1모스트랜지스터(M1)는 일 단자가 비트라인(BL)에 연결되고 게이트에 읽기워드라인(RWL)이 연결된다. 또한, 상기 제2모스트랜지스터(M2)는 일 단자가 상기 제1모스트랜지스터(M1)의 다른 일 단자에 연결되고 다른 일 단자가 전하충전노드(SN)에 연결되며 게이트가 쓰기워드라인(WWL)에 연결된다.In this case, one terminal of the first MOS transistor M1 is connected to the bit line BL and a read word line RWL is connected to the gate. In addition, one terminal of the second MOS transistor M2 is connected to the other terminal of the first MOS transistor M1, the other terminal is connected to the charge charging node SN, and the gate thereof is the write word line WWL. Is connected to.
상기 스토리지 커패시터(Cs)는 일 단자가 상기 전하충전노드(SN)에 연결되고 다른 일 단자가 상기 제2전원공급단자(Vss)에 연결된다.One terminal of the storage capacitor Cs is connected to the charge charging node SN, and the other terminal of the storage capacitor Cs is connected to the second power supply terminal Vss.
상기 SET는 일 단자가 전압조절 트랜지스터(M5)의 일 단자에 연결되고, 다른 일 단자가 제2전원공급단자(Vss)에 연결되며, 게이트가 전하충전노드(SN)에 연결되어 구성된다.The SET includes one terminal connected to one terminal of the voltage regulating transistor M5, the other terminal connected to the second power supply terminal Vss, and a gate connected to the charge charging node SN.
상기 로드전류 트랜지스터를 이루는 제4모스트랜지스터(M4)는 일 단자가 상 기 전하충전노드(SN)에 연결되고 게이트에 제1리프레시신호(SSG)가 인가되며, 다른 일 단자는 일정한 전류(Io)를 공급하는 전류원(미도시)에 연결된다.In the fourth MOS transistor M4 constituting the load current transistor, one terminal is connected to the charge charging node SN, and the first refresh signal SSG is applied to the gate, and the other terminal is a constant current I o. Is connected to a current source (not shown) that supplies.
상기 전압조절 트랜지스터를 이루는 제5모스트랜지스터(M5)는 일 단자가 상기 전하충전노드(SN)에 연결되고 게이트에 제2리프레시신호(SSO)가 인가되며, 다른 일 단자는 상기 SET의 일 단자에 연결된다.The fifth MOS transistor M5 of the voltage regulating transistor has one terminal connected to the charge charging node SN and a second refresh signal SSO applied to a gate thereof, and the other terminal connected to one terminal of the SET. Connected.
상기 리프레시 신호부는 상기 제4모스트랜지스터(M4)에 인가되는 제1리프레시신호(SSG)와, 상기 제5모스트랜지스터(M5)에 인가되는 제2리프레시신호(SSO)로 구성된다. 이때, 상기 제1리프레시신호와 제2리프레시신호는 상호 독립적으로 인에이블되도록 구성될 수 있으며, 상기 제4모스트랜지스터(M4)와 제5모스트랜지스터(M5)에 인가되는 전압레벨이 상이하게 조절되는 것이 바람직하다.The refresh signal part includes a first refresh signal SSG applied to the fourth MOS transistor M4 and a second refresh signal SSO applied to the fifth MOS transistor M5. In this case, the first refresh signal and the second refresh signal may be configured to be independently enabled, and the voltage levels applied to the fourth MOS transistor M4 and the fifth MOS transistor M5 are adjusted differently. It is preferable.
즉, 리프레시 동작시에 상기 제5모스트랜지스터(M5)를 턴온(turn on)하기 위한 제2리프레시신호(SSO)의 전압레벨은 상기 제5모스트랜지스터(M5)의 문턱전압(threshold voltage) 보다 크거나 같은 정도의 값이 되어야 한다. 또한, 상기 전하충전노드(SN)에 저장된 전압은 0 볼트 이상의 VSN 값이므로 상기 제4모스트랜지스터(M4)를 턴온(turn on)시키기 위해서는 상기 제1리프레시신호(SSG)의 전압레벨은 쿨롱 블록케이드 조건을 만족시킬 수 있도록 Vth + VSN 보다 크거나 같은 정도의 값이 되어야 한다.That is, in the refresh operation, the voltage level of the second refresh signal SSO for turning on the fifth MOS transistor M5 is greater than a threshold voltage of the fifth MOS transistor M5. Or the same value. In addition, since the voltage stored in the charge charging node SN is a V SN value of 0 volts or more, the voltage level of the first refresh signal SSG is a Coulomb block to turn on the fourth MOS transistor M4. It must be greater than or equal to Vth + V SN to satisfy the cad condition.
따라서, 상기 제5모스트랜지스터(M5)의 문턱전압과 제4모스트랜지스터(M4)의 문턱전압이 같다고 가정할 경우 상기 제2리프레시신호(SSO)의 전압레벨이 문턱전압 과 같은 값을 갖게 될 경우에는 상기 제4모스트랜지스터(M4)는 턴온되지 않으므로, 리프레시 동작을 위한 상기 전류원의 전류(Io)가 상기 전하충전노드(SN)로 공급될 수 없게 된다. 그러므로, 상기 제1리프레시신호(SSG)와 제2리프레시신호(SSO)는 상호 분리되어 개별적으로 조절되며 상기 제4모스트랜지스터(M4)와 제5모스트랜지스터(M5)에 각각 상이한 전압레벨로 인가되도록 구성되는 것이 바람직하다.Therefore, when it is assumed that the threshold voltage of the fifth MOS transistor M5 and the threshold voltage of the fourth MOS transistor M4 are the same, the voltage level of the second refresh signal SSO has the same value as the threshold voltage. Since the fourth MOS transistor M4 is not turned on, the current I o of the current source for the refresh operation cannot be supplied to the charge charging node SN. Therefore, the first refresh signal SSG and the second refresh signal SSO are separated from each other and individually controlled to be applied at different voltage levels to the fourth MOS transistor M4 and the fifth MOS transistor M5, respectively. It is preferred to be configured.
그러나, 상기 제5모스트랜지스터(M5)의 일 단자, 즉 상기 SET의 드레인 전압이 10㎷ 정도의 낮은 전압이 아니라도 쿨롱 블록케이드 조건을 만족하며 쿨롱 오실레이션(Coulomb-Oscillation) 동작하는 경우에는 상기 제5모스트랜지스터(M5)의 게이트의 전압레벨에 제한이 없으므로, 상기 제4모스트랜지스터(M4)와 제5모스트랜지스터(M5)의 게이트 단자에 동일한 리프레시신호가 인가되고, 나아가 단일의 리프레시신호가 두 모스트랜지스터(M4, M5)의 게이트 단자에 동시에 인가되도록 구성될 수도 있게 된다.However, when the Coulomb-Oscillation operation is performed while satisfying a Coulomb blockade condition even when one terminal of the fifth MOS transistor M5, that is, the drain voltage of the SET is not a low voltage of about 10 μs, the Coulomb-Oscillation operation is performed. Since the voltage level of the gate of the fifth MOS transistor M5 is not limited, the same refresh signal is applied to the gate terminals of the fourth MOS transistor M4 and the fifth MOS transistor M5, and a single refresh signal is further applied. It may be configured to be simultaneously applied to the gate terminals of the two MOS transistors M4 and M5.
또한, 상기 실시예에서는 데이터 독출(READ)을 위해 상기 전하충전노드(SN)에 저장된 전압에 비례하는 전류를 흘리기 위한 독출전류 트랜지스터(M3)를 더 포함하여 구성되는 것이 바람직하다.Further, in the above embodiment, it is preferable to further include a read current transistor M3 for flowing a current proportional to the voltage stored in the charge charging node SN for data read.
이때, 상기 독출전류 트랜지스터를 이루는 제3모스트랜지스터(M3)는 일 단자가 상기 제1모스트랜지스터(M1) 및 상기 제2모스트랜지스터(M2)의 공통단자에 연결되고, 다른 일 단자가 읽기보조신호(SCEN) 신호가 인가되는 독출스위치(M6)에 연결되며, 게이트가 상기 전하충전노드(SN)에 연결된다.At this time, one terminal of the third MOS transistor M3 constituting the read current transistor is connected to the common terminal of the first MOS transistor M1 and the second MOS transistor M2, and the other terminal is read assisted. The signal SCEN is connected to the read switch M6 to which a signal is applied, and a gate thereof is connected to the charge charging node SN.
상기 독출스위치는 일 단자가 상기 제3모스트랜지스터(M3)의 다른 일 단자에 연결되고, 다른 일 단자가 접지전압(GND) 또는 제2전원공급단자(Vss)에 연결되며, 게이트에 읽기보조신호(SCEN)가 인가되는 모스트랜지스터(M6)로 구현할 수 있다. 상기 읽기보조신호(SECN)는 다치 DRAM 셀에 저장된 데이터를 읽고자 할 경우에 한하여 인에이블(enable)되는 신호이다.The read switch has one terminal connected to the other terminal of the third MOS transistor M3, the other terminal connected to the ground voltage GND or the second power supply terminal Vss, and a read auxiliary signal at the gate. It can be implemented by the MOS transistor M6 to which (SCEN) is applied. The read auxiliary signal SECN is a signal that is enabled only when reading data stored in a multi-value DRAM cell.
이때, 상기 제3모스트랜지스터(M3)의 다른 일 단자(상기 실시예의 경우에는 소스노드)가 접지에 직접 연결되지 않고 상기 독출스위치를 이루는 모스트랜지스터(M6)에 연결되면, 데이터 저장시(WRITE)에는 상기 읽기보조신호(SCEN)를 0 볼트로 오프(off)하여 상기 전하충전노드(SN)의 레벨에 연향을 주지 않게 하며, 데이터 독출시(READ)에는 상기 읽기보조신호(SCEN)를 인에이블하여 상기 제3모스트랜지스터(M3)의 다른 일 단자(상기 실시예의 경우에는 소스노드)가 접지레벨이 되게 하여 상기 비트라인(BL)에 연결된 프리차지회로에서부터 상기 비트라인(BL)을 통하여 상기 제1모스트랜지스터(M1)와 제3모스트랜지스터(M3)로 전류가 흐르게 한다. 또한, 상기 제3모스트랜지스터(M3)의 다른 일 단자인 SC노드는 컬럼단위로 공통으로 연결되어 사용되므로, 이로 인하여 차지하게 되는 면적이 줄어들게 된다.In this case, when the other terminal of the third MOS transistor M3 (the source node in this embodiment) is not directly connected to ground, but is connected to the MOS transistor M6 constituting the read switch, when the data is stored (WRITE) The read auxiliary signal SCEN is turned off to 0 volts so as not to affect the level of the charge charging node SN, and the read auxiliary signal SCEN is enabled during data read. The other terminal of the third MOS transistor M3 (the source node in this embodiment) is set to the ground level so that the third terminal through the bit line BL is connected to the bit line BL from the precharge circuit connected to the bit line BL. The current flows through the first MOS transistor M1 and the third MOS transistor M3. In addition, the SC node, which is another terminal of the third MOS transistor M3, is commonly connected and used in units of columns, thereby reducing the area occupied by the third node.
이와 같이, 데이터 독출시 저장된 SC노드 전압 각각에 해당하는 전류가 상기 비트라인(BL)에 흐르기 때문에, 종전의 DRAM과 같이 데이터 독출과정에서 비트라인과 전하를 공유하지 않고 별도의 독출전류 트랜지스터인 제3모스트랜지스터를 사용하여 독출이 가능하게 된다.As described above, since a current corresponding to each of the SC node voltages stored in the data read flows in the bit line BL, the read current transistor does not share charge with the bit line in the data read process as in the conventional DRAM. Reading is possible using the third MOS transistor.
본 발명에 따른 SET를 이용한 다치 DRAM 셀 어레이는 도 10에 도시된 바와 같이, 도 9에 도시된 복수 개의 다치 DRAM 셀이 2차원적으로 배열되며, 복수 개의 비트라인들(BL0 ~ BL3), 복수 개의 읽기워드라인들(RWL0 ~ RWL3), 복수 개의 쓰기워드라인(WWL0 ~ WWL3)들, 복수 개의 제1리프레시라인들(SSG0 ~ SSG3), 복수 개의 제2리프레시라인들(SSO0 ~ SSO3) 및 읽기보조블록(1010)을 구비한다.In the multi-value DRAM cell array using SET according to the present invention, as shown in FIG. 10, a plurality of multi-value DRAM cells shown in FIG. 9 are two-dimensionally arranged, and a plurality of bit lines BL0 to BL3 are provided. Read word lines RWL0 to RWL3, write word lines WWL0 to WWL3, first refresh lines SSG0 to SSG3, second refresh lines SSO0 to SSO3, and read An
상기 다치 DRAM 셀들 각각은 해당 비트라인, 읽기워드라인, 쓰기워드라인, 제1리프레시라인 및 제2리프레시라인에 연결되어 있으며, 상기 제3모스트랜지스터(M3)의 다른 일 단자가 상기 읽기보조블록(1010)에 연결되며, 상기 읽기보조블록(1010)은 읽기보조신호(SCEN)에 응답하여 동작한다.Each of the multi-value DRAM cells is connected to a corresponding bit line, read word line, write word line, first refresh line, and second refresh line, and the other terminal of the third MOS transistor M3 is the read auxiliary block ( 10. The read
상기 2차원으로 배열된 복수 개의 다치 DRAM 셀들 중 수직방향의 각 라인 또는 수평방향의 각 라인에 배치된 다치 DRAM 셀들에 포함된 제3모스트랜지스터의 다른 일 단자들은 하나의 공통라인을 형성하여 상기 읽기보조블록(1010)에 연결된다.Among the plurality of multi-valued DRAM cells arranged in two dimensions, the other terminals of the third MOS transistors included in the multi-valued DRAM cells arranged on each line in the vertical direction or each line in the horizontal direction form one common line to read the read. It is connected to the
상기 읽기보조블록(1010)은 일 단자가 제2전원공급단자(Vss)에 연결되고 다른 일 단자는 해당 공통라인에 연결된 복수 개의 모스트랜지스터들(M6 ~ M9)을 구비하며, 상기 복수 개의 모스트랜지스터들의 게이트에는 상기 읽기보조신호(SCEN)가 공통으로 인가된다.The read
도 10에는 상기 제1 및 제2리프레시신호(SSG, SSO)가 2개의 워드라인(WWL, RWL)과 평행하게 도시되어 있으나, 경우에 따라서는 비트라인(BL)과 평행하게 구현될 수도 있음은 물론이다.In FIG. 10, the first and second refresh signals SSG and SSO are shown in parallel with the two word lines WWL and RWL. However, in some cases, the first and second refresh signals SSG and SSO may be implemented in parallel with the bit line BL. Of course.
이하에서는 SET를 이용한 다치 DRAM 셀에 데이터를 저장할 때의 동작과, 상기 SET를 이용한 다치 DRAM 셀의 스탠바이 상태 및 리프레시 동작모드일 때의 동 작, 및 상기 SET를 이용한 다치 DRAM 셀에 저장된 데이터를 읽을 때의 동작에 대하여 순서대로 설명한다.Hereinafter, an operation of storing data in a multi-value DRAM cell using a SET, a standby state and a refresh operation mode of the multi-value DRAM cell using the SET, and data stored in the multi-value DRAM cell using the SET are read. The operation at the time will be described in order.
도 11은 상기 SET를 이용한 다치 DRAM 셀에 데이터를 저장할 때의 각 신호들의 파형을 나타낸다.Fig. 11 shows waveforms of respective signals when data is stored in the multi-value DRAM cell using the SET.
도 11을 참조하면, 상기 SET를 이용한 다치 DRAM 셀에 데이터를 저장하기 위해서는, 저장하고자 하는 전압이 비트라인(BL)에 프리차지(Precharge) 되어 있어야 한다. 설명의 편의를 위하여 도 9에 도시된 모스트랜지스터들은 모두 N형인 것으로 가정한다. 상기 비트라인(BL)에 인가된 전압은 인에이블 된 쓰기워드라인(WWL) 및 읽기워드라인(RWL)에 의해 모두 턴 온 된 제1모스트랜지스터(M1) 및 제2모스트랜지스터(M2)를 경유하여 전하충전노드(SN)에 전달된다.Referring to FIG. 11, in order to store data in the multi-value DRAM cell using the SET, a voltage to be stored must be precharged in the bit line BL. For convenience of description, it is assumed that all the MOS transistors shown in FIG. 9 are N-type. The voltage applied to the bit line BL is passed through the first and second MOS transistors M1 and M2 which are both turned on by the enabled write word line WWL and read word line RWL. It is delivered to the charge charging node (SN).
상기 비트라인(BL)에 프리차지 되어 전하충전노드(SN)에 전달된 전압을 기초로 다치 DRAM 셀이 동작하기 위해서는 제4모스트랜지스터(M4) 및 제5모스트랜지스터(M5)가 동시에 턴 온 되어야 하며, 이를 위해 상기 제5모스트랜지스터(M5)를 턴온시키기 위한 상기 제2리프레시신호(SSO)는 상기 제5모스트랜지스터(M5)의 문턱전압(Vth : threshold voltage)의 준위를 갖고, 상기 제4모스트랜지스터(M4)를 턴온시키기 위한 상기 제1리프레시신호(SSG)는 상기 제4모스트랜지스터(M4)의 문턱전압과 상기 전하충전노드(SN)에 저장된 VSN 값의 합인 Vth(for M4) + VSN 이상의 준위를 가져야 한다. 그에 따라, 상기 제2리프레시신호(SSO)에 의해 인가되는 전압준위는 상기 SET의 문턱전압(Vthn)보다 크거나 같은 전압준위를 갖도록 구성되고, 상기 제 1리프레시신호(SSG)에 의해 인가되는 전압준위는 제3전원공급단자(Vcc)의 값이 되도록 구성될 수도 있다.In order for the multi-value DRAM cell to operate based on the voltage precharged to the bit line BL and transferred to the charge charging node SN, the fourth MOS transistor M4 and the fifth MOS transistor M5 must be turned on at the same time. For this purpose, the second refresh signal SSO for turning on the fifth MOS transistor M5 has a level of a threshold voltage (Vth) of the fifth MOS transistor M5 and the fourth refresh signal SSO. The first refresh signal SSG for turning on the MOS transistor M4 is Vth (for M4) + which is the sum of the threshold voltage of the fourth MOS transistor M4 and the V SN value stored in the charge charging node SN. It should have a level above V SN . Accordingly, the voltage level applied by the second refresh signal SSO is configured to have a voltage level greater than or equal to the threshold voltage Vthn of the SET, and the voltage applied by the first refresh signal SSG. The level may be configured to be the value of the third power supply terminal Vcc.
즉, 상기 제4모스트랜지스터(M4)의 소스단자와 제5모스트랜지스터(M5)의 드레인 단자 사이에 연결된 전하충전노드(SN)에 저장되어 있는 전압 VSN은 0볼트 이상이므로, 상기 제4모스트랜지스터(M4)가 턴온되기 위해서는 상기 제4모스트랜지스터(M4)의 문턱전압 Vth와 전하충전노드에 저장된 전압 VSN이상의 준위를 갖는 제1리프레시신호(SSG)가 인가되어야 한다. 그에 따라, 제5모스트랜지스터(M5)가 턴온된 후 쿨롱 블록케이드 조건이 유지되면서 로드전류(Io)가 전하충전노드(SN)로 공급되어 리프레시 과정이 이루어지게 된다.That is, since the voltage V SN stored in the charge charging node SN connected between the source terminal of the fourth MOS transistor M4 and the drain terminal of the fifth MOS transistor M5 is 0 volt or more, the fourth MOS to become a transistor (M4) is turned on to be applied to the first refresh signal (SSG) having a threshold voltage of said fourth MOS transistor (M4) and the voltage Vth or more V SN level stored in the electric charge charging node. Accordingly, after the fifth MOS transistor M5 is turned on, the coulomb blockade condition is maintained and the load current I o is supplied to the charge charging node SN, thereby performing a refresh process.
이 때 도면에는 도시되지 않았지만, 읽기보조신호(SCEN)가 접지전압(GND) 또는 제2전원전압(Vss)의 전압준위를 가지게 하여 제6모스트랜지스터(M6)를 턴 오프 시킴으로서, 제3모스트랜지스터(M3) 및 제6모스트랜지스터(M6)의 공통단자(SC)는 플로팅(Floating)되어야 한다. 상기와 같은 신호들에 의하여 SET에는 Io[A]의 전류가 흐르게 된다.Although not shown in the drawing, the third auxiliary transistor is turned off by turning off the sixth MOS transistor M6 by causing the read auxiliary signal SCEN to have a voltage level of the ground voltage GND or the second power supply voltage Vss. The common terminal SC of M3 and the sixth MOS transistor M6 should be floated. Due to the above signals, a current of I o [A] flows in the SET.
도 12는 도 9에 도시된 다치 DRAM 셀의 스탠바이 상태 및 리프레시 동작 시의 각 신호들의 파형을 나타낸다.FIG. 12 illustrates waveforms of signals in the standby state and the refresh operation of the multi-value DRAM cell shown in FIG. 9.
도 12를 참조하면, 각 신호들의 파형은, 다치 DRAM 셀이 리프레시(Refresh) 모드로 동작 중일 때는 2개의 점선으로 구별된 3개의 구간 중 중앙 구간의 조건이 만족되어야 하고, 스탠바이 상태일 때는 나머지 2개의 구간의 조건이 만족되어야 한다.Referring to FIG. 12, the waveforms of the signals have to satisfy the condition of the center section among the three sections separated by two dotted lines when the multi-value DRAM cell is operating in the refresh mode. Conditions of the two intervals must be satisfied.
먼저 스탠바이 상태일 때, 쓰기워드라인(WWL), 읽기워드라인(RWL), 제1리프레시신호(SSG), 제2리프레쉬 신호(SSO) 및 읽기보조신호(SCEN)는 모두 디스에이블 (disable)된다. 따라서 쓰기워드라인(WWL), 읽기워드라인(RWL), 리프레시신호(SSG) 및 읽기보조신호(SCEN)는 접지전압(GND) 또는 제2공급전원(Vss)의 전압준위를 가지게 된다. 제3모스트랜지스터(M3) 및 제6모스트랜지스터(M6)의 공통단자(SC)는 플로팅(Floating)되어야 한다. 2개의 모스트랜지스터(M4, M5)가 디스에이블 된 제1 및 제2리프레시신호(SSG, SSO)에 의해 턴 오프 되어 있으므로, SET에 흐르는 전류(i(SET))는 0(zero) 암페어(Ampere)가 된다. 이때에는 스토리지 커패시터(Cs)의 일 단자, 즉 전하충전노드(SN)에 저장된 전하가 여러 경로를 통해 누설된다. 따라서 일정한 시간 내에 리프레시를 수행하여야 한다.In the standby state, the write word line WWL, the read word line RWL, the first refresh signal SSG, the second refresh signal SSO, and the read assist signal SCEN are all disabled. . Therefore, the write word line WWL, the read word line RWL, the refresh signal SSG, and the read auxiliary signal SCEN have a voltage level of the ground voltage GND or the second supply power source Vss. The common terminal SC of the third MOS transistor M3 and the sixth MOS transistor M6 should be floated. Since the two MOS transistors M4 and M5 are turned off by the disabled first and second refresh signals SSG and SSO, the current i (SET) flowing in the SET is zero (zero) ampere (Ampere). ) At this time, the charge stored in one terminal of the storage capacitor Cs, that is, the charge charging node SN, leaks through various paths. Therefore, refresh must be performed within a certain time.
리프레시를 수행하는 상태일 경우, 읽기워드라인(RWL) 및 쓰기워드라인(WWL)의 전압준위는 상술한 스탠바이 상태와 동일하게 상기 제1모스트랜지스터(M1)와 제2모스트랜지스터(M2)를 오프(off)시키도록 되지만, 제1리프레시신호(SSG)는 제4모스트랜지스터(M4)를, 제2리프레시신호(SSO)는 제5모스트랜지스터(M5)가 턴 온 될 수 있는 각각의 전압준위를 가져야 하며, 이는 도 12에 도시한 경우의 전압준위와 같다. 이때 전에 저장된 데이터 값에 해당하는 전류 Io[A]가 SET에 흐르게 되어 다치 DRAM 셀은 리프레시(Refresh) 된다. 또한, 상기 제1 및 제2리프레시신호(SSG, SSO)의 주기와 신호의 폭은 스토리지 커패시터(Cs)의 용량에 따라 다르게 구성될 수 있다.In the state of performing the refresh, the voltage levels of the read word line RWL and the write word line WWL are turned off in the same manner as the standby state described above, so that the first and second MOS transistors M1 and M2 are turned off. The first refresh signal SSG generates the fourth MOS transistor M4, and the second refresh signal SSO sets the respective voltage levels at which the fifth MOS transistor M5 is turned on. It should have, which is the same as the voltage level in the case shown in FIG. At this time, the current I o [A] corresponding to the previously stored data value flows in the SET, and the multi-value DRAM cell is refreshed. In addition, the period and the width of the first and second refresh signals SSG and SSO may be configured differently according to the capacity of the storage capacitor Cs.
도 13은 도 9에 도시된 다치 DRAM 셀에 저장된 데이터를 읽을 때의 각 신호들의 파형을 나타낸다.FIG. 13 shows waveforms of signals when reading data stored in the multi-value DRAM cell shown in FIG. 9.
도 13을 참조하면, 상기 다치 DRAM 셀에 저장된 데이터를 읽기 위해서는, 읽기워드라인(RWL) 및 읽기보조신호(SCEN)는 인에이블 되어 제1모스트랜지스터(M1) 및 제6모스트랜지스터(M6)를 각각 턴 온 시킨다.Referring to FIG. 13, in order to read data stored in the multi-value DRAM cell, a read word line RWL and a read auxiliary signal SCEN are enabled to read the first MOS transistor M1 and the sixth MOS transistor M6. Turn on each one.
접지전압(GND)의 전압준위를 가지는 쓰기워드라인(WWL)에 의해 제2모스트랜지스터(M2)는 턴 오프 되어 있으므로, 전하충전노드(SN)의 전압준위에 따라 제3모스트랜지스터(M3)에 흐를 수 있는 전류의 양이 결정된다. 도면에는 표시되지 않았지만, 다치 DRAM 셀(도 9)에 저장된 데이터를 읽기 위해서는 비트라인(BL)에 일정한 비교전압이 프리차지(Precharge) 되어 있다. 따라서 전하충전노드(SN)의 전압준위와 비트라인(BL)에 프리차지 된 전압과의 차이를 검출하여 전하충전노드(SN)의 전압준위를 파악할 수 있다. 전하충전노드(SN)의 전압준위를 검출하는 방법에 대해서는 후술한다.Since the second MOS transistor M2 is turned off by the write word line WWL having the voltage level of the ground voltage GND, the second MOS transistor M3 is turned off according to the voltage level of the charge charging node SN. The amount of current that can flow is determined. Although not shown in the figure, a constant comparison voltage is precharged on the bit line BL to read data stored in the multi-value DRAM cell (FIG. 9). Therefore, the voltage level of the charge charging node SN may be determined by detecting a difference between the voltage level of the charge charging node SN and the voltage precharged in the bit line BL. A method of detecting the voltage level of the charge charging node SN will be described later.
도 14는 본 발명에 따른 다치 DRAM 셀에 다치 데이터를 저장(WRITE)하거나 저장된 데이터를 읽을(READ) 때 사용하는 신호들의 파형도이다.FIG. 14 is a waveform diagram of signals used to store multi-value data (WRITE) or read stored data in a multi-value DRAM cell according to the present invention.
도 14를 참조하면, 다치 DRAM 셀에 데이터를 저장하기 위해서는 쓰기워드라인(WWL) 및 읽기워드라인(RWL)이 모두 인에이블 된 상태에서 비트라인(BL)에 일정한 전압이 인가되어야 한다. 여기서 일정한 전압은 다치 DRAM 셀에 저장하고자 하는 비트의 수에 따라 달라지는데, 다치 DRAM 셀에 2비트에 해당되는 데이터를 저장 하고자 하는 경우에는 4가지의 전압이 저장되고, 3비트에 해당되는 데이터를 저장하고자 하는 경우에는 8가지의 전압이 저장된다.Referring to FIG. 14, in order to store data in a multi-value DRAM cell, a constant voltage should be applied to the bit line BL while both the write word line WWL and the read word line RWL are enabled. In this case, the constant voltage depends on the number of bits to be stored in the multi-value DRAM cell. In the case of storing 2 bits of data in the multi-value DRAM cell, 4 voltages are stored and 3 bits of data are stored. If desired, eight voltages are stored.
이하에서는 2비트에 해당되는 데이터를 저장하고자 하는 경우의 예에 대하여 설명한다. 도 14를 참조하면, 2비트로 구현할 수 있는 4가지 경우는, '00', '01', '10' 및 '11'인데, '00'에 대응되는 전압이 상대적으로 가장 낮고 '11'에 대응되는 전압이 상대적으로 가장 높은 전압으로 가정한다.Hereinafter, an example in which data corresponding to two bits is to be stored will be described. Referring to FIG. 14, four cases that can be implemented with 2 bits are '00', '01', '10', and '11', and the voltage corresponding to '00' is the lowest and corresponds to '11'. It is assumed that the voltage to be relatively high.
t1 및 t2 사이의 구간에서 쓰기워드라인(WWL) 및 읽기워드라인(RWL)이 모두 인에이블 되는데, 이 구간에 다치 DRAM 셀에 저장하고자 하는 데이터 전압을 비트라인(BL)에 프리차지 시킨다. 상기 데이터 전압은 전하충전노드(SN)에 전달되어 저장된다. 즉, 데이터 저장(WRITE)시 비트라인(BL)에 로직값에 해당하는 전압을 인가하면 스위칭 트랜지스터인 제1모스트랜지스터(M1)와 제2모스트랜지스터(M2)를 통하여 상기 전하충전노드(SN)에 해당전압이 저장된다. 이때, 상기 제3트랜지스터는 오프(off)상태이므로 이를 통한 전류는 없게 되어 별도의 전력소모와 상기 전하충전노드(SN) 전압의 손실은 발생하지 않게 된다. 이와 같이 상기 전하충전노드(SN)에의 저장이 완료되면 t2 타이밍에서 상기 쓰기워드라인(WWL)을 오프시키고 t3 타이밍에서 상기 비트라인(BL)을 접지(ground)로 프리차지시키면 상기 데이터 저장과정은 완료된다.In the period between t1 and t2, both the write word line WWL and the read word line RWL are enabled. In this period, the data voltage to be stored in the multi-value DRAM cell is precharged to the bit line BL. The data voltage is transferred to and stored in the charge charging node SN. That is, when a voltage corresponding to a logic value is applied to the bit line BL during data storage WRITE, the charge charging node SN is provided through the first and second MOS transistors M1 and M2 which are switching transistors. The corresponding voltage is stored in. At this time, since the third transistor is in an off state, there is no current through the third transistor, so that a separate power consumption and loss of the charge charging node SN are not generated. As such, when the storage of the charge charging node SN is completed, the write word line WWL is turned off at t2 timing, and the bit line BL is precharged to ground at t3 timing. Is done.
이후, 저장된 데이터 전압을 읽기 위해서는 상기 쓰기워드라인(WWL)은 접지(ground)로 유지시킨 상태에서 상기 읽기워드라인(RWL) 및 읽기보존신호(SCEN)를 턴 온 시킨다. 그에 따라 상기 비트라인(BL)에 연결된 프리차지 트랜지스터로부터 Y디코더와 비트라인(BL)을 통하여 제3트랜지스터에 전류가 흐르게 된다.Thereafter, in order to read the stored data voltage, the read word line RWL and the read storage signal SCEN are turned on while the write word line WWL is maintained at ground. Accordingly, current flows from the precharge transistor connected to the bit line BL to the third transistor through the Y decoder and the bit line BL.
도 15는 본 발명에 따른 다치 DRAM 셀에 저장된 데이터를 읽는(READ) 방법을 설명하는 다이어그램이다.15 is a diagram illustrating a method of reading data stored in a multi-value DRAM cell in accordance with the present invention.
도 15를 참조하면, 다치 DRAM 셀(Main Cell)에 저장된 데이터를 읽기 위하여 Y 디코딩 신호(YA)를 인에이블 시키면, 프리차지 트랜지스터(P0)로부터의 메인전류(Imain)가 비트라인(BL), 다치 DRAM 셀의 제1모스트랜지스터(M1), 제3모스트랜지스터(M3) 및 제6모스트랜지스터(M6)를 경유하여 제2전원공급단자(Vss)로 흐른다. 메인전류(Imain)의 양을 결정하는 것은 제3모스트랜지스터(M3)의 게이트에 인가되는 전하충전노드(SN)의 전압준위이다. Referring to FIG. 15, when the Y decoding signal YA is enabled in order to read data stored in a multi-value DRAM cell, the main current Imain from the precharge transistor P0 may be a bit line BL, It flows to the second power supply terminal Vss via the first MOS transistor M1, the third MOS transistor M3, and the sixth MOS transistor M6 of the multi-value DRAM cell. Determining the amount of the main current Imain is the voltage level of the charge charging node SN applied to the gate of the third MOS transistor M3.
다치 DRAM 셀(Main Cell)에 흐르는 메인전류(Imain)의 양을 검출하기 위하여, 상기 다치 DRAM 셀(Main Cell)과 동일한 구조를 가지고 기준전압(Vref)을 저장한 기준 셀(Reference Cell)을 사용한다. Y 디코딩 신호(YA)가 인에이블 된 동안에 레퍼런스 Y 디코딩 신호(RYA)를 인에이블 시키면, 프리차지 트랜지스터(P3)로부터의 기준전류(Iref)가 레퍼런스 비트라인(RBL), 기준 셀의 제1모스트랜지스터(RM1), 제3모스트랜지스터(RM3) 및 제6모스트랜지스터(RM6)를 경유하여 제2전원공급단자(Vss)로 흐른다.In order to detect the amount of main current Imain flowing in the multi-value DRAM cell, a reference cell having the same structure as the multi-value DRAM cell and storing a reference voltage Vref is used. do. When the reference Y decoding signal RYA is enabled while the Y decoding signal YA is enabled, the reference current Iref from the precharge transistor P3 is the reference bit line RBL and the first MOS of the reference cell. It flows to the second power supply terminal Vss via the transistor RM1, the third MOS transistor RM3, and the sixth MOS transistor RM6.
메인전류(Imain)를 생성하는 프리차지 트랜지스터(P0)의 게이트 전압(Vm)을 버퍼링시켜 메인전압(Vmain)을 생성시키고, 기준전류(Iref)를 생성하는 기준전압 트랜지스터(P3)의 게이트 전압(VR)을 버퍼링시켜 기준전압(Vref)을 생성시킨다. 2개 의 모스트랜지스터(P0, P1)가 전류 미러(Current Mirror)의 관계가 있으므로, 2개의 모스트랜지스터(P0, P1)의 게이트 폭(Width)과 게이트 길이(Length)를 동일하게 하였다면, 2개의 모스트랜지스터(P0, P1)에 흐르는 전류는 동일하게 될 것이고, 결국 2개의 전압(Vm, Vmain)은 서로 동일한 전압준위를 가지게 된다. 다른 2개의 모스트랜지스터(P2, P3)도 전류 미러(Current Mirror)의 관계가 있으므로, 상술한 바와 같은 동일한 이유로, 2개의 전압(VR, Vref)도 서로 동일한 전압준위를 가지게 된다. 센스 증폭기(Sense Amplifier, S/A)는 메인전압(Vmain) 및 기준전압(Vref)을 수신하여 메인전압(Vmain) 및 기준전압(Vref)의 크기를 비교하는데, 센스 증폭기(S/A)의 출력신호(Vout)를 이용하여 다치 DRAM 셀(Main Cell)에 저장된 데이터를 검출한다.The gate voltage Vm of the precharge transistor P0 generating the main current Imain is buffered to generate the main voltage Vmain, and the gate voltage V of the reference voltage transistor P3 generating the reference current Iref. V R ) is buffered to generate a reference voltage Vref. Since the two MOS transistors P0 and P1 are related to the current mirror, if the gate widths and gate lengths of the two MOS transistors P0 and P1 are the same, The currents flowing through the MOS transistors P0 and P1 will be the same, so that the two voltages Vm and Vmain have the same voltage level. Since the other two transistors P2 and P3 also have a current mirror relationship, for the same reason as described above, the two voltages V R and Vref also have the same voltage level. The sense amplifier (S / A) receives the main voltage (Vmain) and the reference voltage (Vref) and compares the magnitudes of the main voltage (Vmain) and the reference voltage (Vref), the sense amplifier (S / A) of the The data stored in the multi-value DRAM cell (Main Cell) is detected using the output signal Vout.
만일 기준전압(Vref)에 비해 메인전압(Vmain)의 전압준위가 높다는 검출결과가 나왔을 때는, 기준전압(Vref)의 전압준위를 한 단계 높인 후 다시 비교하며, 이러한 과정은 기준전압(Vref)에 비해 메인전압(Vmain)이 같거나 작을 때 까지 상기의 과정을 계속하여 수행함으로서 메인전압(Vmain)이 의미하는 디지털 데이터를 검출해 낸다. 기준전압(Vref)의 전압준위를 변경시키고자 할 때에는, 도 15에 도시된 기준 셀(Reference Cell)에 변경시키고자 하는 전압을 저장시키면 된다.If the detection result that the voltage level of the main voltage (Vmain) is higher than the reference voltage (Vref) is output, the voltage level of the reference voltage (Vref) is increased by one step and compared again, this process is compared to the reference voltage (Vref) On the contrary, the above process is continued until the main voltage Vmain is the same or smaller, thereby detecting the digital data represented by the main voltage Vmain. When the voltage level of the reference voltage Vref is to be changed, the voltage to be changed may be stored in the reference cell shown in FIG. 15.
도 16은 도 15에 도시된 다치 DRAM 셀에 저장된 데이터를 읽는데 사용하는 신호들의 파형도이다.FIG. 16 is a waveform diagram of signals used to read data stored in the multi-value DRAM cell shown in FIG. 15.
도 16을 참조하면, 다치 DRAM 셀에 저장된 데이터를 읽을 때, 프리차지 트랜 지스터(P0)의 게이트 전압(Vm)과 레퍼런스 트랜지스터(P3)의 게이트 전압(VR)의 관계는 수학식 1과 같이 표시할 수 있다. 설명의 편의를 위해서 다치 DRAM 셀에 2진 데이터(Binary Data)를 저장시켰다고 가정한다.Referring to FIG. 16, when reading data stored in a multi-value DRAM cell, the relationship between the gate voltage Vm of the precharge transistor P0 and the gate voltage V R of the reference transistor P3 is expressed by
여기서 Vm'1' 는 다치 DRAM 셀에 논리'1'의 값이 저장되었을 때의 프리차지 트랜지스터(P0)의 게이트 전압(Vm)이고, Vm'0' 는 논리'0'의 값이 저장되었을 때의 게이트전압을 의미한다. 따라서 메인전압(Vmain)의 전압준위과 기준전압(Vref)의 전압준위는 수학식 2와 같이 표시할 수 있다.Where V m'1 ' Is the gate voltage Vm of the precharge transistor P0 when the value of logic '1' is stored in the multi-value DRAM cell, and Vm'0 ' Is the gate voltage when the value of logic '0' is stored. Therefore, the voltage level of the main voltage (Vmain) and the voltage level of the reference voltage (Vref) can be expressed as shown in equation (2).
여기서 Vmain'1' 는 다치 DRAM 셀에 논리'1'의 값이 저장되었을 때 센스 증폭기에 입력되는 전압(Vmain)이고, Vmain'0' 는 논리'0'의 값이 저장되었을 때의 전압을 의미한다.Here, V main'1 ' is the voltage (Vmain) input to the sense amplifier when the value of logic' 1 'is stored in the multi-value DRAM cell, and V main'0' Is the voltage at which the value of logic '0' is stored.
논리 '0'에 해당하는 저장전압을 VSN'0' 라 하고 논리 '1'에 해당하는 저장전압을 VSN'1' 이라고 가정하면, 기준 셀(Reference Cell)의 전하충전노드(RSN)에서의 전압(VRSN)과 다치 DRAM 셀(Main Cell)의 전하충전노드(SN)의 전압(VSN)의 관계는 수 학식 3과 같이 표시할 수 있다.If the storage voltage corresponding to logic '0' is referred to as V SN'0 and the storage voltage corresponding to logic '1' is referred to as V SN'1 ' , the charge charging node RSN of the reference cell The relationship between the voltage V RSN and the voltage V SN of the charge charging node SN of the multi-value DRAM cell Main Cell may be expressed as shown in Equation 3 below.
메인전류(Imain)와 기준전류(Iref)는, 각각 다치 DRAM 셀(Main Cell)의 전하충전노드(SN)의 전압준위와 기준 셀(Reference Cell)의 전하충전노드(RSN)의 전압준위에 의하여 결정되며 수학식 4와 같이 표시할 수 있다.The main current Imain and the reference current Iref are respectively determined by the voltage level of the charge charging node SN of the multi-valued DRAM cell and the voltage level of the charge charging node RSN of the reference cell. It is determined and can be expressed as Equation 4.
이때 메인전압(Vmain)과 기준전압(Vref)의 비교결과는 센스 증폭기로부터 출력되는 비교신호(Vout)로 판단할 수 있게 된다.At this time, the comparison result between the main voltage Vmain and the reference voltage Vref may be determined as the comparison signal Vout output from the sense amplifier.
이와 같이, 본원발명에 따른 SET를 이용한 다치 DRAM 셀에 데이터를 저장하고자 할 경우, 쓰기워드라인(WWL)과 읽기워드라인(RWL)을 동시에 인에이블(enable) 시켜 전하충전노드(SN)에 각 다치 데이터(multiple valued data)에 해당하는 전압준위가 저장 되게 한다.As described above, when data is to be stored in the multi-value DRAM cell using the SET according to the present invention, the write word line WWL and the read word line RWL are enabled at the same time, thereby enabling each of the charge charging node SN. The voltage level corresponding to multiple valued data is stored.
이때 SET에 흐르는 전류를 제어하는 제4모스트랜지스터(M4) 및 제5모스트랜지스터(M5)의 게이트에 각 트랜지스터를 턴온시킬수 있는 정도의 전압을 인가한다. 예를 들면 제2리프레시신호(SSO)의 전압준위가 Vthn+10[㎷]라면, 제5모스트랜지스터(M5) 및 SET의 공통노드의 전압준위는 10[㎷] 가 되어 쿨롱 블록케이드(coulomb-blockade)가 가능해 진다.At this time, a voltage sufficient to turn on each transistor is applied to the gates of the fourth and fifth MOS transistors M4 and M5 that control the current flowing in the SET. For example, if the voltage level of the second refresh signal SSO is Vthn + 10 [kW], the voltage level of the common node of the fifth MOS transistor M5 and the SET becomes 10 [kW] and thus the coulomb block cod. blockade).
저장된 데이터를 유지하고 있는 동안(standby)에는, 제1,2리프레시신호(SSG,SSO)의 전압을 0V 로 하여 SET에 전류가 흐르지 않도록 한다. 이렇게 함으로써 스탠바이(standby)시 다치 DRAM 셀의 소비전력을 최소로 한다.While the stored data is held, the voltage of the first and second refresh signals SSG and SSO is set to 0 V so that no current flows in the SET. This minimizes the power consumption of the multi-value DRAM cell during standby.
데이터 리프레시(Data Refresh) 구간동안에는, 제4모스트랜지스터(M4) 및 제5모스트랜지스터(M5)의 게이트에 상기 제4모스트랜지스터(M4)와 제5모스트랜지스터(M5)를 각각 턴온시킬 수 있는 크기를 갖는 제1리프레시신호(SSG)와 제2리프레시신호(SSO)를 인가하여, SET로부터 흐르는 전류가 스토리지 커패시터(Cs)에서 방전된 전하들을 재충전시킬 수 있도록 한다. 이때 쓰기워드라인(WWL)과 읽기워드라인(RWL)은 0V가 인가되어 제1모스트랜지스터(M1)와 제2모스트랜지스터(M2)가 턴 오프 되도록 한다. 전하충전노드(SN)에 대한 리프레시(refresh)가 완료되면 다시 제4모스트랜지스터(M4) 및 제5모스트랜지스터(M5)를 턴 오프 시켜 SET에 전류가 흐르는 것을 방지한다.During the data refresh period, the fourth MOS transistor M4 and the fifth MOS transistor M5 may be turned on at gates of the fourth and fifth MOS transistors M4 and M5, respectively. By applying the first refresh signal (SSG) and the second refresh signal (SSO) having a, so that the current flowing from the SET can recharge the charges discharged in the storage capacitor (Cs). In this case, 0 V is applied to the write word line WWL and the read word line RWL to turn off the first and second MOS transistors M1 and M2. When the refresh of the charge charging node SN is completed, the fourth MOS transistor M4 and the fifth MOS transistor M5 are turned off again to prevent current from flowing in the SET.
또한, 다치 DRAM 셀에 저장된 데이터를 읽을 때에는, 제1모스트랜지스터(M1) 및 제3모스트랜지스터(M3)를 턴 온 시킨다. 이 때 비트라인(BL)에 프리차지 트랜지스터(P0)를 연결하여 전류를 흘리면, 제3모스트랜지스터(M3)의 게이트에 인가되는 전하충전노드(SN)의 전압에 따라 비트라인(BL)에 흐르는 전류가 달라지는데, 이와 같이 달라지는 전류를 이용하여 다치 DRAM 셀에 저장된 데이터의 검출이 가능하게 된다.In addition, when reading data stored in the multi-value DRAM cell, the first and third MOS transistors M1 and M3 are turned on. At this time, if a current is connected by connecting the precharge transistor P0 to the bit line BL, the current flows in the bit line BL according to the voltage of the charge charging node SN applied to the gate of the third MOS transistor M3. The current varies, so that the data stored in the multi-value DRAM cell can be detected using the changed current.
종래의 DRAM은 스토리지 커패시터(Cs)에 충전된 전하를 비트라인 커패시터(bit line capacitor)와 전하분배(charge sharing)시킴으로서 충전된 전하를 검 출하는 방법을 사용하였는데, 저장된 데이터를 읽은 후에는 반드시 분배된 전하를 보충(restore)해주어야 하였다. 그러나 본 발명에서 제안한 방법을 사용하면 저장된 데이터를 읽을 때 저장된 데이터 즉 전하들의 분배가 이루어지지 않기 때문에 전하를 보충할 필요가 없게 되므로, 데이터를 읽은 후 별도의 전하 보충 사이클이 필요 없게 되어 간단할 뿐만 아니라 소비전력도 상대적으로 감소하게 되는 장점이 있다.Conventional DRAMs use a method of detecting charged charges by charging the charges stored in the storage capacitors (Cs) with bit line capacitors, which must be distributed after reading the stored data. The charges had to be restored. However, when the stored data is read, the method proposed by the present invention does not need to replenish the charge because the stored data, that is, the distribution of charges, is not achieved. Therefore, a separate charge replenishment cycle is not required after reading the data. In addition, the power consumption is also relatively reduced.
제4모스트랜지스터(M4) 및 제5모스트랜지스터(M5)는 SET에 전류가 흐르게 하거나 차단하기 위한 스위치의 역할과 동시에 SET와 제5모스트랜지스터(M5)의 공통노드에서 쿨롱 블록케이드 조건을 유지시킬 수 있을 만큼 충분히 낮은 전압이 되도록 하기위한 역할도 수행한다.The fourth MOS transistor M4 and the fifth MOS transistor M5 may serve as a switch for allowing a current to flow through or to block the SET, and simultaneously maintain a coulomb blockade condition at the common node of the SET and the fifth MOS transistor M5. It also serves to make the voltage low enough.
이와 같이, 본 발명은 복수 개의 디지털 데이터에 대응하는 복수 개의 서로 다른 전압준위를 저장하기 위하여 1개의 스토리지 커패시터(Cs)를 사용하였으며 저장된 데이터를 보존하기 위하여 SET에 전류를 계속하여 흘리지 않는 대신 일정한 주기를 가지고 제4모스트랜지스터(M4)와 제5모스트랜지스터(M5)가 주기적으로 온 오프 되도록 한 것이다. 이때, 상기 제4모스트랜지스터(M4)와 상기 제5모스트랜지스터(M5)의 게이트단에 두 트랜지스터를 모두 턴온시키고 안정적인 쿨롱 블록케이드 조건을 유지할 수 있는 적절한 값을 갖는 제1리프레시신호(SSG)와 제2리프레시신호(SSO)가 각각 개별적으로 인가되도록 구성된다.As described above, the present invention uses one storage capacitor Cs to store a plurality of different voltage levels corresponding to a plurality of digital data, and does not continuously flow current to the SET to preserve the stored data. The fourth MOS transistor M4 and the fifth MOS transistor M5 are periodically turned on and off. In this case, the first refresh signal SSG having an appropriate value for turning on both transistors at the gate terminals of the fourth and fifth MOS transistors M4 and M5 and maintaining a stable coulomb blockade condition may be used. Each of the second refresh signals SSO is configured to be individually applied.
일반적으로 1개의 커패시터(capacitor)에 저장되는 전하들은 수msec ~ 수십 msec 동안 유지가 가능하기 때문에, 수msec ~ 수십 msec 주기를 가지고 리프레시 시켜야 한다. 데이터를 리프레시 시키기 위하여 단위 셀 내의 SET에서 소모되는 전류를 100㎀로 가정하면, 256M 셀 어레이를 구비하는 반도체 장치의 경우 스탠바이 전류는 30 [㎃] 정도 되며, 통상 일반 DRAM의 스탠바이 전류가 1 [㎃] 이하인 점을 감안하면 매우 큰 값이 된다.In general, since the charges stored in one capacitor can be maintained for several msec to several tens of msec, they should be refreshed with a period of several msec to several tens of msec. Assuming that the current consumed by the SET in the unit cell is 100 mA to refresh the data, the standby current of a semiconductor device having a 256 M cell array is about 30 [k], and the standby current of a general DRAM is 1 [k [O]. ] In consideration of the following, it becomes a very large value.
그러나 본 발명에 따른 구조를 가지는 DRAM 셀의 경우, 리프레시 주기가 1msec 정도이며 데이터 리프레시에 필요한 시간을 최대 100㎱(nano-seconds) 정도라고 가정하면, 평균 스탠바이 전류(average standby current)는 수학식 5와 같이 수㎂(microampere) 이하가 된다.However, in the case of a DRAM cell having a structure according to the present invention, assuming that the refresh cycle is about 1 msec and the time required for data refresh is about 100 nanoseconds, the average standby current is represented by Equation 5 It is below microampere as follows.
일반적인 SRAM이 DRAM에 비해 레이아웃에서 차지하는 면적은 큰 반면 소비전력이 낮은 것을 특징으로 하는데 반해, 본 발명에 따른 SET를 이용한 DRAM 셀의 경우 SET를 이용한 SRAM에 비해 소모 전력을 105배 이상 낮출 수 있게 된다.While the area occupied by the layout of the SRAM is lower than that of the DRAM, but the power consumption is low, the DRAM cell using the SET according to the present invention can reduce power consumption by more than 10 5 times compared to the SRAM using the SET. do.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.In the above description, the technical idea of the present invention has been described with the accompanying drawings, which illustrate exemplary embodiments of the present invention by way of example and do not limit the present invention. In addition, it is apparent that any person having ordinary knowledge in the technical field to which the present invention belongs may make various modifications and imitations without departing from the scope of the technical idea of the present invention.
도 1은 단일 게이트 SET와 모스트랜지스터를 이용한 유니버설 리터럴 게이트(Universal Literal Gate)의 회로도이다.1 is a circuit diagram of a universal literal gate using a single gate SET and a MOS transistor.
도 2는 도 1에 도시된 ULG의 입력전압(Vin)과 SET에 흐르는 전류(Id)의 관계를 나타낸다.FIG. 2 illustrates a relationship between the input voltage Vin of the ULG and the current I d flowing through the SET shown in FIG. 1.
도 3은 도 1에 도시된 ULG의 입력전압(Vin)과 출력전압(Vout)의 관계를 나타낸다.FIG. 3 illustrates a relationship between an input voltage Vin and an output voltage Vout of the ULG shown in FIG. 1.
도 4는 도 1에 도시한 ULG를 이용한 양자화기(Quantizer)의 회로도이다.FIG. 4 is a circuit diagram of a quantizer using the ULG shown in FIG. 1.
도 5는 도 4에 도시된 양자화기의 입력전압(Vin)과 SET에 흐르는 전류(Id)의 관계를 나타낸다.FIG. 5 shows the relationship between the input voltage Vin of the quantizer shown in FIG. 4 and the current I d flowing in the SET.
도 6은 도 4에 도시된 양자화기의 입력전압(Vin)과 출력노드(Vout)의 전압준위와의 관계를 나타낸다.FIG. 6 illustrates a relationship between an input voltage Vin and an output node Vout of the quantizer illustrated in FIG. 4.
도 7은 도 4에 도시된 양자화기를 이용한 다치 SRAM 셀을 나타낸다.FIG. 7 illustrates a multivalued SRAM cell using the quantizer shown in FIG. 4.
도 8은 도 7에 도시된 다치 SRAM에 데이터를 저장하거나 저장된 데이터를 읽는데 사용하는 신호의 파형도이다.FIG. 8 is a waveform diagram of a signal used to store data or read stored data in the multi-value SRAM shown in FIG. 7.
도 9는 본 발명에 따라 제1리프레시신호와 제2리프레시신호가 독립적으로 인가되는 다치 DRAM 셀의 회로도이다.9 is a circuit diagram of a multi-value DRAM cell to which a first refresh signal and a second refresh signal are independently applied according to the present invention.
도 10은 본 발명에 따른 다치 DRAM 셀 어레이를 나타낸다.10 illustrates a multi-valued DRAM cell array in accordance with the present invention.
도 11은 도 9에 도시된 다치 DRAM 셀에 데이터를 저장할 때의 각 신호들의 파형을 나타낸다.FIG. 11 shows waveforms of respective signals when data is stored in the multi-value DRAM cell shown in FIG. 9.
도 12는 도 9에 도시된 다치 DRAM 셀의 스탠바이 상태 및 리프레시 동작 시의 각 신호들의 파형을 나타낸다.FIG. 12 illustrates waveforms of signals in the standby state and the refresh operation of the multi-value DRAM cell shown in FIG. 9.
도 13은 도 9에 도시된 다치 DRAM 셀에 저장된 데이터를 읽을 때의 각 신호들의 파형을 나타낸다.FIG. 13 shows waveforms of signals when reading data stored in the multi-value DRAM cell shown in FIG. 9.
도 14는 본 발명에 따른 다치 DRAM 셀에 다치 데이터를 저장하거나 저장된 데이터를 읽을 때 사용하는 신호들의 파형도이다.FIG. 14 is a waveform diagram of signals used to store or read stored data in a multi-value DRAM cell according to the present invention.
도 15는 본 발명에 따른 다치 DRAM 셀에 저장된 데이터를 읽는 방법을 설명하는 다이어그램이다.15 is a diagram illustrating a method of reading data stored in a multi-value DRAM cell in accordance with the present invention.
도 16은 도 15에 도시된 다치 DRAM 셀에 저장된 데이터를 읽는데 사용하는 신호들의 파형도이다.FIG. 16 is a waveform diagram of signals used to read data stored in the multi-value DRAM cell shown in FIG. 15.
Claims (5)
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