KR100879446B1 - 반도체 소자용 마스크 패턴 및 마스크 패턴 형성 방법 - Google Patents

Abstract

실시예에 따른 반도체 소자용 마스크 패턴 형성 방법은 반도체 소자의 제조 공정 중, 레이아웃 패턴을 이용하여 패턴 보정을 수행함으로써 마스크 패턴을 형성하는 방법에 관한 것으로서, 반도체 소자가 CMP(Chemical Mechanical Polishing) 처리되는 경우 연마면의 평탄화 정도를 파악하는 단계; 및 평탄화 정도의 파악 결과 단차가 발생된 영역에 대하여, 리소그래피용 빛의 초점 심도가 포토레지스트의 공정 마진 범위에 들도록 OPC를 적용함으로써 마스크 패턴 모델을 보정하는 단계를 포함한다.

실시예에 의하면, 반도체 소자면에 발생되는 단차적 요인을 고려하여 OPC 공정을 처리함으로써 공정 마진에 충실한 마스크 패턴을 설계할 수 있고, 반도체 소자 제품의 불량률을 감소시킬 수 있는 효과가 있다. 또한, 반도체 소자면에 발생되는 단차적 요인을 고려한 OPC 공정을 통하여 패턴 브리지(Pattern bridge)를 사전에 제거할 수 있고, OPC 보정속도(Correction Speed)를 월등히 향상시킬 수 있는 효과가 있다.

Description

반도체 소자용 마스크 패턴 및 마스크 패턴 형성 방법{Mask pattern for semiconductor device and forming method of mask pattern for semiconductor device}

도 1은 반도체 소자의 금속 배선 위에 층간절연막이 형성된 형태를 도시한 측단면도.

도 2는 OPC 과정으로 설계된 마스크 패턴을 통하여 반도체 소자의 노광공정을 처리하는 형태를 모식화한 도면.

도 3은 본 발명의 실시예에 따른 반도체 소자용 마스크 패턴의 형성 방법을 도시한 흐름도.

도 4는 본 발명의 실시예에 따른 반도체 소자용 마스크 패턴 모델이 다수의 로컬 영역으로 분할된 형태를 예시한 도면.

도 5는 본 발명의 실시예에 따른 반도체 소자용 마스크 패턴을 통하여 반도체 소자의 노광공정을 처리하는 형태를 모식화한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

100: 층간절연막 110: 포토 레지스트

200: 마스크 패턴 E: 레이 아웃 패턴 전체 영역

F: 로컬 영역 F1: 제1로컬 영역

F2: 제2로컬 영역 d1: 제1패턴의 폭

d2: 제2패턴의 폭

실시예에서는 반도체 소자용 마스크 패턴 및 마스크 패턴 형성 방법에 관해 개시된다.

최근에는 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력과 정보 처리 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 급발전되고 있다.

이와 같이, 고집적화된 반도체 소자의 제조기술에 따라 반도체 소자의 미세화가 진행되고 있으며, 소자를 집적화하기 위하여 금속 배선(선폭)의 축소 기술이 중요한 항목 중의 하나로 대두되었다.

도 1은 반도체 소자의 금속 배선 위에 층간절연막이 형성된 형태를 도시한 측단면도이다.

도 1에 의하면, 기판(10) 위에, 트랜치가 형성된 제1층간절연막(13)이 형성되고, 상기 트랜치에는 금속 물질이 채워져 금속배선(11, 12)형성된다. 상기 금속배선(11, 12)이 형성된 층위로는 제2층간절연막(15)이 형성되며, 금속배선(11, 12) 과 층간절연막(13, 15)의 접합면에는 확산방지막(14)이 형성된다. 여기서, 상기 기판(10)은 반도체 기판, 절연막, 배선 등의 하부 구조를 포함할 수 있다.

상기 제2층간절연막(15)이 형성된 후 CMP(Chemical Mechanical Polishing) 공정을 통하여 표면을 평탄화하고, 포토 레지스트를 도포한 후 노광 및 현상 공정을 통하여 포토 레지스트(17)를 선택적으로 패터닝한다.

이후, 식각 공정을 통하여 제2층간절연막(15)에 트랜치를 형성함으로써 상기 제1층간절연막(13) 위로의 금속배선 공정을 더 진행할 수 있다.

그러나, CMP 공정을 수행하는 경우 하부 구조에 금속 패턴이 넓게 존재하는 영역은 많은 양이 연마(dishing)가 되고, 금속 패턴의 주변 영역은 연마속도가 느리게 진행되어 원하는 소자면의 평탄화를 이루기 어렵다. 이는 CMP 공정이, 기판을 이루고 있는 물질과 단차에 대한 의존성이 강하여 공정변수를 조절하기 힘들며 연마비의 변화 차이가 크기 때문이다.

도 1에 의하면, 넓게 형성된 금속배선(12) 위로는 연마양이 많게 되며, 제2층간절연막(15) 역시 이의 영향을 받아 표면에 미세한 굴곡(단차)(A)이 발생된 것을 볼 수 있다.

한편, 상기 포토 레지스트(17)를 패터닝하기 위하여 마스크 패턴이 사용되며, 상기 마스크 패턴("레티클(reticle)"이라고도 지치됨)은 OPC(Optical Proximity Correction; 근접효과보정) 과정을 거쳐 설계된다.

광의 회절을 이용하여 노광공정을 하는 경우 기판에 투영되는 회로패턴인 레이아웃 패턴의 이미지는 실제 마스크 패턴의 모양과 다르며, 특히 마스크 패턴 상 에서 인접한 패턴의 간격이 가까울수록 서로에게 영향을 주어 설계 수치와 많은 차이가 발생한다. 이러한 현상을 광근접효과(Optical Proximity Effect, OPE)라고 하며, 이러한 광근접효과를 보정하기 위해서 설계용 CAD 데이터에 추가적인 시뮬레이션을 통하여 패턴의 크기 혹은 마스크 패턴의 모서리 주변을 강화함으로써 마스크 패턴의 데이터에 근접하도록 하도록 OPC 과정을 수행한다.

도 2는 OPC 과정으로 설계된 마스크 패턴(20)을 통하여 반도체 소자의 노광공정을 처리하는 형태를 모식화한 도면이다.

미세한 금속 배선을 형성하기 위하여 리소그래피(Lithography) 장비에는 점차 짧은 파장의 광원이 사용되고 있으며, 이와 같이 금속 배선을 선명하게 노광하기 위하여 마스크 패턴(20)의 해상 능력이 높아질수록 초점 심도(DOF; Depth of Focus)는 역으로 감소한다.

도 2를 참조하면, 마스크 패턴(20)을 통과한 빛(L1, L2)은 "D1", "D2" 지점에서 초점이 맺혀지는데, 초점 심도에 따라 포토 레지스트(17) 상의 "B"구간 내에서 초점이 맺혀져야 정확한 노광 및 현상 공정이 처리될 수 있다.

도 2에서 마스크 패턴(20)의 개방 영역 크기가 동일한 것으로 가정하였을 때, 초점의 최적 위치는 "C" 지점이다.

그러나, 포토 레지스트(17) 표면에 단차(A)가 존재하는 경우, 빛 "L2"의 초점은 포토 레지스트(17) 표면 밖에 위치되며 따라서 정확한 노광이 이루어질 수 없다.

이러한 이유로 (CMP 공정을 포함한)다층 배선 공정에서 발생되는 단차는 리 소그래피 공정의 치명적인 요인으로 작용하며, 일반적인 OPC의 경우 상기의 요인을 고려하여 보정처리되는 것이 아니므로 패턴 불량을 유발하여 리소그래피 공정 마진에 심각한 영향을 줄 수 있다.

본 발명은 다층 배선 공정에서 발생되는 단차를 고려하여 정확한 리소그래피 공정을 처리할 수 있는 반도체 소자용 마스크 패턴을 제공한다.

또한, 본 발명은 다층 배선 공정에서 발생되는 단차에 상관없이 현상용 빛의 엄격한 초점 심도(포토 레지스트의 공정 마진) 범위를 충족하는 반도체 소자용 마스크 패턴의 형성 방법을 제공한다.

본 발명의 실시예에 따른 반도체 소자용 마스크 패턴 형성 방법은 반도체 소자의 제조 공정 중, 레이아웃 패턴을 이용하여 패턴 보정을 수행함으로써 마스크 패턴을 형성하는 방법에 관한 것으로서, 반도체 소자가 CMP(Chemical Mechanical Polishing) 처리되는 경우 연마면의 평탄화 정도를 파악하는 단계; 및 평탄화 정도의 파악 결과 단차가 발생된 영역에 대하여, 리소그래피용 빛의 초점 심도가 포토레지스트의 공정 마진 범위에 들도록 OPC를 적용함으로써 마스크 패턴 모델을 보정하는 단계를 포함한다.

이하에서 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자용 마스크 패턴 및 반도체 소자용 마스크 패턴의 형성 방법에 대하여 상세히 설명한다.

도 3은 본 발명의 실시예에 따른 반도체 소자용 마스크 패턴의 형성 방법을 도시한 흐름도이다.

본 발명의 실시예에 따른 반도체 소자용 마스크 패턴의 형성 방법을 적용함에 있어서, 반도체 소자는 반도체 기판 상에 금속 배선층이 형성되고, 그 위로 층간절연막(100; 도 5 참조)이 형성되며, 층간절연막(100)을 선택적으로 패터닝하기 위하여 포토 레지스트(110; 도 5 참조)가 도포된 상태이다.

상기 포토 레지스트(110)가 패터닝되면 식각 공정을 처리하여 층간절연막(100)에 금속 배선을 매립하기 위한 트랜치를 형성하게 되는데, 본 발명의 실시예는 이때 사용되는 마스크 패턴의 설계 방법에 관한 것이다.

광의 회절을 이용하여 노광공정을 처리하는 경우에 기판(웨이퍼)에 투영되는 회로패턴인 레이아웃 패턴의 이미지는 실제 마스크 패턴과 다르게 된다.

이렇게 레이아웃 패턴의 이미지와 실제 마스크 패턴 사이에 차이가 생기는 것은, 전술한 대로 광근접현상에 의한 영향 뿐만 아니라 하부 구조의 단차에 의한 포토 레지스트의 평탄도가 영역별로 상이한 점에 의해서도 영향을 받기 때문이다.

도 4는 본 발명의 실시예에 따른 반도체 소자용 마스크 패턴 모델이 다수의 로컬 영역(F)으로 분할된 형태를 예시한 도면이다.

우선, 반도체 소자의 레이아웃 영역(마스크 패턴의 적용 영역)(E)을 일정한 크기를 가지는 다수의 로컬(Local) 영역(F)으로 구획한다(S100).

이후, 상기 구획된 로컬 영역(F) 별로 하부 구조를 이루는 금속 배선 패턴의 밀도, 크기 등의 요소를 측정하는데, 이때 메인 패턴 영역과 비패턴 영역 사이에 위치되는 더미 패턴을 고려하여 상기 금속 배선 패턴의 밀도, 크기 등을 측정해야 정확한 수치를 얻을 수 있다(S105).

반도체 소자의 하부 구조를 이루는 금속 배선층을 CMP(Chemical Mechanical Polishing)처리하는 경우 금속 배선이 넓게 형성되거나 작은 금속 배선이 높은 밀도로 위치되는 영역은 주변 영역과의 연마비 차이로 인하여 단차가 발생되며 평탄도에 영향을 받게 된다.

따라서, 그 위로 층간절연막, 포토 레지스트 등이 형성되는 경우 하부 구조의 영향으로 인하여 역시 단차가 발생된다.

반도체 소자가 CMP 처리되는 경우 연마면의 평탄화 정도를 파악하고, 단차가 발생된 로컬 영역은 별도의 OPC를 수행하여야 하므로, 상기 연마면의 평탄화 정도를 파악하기 위하여 상기 금속 배선 패턴의 밀도, 크기 등의 요소를 측정하는 것이다.

다음으로, CMP 시뮬레이션 프로그램을 실행하여 연마면의 평탄화 정도를 예측하는데, 프로그램 상에서 더미 패턴 영역을 정의하여 대상 영역에서 제외시키고, 상기 측정된 금속 배선 패턴의 밀도, 크기 등의 요소가 프로그램 설정 항목에 입력됨으로써 상기 로컬 영역의 평탄화 정도가 예측될 수 있다(S110).

이와 같이 하여, 로컬 영역들의 평탄화 정도가 예측되면, 평탄화 정도를 기준 수치와 비교하여 단차가 발생된 로컬 영역(이하, "제1 로컬 영역"이라 함)(F1)과 그렇지 않은 로컬 영역(이하, "제2 로컬 영역"이라 함)(F2)을 구분하여 분류한다(S115).

상기 기준 수치는 리소그래피용 빛의 초점 심도에 영향을 줄 수 있을 정도의 단차 수치로서 사전에 설정된 수치이다.

상기 분류된 제1 로컬 영역(F1)과 제2 로컬 영역(F2)은 각각 다른 OPC 규칙(프로그램)을 적용받는데, 각각의 그룹을 이룬 로컬 영역들(F1, F2)은 동시에 동일한 OPC 프로그램 상에서 처리될 수 있다.

본 발명의 실시예에 사용되는 OPC는, 패턴 크기별 규칙을 제시하는 룰 베이스 OPC(Rule based OPC)와 시뮬레이션 모델을 중심으로 하는 모델 베이스 OPC(Model based OPC) 모두 사용가능하다.

가령, 룰 베이스 OPC의 경우에는 데이터 처리가 용이한 장점이 있으므로 회로패턴이 단순하고 반복적인 메모리 소자에 적합하고, 모델 베이스 OPC의 경우에는 패턴의 정확도가 높은 장점이 있으므로 회로패턴이 다양하게 존재하는 로직 소자에 적합하다.

이하의 설명에서, 본 발명의 실시예에 따른 마스크 패턴의 형성 방법은 모델 베이스 OPC를 사용하는 것으로 한다.

상기 제1로컬 영역(F1)들의 경우(S120의 "예"), 제1 모델 베이스 OPC가 수행되는데 제1 모델 베이스 OPC는 첫째, 단차를 고려하지 않은 채 레이 아웃 패턴과 실제 마스크 패턴과의 차이를 예측하여 사전에 설정된 모델을 기준으로 하여 패턴 보정을 수행한다.

둘째, 상기 제1 모델 베이스 OPC는 상기 파악된 단차를 고려하여 초점심도의 디포커싱 보정 규칙을 적용함으로써 패턴 보정을 수행한다. 즉, 상기 제1 모델 베 이스 OPC는 리소그래피용 빛의 초점 심도가 포토레지스트의 공정 마진 범위에 들도록 OPC를 적용함으로써 마스크 패턴 모델을 보정하게 된다.

따라서, 본 발명의 실시예에 따른 제1 모델 베이스 OPC는 두 단계의 패턴 보정을 수행한다(S130).

상기 제1 모델 베이스 OPC의 두번째 보정 기능에 대하여 보다 상세히 설명하면 다음과 같다.

예를 들어, 리소그래피(Lithography) 장비에 사용되는 광원으로는 파장이 198nm인 ArF 광원 등이 있으며, 수평으로 위치된 두 점을 구분할 수 있는 광학적 분해능의 한계는 리소그래피 장비에 사용되는 광의 파장에 비례한다.

즉, 광의 수평 분해능은 광파장이 짧을수록 그리고 개구수가 증가될수록 증가되는데 반하여, 수직으로 초점이 맺히는 거리(Depth of focus)(수직 분해능)는 파장에 비례하여 그리고 개구수(NA; Numerical Aperture)의 제곱에 비례하여 감소된다. 이는 다음의 수식으로 정의될 수 있다.

R = K1×λ÷(NA)

DOF = K2×λ÷2(NA)²

여기서, "R = 수평분해능(Resolution), λ = 광파장(Wavelength of light source), DOF = 수직분해능(심도), NA = 개구수, K1, K2 = 공정 마진에 따른 변수(Process factor)"임.

초점심도를 깊게 하여 상기 제1로컬 영역(F1)의 단차를 극복하기 위해서는 상기 수학식1에서 정의된 것처럼 개구수를 감소시켜야 하며, 이는 마스크 패턴의 폭이, 첫번째 보정 수행시 사용된 기본 모델의 경우보다 좁혀져야 함을 의미한다.

상기 두번째 패턴 보정의 디포커싱 보정 규칙은 이와 같은 원리에 기초한 것이다.

한편, 상기 제2로컬 영역(F2)의 경우(S120의 "아니오"), 제2 모델 베이스 OPC가 수행되는데, 제2 모델 베이스 OPC는, 제1로컬 영역의 경우과 같이 단차의 영향을 고려할 필요가 없으므로, 초점심도의 디포커싱 보정 규칙을 적용하지 않고 제1 모델 베이스 OPC의 첫번째 보정 기능만을 수행한다(S125).

즉, 상기 제2 모델 베이스 OPC는 단일 단계의 패턴 보정을 수행하는 점에서 제1모델 베이스 OPC와 차별화된다.

이와 같은 과정을 통하여, 제1 로컬 영역(F1) 그룹과 제2 로컬 영역(F2) 그룹이 각각 OPC 처리되면 각각의 로컬 영역들은 원래의 구획 위치로 맞추어져 (레이 아웃 패턴(E)에 대응되는)전체 마스크 패턴 모델이 완성된다(S135).

이후, 상기 완성된 마스크 패턴 모델을 기초로 하여 본 발명의 실시예에 의한 반도체 소자에 최적화된 마스크 패턴이 제작되고(S140), 이후 전술한 바와 같은 노광 및 현상 공정이 처리될 수 있다.

도 5는 본 발명의 실시예에 따른 반도체 소자용 마스크 패턴(200)을 통하여 반도체 소자의 노광공정을 처리하는 형태를 모식화한 도면이다.

상기 층간절연막(100)과 포토 레지스트(110)는 도 2에 도시된 구성부와 동일하므로 반복되는 설명은 생략하기로 한다.

도 5를 참조하면, 본 발명의 실시예에 따른 반도체 소자용 마스크 패턴(200)의 형태가 도시되어 있는데, 제1패턴을 통과한 빛(L1)의 심도가 기판을 고려하지 않고 "C1"의 위치로 설정된다면 기판의 굴절률에 의하여 변형되므로 실제 레이아웃 패턴은 상이해진다.

그러나, 제2 모델 베이스 OPC를 통하여 패턴 보정됨으로써 제1패턴을 통과한 빛(L1)의 심도가 "D1"의 위치로 이동됨으로써 굴절 과정을 거친 실제 초점은 정상 위치(공정 마진을 충족하는 위치)인 "C1"에 맺히게 된다.

또한, 제2패턴을 통과한 빛(L2)의 심도는 제1 모델 베이스 OPC 뿐만 아니라 제2 모델 베이스 OPC를 통하여 패턴 보정됨으로써 단차(A)가 존재함에도 불구하고 정상 위치인 "C2"에 맺힐 수 있다.

즉, 제1패턴의 폭(d1)에 비하여 제2패턴의 폭(d2)이 좁게 보정됨으로써 각각의 패턴을 통과한 빛의 심도는 동일한 깊이에 위치되고, 실제 레이아웃 패턴들은 동일한 간격을 이룰 수 있다.

이상에서 본 발명에 대하여 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

본 발명은 다음과 같은 효과가 있다.

첫째, 반도체 소자면에 발생되는 단차적 요인을 고려하여 OPC 공정을 처리함으로써 공정 마진에 충실한 마스크 패턴을 설계할 수 있고, 반도체 소자 제품의 불량률을 감소시킬 수 있는 효과가 있다.

둘째, 반도체 소자면에 발생되는 단차적 요인을 고려한 OPC 공정을 통하여 패턴 브리지(Pattern bridge)를 사전에 제거할 수 있고, OPC 보정속도(Correction Speed)를 월등히 향상시킬 수 있는 효과가 있다.

Claims (10)

1. 반도체 소자의 제조 공정 중, 레이아웃 패턴을 이용하여 패턴 보정을 수행함으로써 마스크 패턴을 형성하는 방법에 있어서,

   반도체 소자의 레이아웃 영역을 다수의 로컬 영역으로 구획하는 단계;

   상기 로컬 영역 별로 상기 반도체 소자의 연마면의 CMP 평탄화 정도를 파악하는 단계;

   CMP 평탄화 정도에 따라 상기 로컬 영역을 분류하는 단계; 및

   단차가 발생된 것으로 분류된 로컬 영역들에 대하여 리소그래피용 초점심도가 포토레지스트의 공정 마진 범위에 들도록 디포커싱 보정 규칙을 적용하고 OPC를 수행함으로써 마스크 패턴 모델을 보정하는 단계를 포함하는 반도체 소자용 마스크 패턴 형성 방법.
2. 삭제
3. 제1항에 있어서, 상기 CMP 평탄화 정도를 파악하는 단계는

   상기 로컬 영역 상의 금속 배선 패턴의 밀도, 크기 중 하나 이상의 요소를 측정하는 단계를 포함하는 반도체 소자용 마스크 패턴 형성 방법.
4. 제3항에 있어서, 상기 금속 배선 패턴의 밀도, 크기 중 하나 이상의 요소를 측정하는 단계는

   더미(dummy) 패턴을 고려하여 상기 요소를 측정하는 단계인 것을 특징으로 하는 반도체 소자용 마스크 패턴 형성 방법.
5. 제1항에 있어서, 상기 CMP 평탄화 정도를 파악하는 단계는

   CMP 시뮬레이션 프로그램에 의하여 수행되는 단계인 것을 특징으로 하는 반도체 소자용 마스크 패턴 형성 방법.
6. 제1항에 있어서, 상기 OPC는

   모델 베이스 OPC(Model Based OPC)인 것을 특징으로 하는 반도체 소자용 마스크 패턴 형성 방법.
7. 제1항에 있어서, 상기 CMP 평탄화 정도를 파악하는 단계는

   더미 패턴을 고려하여 상기 연마면의 CMP 평탄화 정도를 파악하는 단계인 것을 특징으로 하는 반도체 소자용 마스크 패턴 형성 방법.
8. 제1항에 있어서, 상기 마스크 패턴 모델을 보정하는 단계는,

   상기 단차가 발생되지 않은 것으로 분류된 로컬 영역들에 대해서는 상기 초점심도의 디포커싱 보정 규칙을 적용하지 않고 기본 모델 베이스 OPC만을 수행하는 단계를 포함하는 반도체 소자용 마스크 패턴 형성 방법.
9. 제1항에 있어서,

   CMP 평탄화 정도에 따라 차별적으로 OPC 수행된 상기 로컬 영역들을 하나로 맞추어, 상기 반도체 소자의 레이 아웃 패턴에 대응되는 마스크 패턴 모델로 형성하는 단계를 포함하는 반도체 소자용 마스크 패턴 형성 방법.
10. 삭제

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