KR100878125B1 - Synchronized double data rate flash memory apparatus and memory interface apparatus - Google Patents

Synchronized double data rate flash memory apparatus and memory interface apparatus Download PDF

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KR100878125B1 KR1020070123936A KR20070123936A KR100878125B1 KR 100878125 B1 KR100878125 B1 KR 100878125B1 KR 1020070123936 A KR1020070123936 A KR 1020070123936A KR 20070123936 A KR20070123936 A KR 20070123936A KR 100878125 B1 KR100878125 B1 KR 100878125B1
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정의영
손창일
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연세대학교 산학협력단
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Abstract

A synchronized double data rate flash memory apparatus and memory interface apparatus is provided to improve reading / write performance of the flash memory device by taking advantage of the conventional interface environment. A flash memory device(100) receives a read command and address information corresponding to the read command from a host. Data read in the flash memory device are outputted through the memory interface unit. A memory cell array(110) stores the read data by a page unit. The data buffer area(120) stores the read data temporarily and the DLL(Delay Locked Loop) logic(130) produces the DVS(Data Valid Strobe) signal outputted to the memory interface unit(200). A control logic part(140) produces a control signal controlling the output latency time of the DVS signal. The control logic part, outputs the read data to the memory interface unit(200) at the rising / falling edge of the DVS signal.

Description

동기화된 더블 데이터 레이트 플래시 메모리 장치, 및 그 인터페이스 장치 {SYNCHRONIZED DOUBLE DATA RATE FLASH MEMORY APPARATUS AND MEMORY INTERFACE APPARATUS}Synchronized double data rate flash memory device, and its interface device {SYNCHRONIZED DOUBLE DATA RATE FLASH MEMORY APPARATUS AND MEMORY INTERFACE APPARATUS}

본 발명은 플래시 메모리 장치 및 그 인터페이스 장치에 관한 것으로, 더욱 상세하게는 동기화된 더블 데이터 레이트(DDR) 플래시 장치 및 그 인터페이스 장치에 관한 것이다.The present invention relates to a flash memory device and an interface device thereof, and more particularly, to a synchronized double data rate (DDR) flash device and an interface device thereof.

플래시 메모리(Flash Memory)는 비휘발성 메모리이지만, 프로그래밍과 삭제가 온라인 상태에서 가능한 메모리이다. 플래시 메모리는 EEPROM 과 마찬가지로 전기적으로 삭제하는 기술을 이용하여, 메모리 전체가 1초 또는 수초 만에 지워질 수 있다. 플래시 메모리에 저장된 데이터의 삭제는 칩 전체뿐만 아니라 블록 단위의 삭제도 가능하지만, 바이트 단위의 삭제는 불가능하다. 플래시 메모리는 수정이 가능한 제어 프로그램을 저장하거나. 보조메모리의 대용으로 사용하기도 한다.Flash memory is nonvolatile memory, but memory that can be programmed and erased online. Flash memory, like EEPROM, uses an electrically erasing technique, whereby the entire memory can be erased in seconds or seconds. The data stored in the flash memory can be deleted not only in the entire chip but also in blocks, but not in bytes. Flash memory stores control programs that can be modified or modified. It can also be used as a substitute for auxiliary memory.

일반적인 낸드 플래시 메모리 저장 시스템은 하나 이상의 낸드 플래시 메모리, 적용 시스템에 대응하는 호스트(Host), 상기 낸드 플래시 메모리의 특성에 맞게 이를 제어하고 호스트와 데이터 전송을 하는 컨트롤러로 구성된다. 컨트롤러는 각 모듈(Module)을 제어하고, 상기 낸드 플래시 메모리의 읽기/쓰기를 제어하는 FTL(Flash Transfer Layer)와 같은 펌웨어(Firmware)가 수행되는 프로세서(Processor), 데이터 버퍼와 프로세서 수행 시 사용하는 램(RAM, Random Access Memory), 수행 프로그램이 저장되어 있는 롬(ROM, Read Only Memory), 호스트와 신호(Signal)를 주고받는 호스트 인터페이스(HOST_IF) 모듈, 상기 낸드 플래시 메모리와 신호를 주고받는 낸드 인터페이스(NAND_IF)로 구성되어 있다. 상기 낸드 플래시 메모리는 실제 데이터를 저장하는 셀 어레이(Cell array)와, 상기 낸드 플래시 메모리의 한 페이지 데이터를 저장할 수 있는 페이지 레지스터(Page Register), 하나의 바이트(Byte)를 저장하는 입출력 버퍼 래치(I/O Buffers & Latches), 주소를 디코드 하는 XY 디코더(XY Decoder), 및 여러 컨트롤 신호를 제어하는 컨트롤 로직(Control Logic)으로 구성되어 있다.A general NAND flash memory storage system includes one or more NAND flash memories, a host corresponding to an application system, and a controller for controlling and transmitting data to and from the host according to the characteristics of the NAND flash memory. The controller controls each module and is a processor in which firmware such as FTL (Flash Transfer Layer), which controls read / write of the NAND flash memory, is executed, a data buffer, and a processor used to execute the processor. Random access memory (RAM), read only memory (ROM) in which execution programs are stored, a host interface (HOST_IF) module for exchanging signals with a host, and a NAND for exchanging signals with the NAND flash memory. It consists of an interface (NAND_IF). The NAND flash memory includes a cell array for storing actual data, a page register for storing one page data of the NAND flash memory, and an input / output buffer latch for storing one byte. It consists of I / O Buffers & Latches, XY Decoder to decode addresses, and Control Logic to control various control signals.

도 1은 종래의 플래시 메모리 인터페이스 장치에서의 읽기 동작을 설명하기 위한 읽기 타이밍(Timing)을 도시한 것이다.FIG. 1 illustrates read timings for explaining a read operation in a conventional flash memory interface device.

읽기 동작에서 수행되는 과정을 설명하면, 컨트롤러는 첫 번째 읽기 커맨드를 플래시 메모리 장치에 전달하고 이어 읽고자 하는 주소를 전달한다. 이후 두 번째 읽기 커맨드를 상기 플래시 메모리 장치에 전달하면, 상기 플래시 메모리 장치는 비지 상태로 전환된다. 이때부터 셀 어레이에서 데이터를 읽어서 페이지 레지스터에 저장하고, 상기 컨트롤러는 상기 플래시 메모리 장치의 상태를 체크한다. 상기 데이터를 상기 페이지 레지스터에 저장한 후 비지(Busy) 상태에서 레디(Ready) 상태로 전환되며 상기 컨트롤러는 상기 플래시 메모리 장치의 레디 상태 인지를 확인 후에 REB(Read Enable Bar) 신호를 플래시 메모리 장치에 전달한다. 상기 REB 신호는 컨트롤러의 시스템 클럭(Clock)을 기준으로 발생된 신호로부터 소정의 로직부를 통하여 발생된 제어신호이다. 플래시 메모리 장치는 상기 REB 신호의 '0'인 시점부터, 리드 래치(RLAT, Read Latch)에서 입출력 패드로 데이터를 전달한다. 상기 페이지 레지스터로부터 상기 리드 래치까지는 사전에 미리 데이터를 전달해 둔다. In describing the process performed in the read operation, the controller sends the first read command to the flash memory device followed by the address to be read. Subsequently, when the second read command is transmitted to the flash memory device, the flash memory device is converted into a busy state. At this point, data is read from the cell array and stored in the page register, and the controller checks the state of the flash memory device. After the data is stored in the page register, the data is changed from a busy state to a ready state, and the controller checks whether the flash memory device is ready state and then sends a REB (Read Enable Bar) signal to the flash memory device. To pass. The REB signal is a control signal generated through a predetermined logic part from a signal generated based on a system clock of a controller. The flash memory device transfers data from the read latch (RLAT) to the input / output pad from the time point at which the REB signal is '0'. The data is transferred in advance from the page register to the read latch.

도 1을 참조하면, 상기 컨트롤러의 클럭 에지에서 컨트롤러의 시스템 클론에서부터 플래시 메모리 장치까지의 시간인 tOUT 이후, 상기 REB 신호는 플래시 메모리 장치에 도달하고, 상기 REB 신호가 '0'이 된 후 리드 래치에서 컨트롤러까지의 지연 시간인 tREA시간 이후에 데이터는 컨트롤러에 도달한다. 이후 데이터는 컨트롤러의 포트에서 수신선입선출부(RFIFO)까지의 지연시간인 tIN 이후 상기 수신선입선출부에 저장된다. 즉, 상기 플래시 메모리 장치로부터 데이터를 상기 수신선입선출부에 저장할 때까지의 시간들은 모두 누적된다. Referring to FIG. 1, after t OUT , the time from the system clone of the controller to the flash memory device at the clock edge of the controller, the REB signal reaches the flash memory device and reads after the REB signal becomes '0'. Data arrives at the controller after t REA time, the delay from the latch to the controller. The data is then stored in the first-in, first-out section after t IN , the delay time from the port of the controller to the first-in, first-out section (RFIFO). That is, all of the time until the data is stored in the first-in first-out section is accumulated from the flash memory device.

상술한 누적된 시간으로 인하여 빠른 액세스를 진행 시에는 셋업 시간의 부족하게 되고, 이러한 셋업 시간의 부족을 보완하기 위해, 컨트롤러의 시스템 클럭의 지연을 컨트롤할 수 있는 소정의 모듈에서(예를 들면, D_CON 모듈), 컨트롤러의 시스템 클록의 지연시간을 제어하여 상기 수신선입선출부에서 마진을 확보하나 이러한 비동기식 인터페이스 장치에서는 지연시간이 누적되어 액세스 속도의 한계가 있다.Due to the cumulative time described above, there is a lack of setup time during fast access, and in order to compensate for the lack of such setup time, a predetermined module capable of controlling the delay of the system clock of the controller (for example, D_CON module) controls the delay time of the system clock of the controller to secure a margin at the first-in, first-out part, but in such an asynchronous interface device, the delay time is accumulated, which limits the access speed.

즉, 비동기식 플래시 메모리 인터페이스의 경우 신호들의 지연시간이 계속 누적됨으로써, 셋업 시간이 부족하게 되어 액세스 속도를 높기가 매우 어려운 문제점이 있다.That is, in the case of the asynchronous flash memory interface, the delay time of the signals continues to accumulate, and thus, the setup time is insufficient, thereby increasing the access speed.

도 2는 종래의 플래시 메모리 인터페이스 장치에서의 쓰기 동작을 설명하기 위한 쓰기 타이밍(Timing)을 도시한 것이다.2 illustrates write timings for explaining a write operation in a conventional flash memory interface device.

도 2를 참조하여, 쓰기 동작을 간단히 설명하면 다음과 같다. 컨트롤러가 플래시 메모리 장치에 데이터를 쓰기 위해서는, 상기 컨트롤러는 먼저 제1 커맨드와 쓰고자 하는 주소를 상기 플래시 메모리 장치에 전달한다. 이후 상기 데이터를 전달하면 플래시 메모리 장치는 라이트 래치(WLAT)를 통해 페이지 레지스터에 저장된다. 이때 전달할 수 있는 최대의 데이터의 양은 상기 플래시 메모리 장치가 가지는 페이지 크기가 된다. 상기 데이터를 전달한 상기 컨트롤러는 상기 플래시 메모리 장치에게 프로그래밍을 하라는 제2 커맨드를 전달하면 플래시 메모리 장치는 페이지 레지스터에 있는 데이터를, 셀 어레이의 프로그램되는 시간인 tPROG 동안 상기 셀 어레이에 프로그래밍을 진행한다. 이때 상기 플래시 메모리 장치는 비지(Busy) 상태이고, 프로그래밍이 완료되면 상기 플래시 메모리 장치는 레디(Ready) 상태로 전환되어 새로운 동작을 수행할 수 있다. 상기 플래시 메모리 장치의 상기 비지 상태는 상기 플래시 메모리 장치가 내부 동작을 진행하고 있음을 알리는 것으로, 이 경우 컨트롤러는 상태 읽기 커맨드(Status Read Command)와 같은 커맨드만 전달할 수 있다. Referring to FIG. 2, the write operation is briefly described as follows. In order for the controller to write data to the flash memory device, the controller first transmits a first command and an address to be written to the flash memory device. Then, when the data is transferred, the flash memory device is stored in the page register through the write latch WLAT. At this time, the maximum amount of data that can be transferred becomes the page size of the flash memory device. When the controller which has transmitted the data transmits a second command to program the flash memory device, the flash memory device performs programming of the data in the page register to the cell array during t PROG , which is the programmed time of the cell array. . In this case, the flash memory device is in a busy state, and when programming is completed, the flash memory device may be converted to a ready state to perform a new operation. The busy state of the flash memory device indicates that the flash memory device is in an internal operation. In this case, the controller may transmit only a command such as a status read command.

도 2의 데이터를 전달하는 타이밍을 보면 WEB 신호의 상승 에지(Rising Edge)에 데이터 값이 유효함으로 상기 WEB 신호를 클록형태로 고려하면 이는 동기식 인터페이스라고 할 수 있으나, 종래의 플래시 메모리 장치에서의 쓰기 동작에서는 보다 높은 쓰기 성능을 기대하기 어려운 문제점이 있었다.Referring to the timing of transferring the data of FIG. 2, since the data value is valid at the rising edge of the WEB signal, considering the WEB signal in the form of a clock, this may be referred to as a synchronous interface. In operation, there was a problem that it is difficult to expect higher write performance.

본 발명은 플래시 메모리 인터페이스 스킴을 제공하여, 플래시 메모리 장치에서의 읽기 동작에 있어서, 신호의 지연시간이 누적되지 않고, 데이터에 대한 액세스 속도를 높일 수 있는 동기화된 더블 데이터 레이트 플래시 메모리 장치를 제공하고자 하는 것이다.The present invention provides a flash memory interface scheme to provide a synchronized double data rate flash memory device capable of increasing access speed to data without accumulating delay time in a read operation in a flash memory device. It is.

또한, 본 발명은 기존의 인터페이스 환경을 유지하면서 플래시 메모리 장치의 읽기/쓰기 성능을 향상시킬 수 있는 동기화된 더블 데이터 레이트 플래시 메모리 장치 및 그 인터페이스 장치를 제공하고자 하는 것이다.Another object of the present invention is to provide a synchronized double data rate flash memory device and an interface device capable of improving read / write performance of a flash memory device while maintaining an existing interface environment.

또한, 본 발명은 기존의 플래시 메모리 장치의 핀을 그대로 응용 가능한 간단한 인터페이스 장치를 제공하여, 컨트롤러의 설계가 용이한 동기화된 더블 데이터 레이트 플래시 메모리 장치 및 그 인터페이스 장치를 제공하고자 하는 것이다. In addition, the present invention is to provide a simple interface device that can be applied to the pin of the existing flash memory device as it is, to provide a synchronized double data rate flash memory device and the interface device that is easy to design the controller.

상기의 목적을 이루고 종래기술의 문제점을 해결하기 위하여, 본 발명은 호스트로부터 리드 커맨드(Read Command) 및 상기 리드 커맨드에 대응하는 어드레스 정보를 수신하여, 리드된 데이터를 메모리 인터페이스부를 통하여 출력하는 플래시 메모리 장치에 있어서, 하나 이상의 메모리 셀들로 구성된 메모리 셀 어레이; 상기 메모리 셀 어레이로부터 상기 리드(Read)된 데이터를 저장하는 데이터 버퍼부; 상기 메모리 인터페이스부로 출력되는 DVS(Data Valid Strobe) 신호를 생성하고, 상기 DVS 신호의 출력 지연 시간을 제어하기 위한 DLL(Delay Lock Loop) 로직부; 및 상기 리드된 데이터를 상기 데이터 버퍼부로부터 상기 메모리 인터페이스부로 출력하기 위한 제어신호를 생성하는 컨트롤 로직부를 포함하고, 상기 컨트롤 로직부는 상기 DVS 신호에 대응하여 상기 DVS 신호의 상승/하강 에지(Rising/falling edge)에서 상기 리드된 데이터를 상기 메모리 인터페이스부로 출력하는 것을 특징으로 하는 동기화된 더블 데이터 레이트 플래시 메모리 장치를 제공한다.In order to achieve the above object and to solve the problems of the prior art, the present invention is a flash memory for receiving a read command (Read command) and address information corresponding to the read command from the host, and outputs the read data through the memory interface unit An apparatus, comprising: a memory cell array consisting of one or more memory cells; A data buffer unit to store the data read from the memory cell array; A delay lock loop (DLL) logic unit configured to generate a data valid strobe (DVS) signal output to the memory interface unit and to control an output delay time of the DVS signal; And a control logic unit configured to generate a control signal for outputting the read data from the data buffer unit to the memory interface unit, wherein the control logic unit rises / falls an edge of the DVS signal in response to the DVS signal. A synchronized double data rate flash memory device, characterized in that for outputting the read data to the memory interface unit at the falling edge).

본 발명의 일측에 따르면, 호스트로부터 라이트 커맨드(Write Command) 및 상기 라이트 커맨드에 대응하는 어드레스 정보를 메모리 인터페이스부를 통하여 수신하여, 라이트 데이터를 프로그래밍하는 플래시 메모리 장치에 있어서, 하나 이상의 메모리 셀들로 구성된 메모리 셀 어레이; 상기 메모리 인터페이스부를 통하여 수신한 상기 라이트 데이터를 저장하는 데이터 버퍼부; 상기 메모리 인터페이스부로 출력되는 DVS(Data Valid Strobe) 신호를 생성하고, 상기 DVS 신호의 출력 지연 시간을 제어하기 위한 DLL(Delay Lock Loop) 로직부; 및 상기 라이트 데이터를 상기 메모리 인터페이스부로부터 상기 데이터 버퍼부로 인터페이스하는 컨트롤 로직부를 포함하고, 상기 DLL 로직부는 상기 메모리 인터페이스부로부터의 WEB(Write Enable Bar) 신호를 수신하여 상기 WEB 신호 및 상기 라이트 데이터가 동기화되도록 상기 DVS 신호를 기반으로 상기 WEB 신호를 제어하는 것을 특징으로 하는 동기화된 더블 데이터 레이트 플래시 메모리 장치가 제공된다.According to an aspect of the present invention, a flash memory device for receiving a write command from a host and address information corresponding to the write command through a memory interface unit to program write data, the memory comprising one or more memory cells. Cell arrays; A data buffer unit for storing the write data received through the memory interface unit; A delay lock loop (DLL) logic unit configured to generate a data valid strobe (DVS) signal output to the memory interface unit and to control an output delay time of the DVS signal; And a control logic unit for interfacing the write data from the memory interface unit to the data buffer unit, wherein the DLL logic unit receives a WEB (Write Enable Bar) signal from the memory interface unit to store the WEB signal and the write data. A synchronized double data rate flash memory device is provided that controls the WEB signal based on the DVS signal to be synchronized.

본 발명의 다른 일측에 따르면, 호스트로부터 리드 커맨드(Read Command) 및 상기 리드 커맨드에 대응하는 어드레스 정보를 플래시 메모리 장치로 전달하고, 상기 플래시 메모리 장치로부터 리드된 데이터를 수신하여 상기 호스트로 전달하는 메모리 인터페이스 장치에 있어서, 상기 플래시 메모리 장치로부터 DVS(Data Valid Strobe) 신호를 입력 받는 REB 패드; 클럭 신호로부터 생성된 WEB(Write Enable bar) 신호를 상기 플래시 메모리 장치로 출력하는 WEB 패드; 상기 리드(Read) 커맨드 및 상기 어드레스 정보를 전달하고, 상기 플래시 메모리 장치로부터 상기 DVS 신호에 동기된 상기 리드된 데이터 신호를 수신하는 입출력 패드; 상기 REB 패드 및 상기 입출력 패드로부터 상기 DVS 신호 및 상기 리드된 데이터 신호를 입력 받는 하나 이상의 수신선입선출부(RFIFO)를 포함하고, 상기 리드된 데이터는 상기 플래시 메모리 장치로부터 상기 DVS 신호에 대응하여 상기 DVS 신호의 상승/하강 에지(Rising/falling edge)에서 리드되어 수신된 것임을 특징으로 하는 메모리 인터페이스 장치가 제공된다.According to another aspect of the present invention, a memory for transferring a read command from the host and address information corresponding to the read command to a flash memory device, and receiving data read from the flash memory device and transmitting the read data to the host. An interface device, comprising: a REB pad receiving a DVS (Data Valid Strobe) signal from the flash memory device; A web pad configured to output a write enable bar (web) signal generated from a clock signal to the flash memory device; An input / output pad transferring the read command and the address information and receiving the read data signal synchronized with the DVS signal from the flash memory device; At least one receiving first-in, first-out (RFIFO) receiving the DVS signal and the read data signal from the REB pad and the input / output pad, wherein the read data corresponds to the DVS signal from the flash memory device. A memory interface device is provided which is read and received at a rising / falling edge of a DVS signal.

본 발명의 또 다른 일측에 따르면, 호스트로부터 라이트 커맨드(Write Command) 및 라이트 커맨드에 대응하는 어드레스 정보를 플래시 메모리 장치로 전달하고, 라이트 데이터를 상기 플래시 메모리 장치로 전달하는 메모리 인터페이스 장치에 있어서, 클럭 신호로부터 생성된 WEB(Write Enable bar) 신호를 상기 플래시 메모리 장치로 출력하는 WEB 패드; 상기 라이트 커맨드 및 상기 어드레스 정보를 전달하고, 상기 WEB 신호에 동기화된 상기 라이트 데이터 신호를 상기 플래시 메모리 장치로 전달하는 입출력 패드; 상기 호스트로부터 상기 라이트 데이터 신호를 입력 받는 하나 이상의 발신선입선출부(WFIFO)를 포함하고, 상기 라이트 데이터는 상기 WEB 신호에 대응하여, 상기 WEB 신호의 상승/하강 에지(Rising/falling edge)에서 상기 플래시 메모리 장치로 전달되는 것을 특징으로 하는 메모리 인터페 이스 장치가 제공된다.According to another aspect of the present invention, in the memory interface device for transmitting a write command (Write Command) and address information corresponding to the write command from the host to the flash memory device, and a write data to the flash memory device, the clock; A WEB pad configured to output a WEB (Write Enable bar) signal generated from the signal to the flash memory device; An input / output pad transferring the write command and the address information and transferring the write data signal synchronized with the WEB signal to the flash memory device; At least one outgoing first-in, first-out (WFIFO) receiving the write data signal from the host, wherein the write data corresponds to the WEB signal, at the rising / falling edge of the WEB signal. A memory interface device is provided that is delivered to a flash memory device.

본 발명에 의하면, 플래시 메모리 인터페이스 스킴을 제공하여, 플래시 메모리 장치에서의 읽기 동작에 있어서, 신호의 지연시간이 누적되지 않고, 데이터에 대한 액세스 속도를 높일 수 있는 동기화된 더블 데이터 레이트 플래시 메모리가 제공된다.According to the present invention, there is provided a synchronized double data rate flash memory that provides a flash memory interface scheme, so that a signal delay time is not accumulated in a read operation in a flash memory device and speeds up access to data. do.

또한, 본 발명에 의하면, 기존의 인터페이스 환경을 유지하면서 플래시 메모리 장치의 읽기/쓰기 성능을 향상시킬 수 있는 동기화된 더블 데이터 레이트 플래시 메모리 장치 및 그 인터페이스 장치가 제공된다.In addition, the present invention provides a synchronized double data rate flash memory device and its interface device capable of improving read / write performance of a flash memory device while maintaining an existing interface environment.

또한, 본 발명에 의하면, 기존의 플래시 메모리 장치의 핀을 그대로 응용 가능한 간단한 인터페이스 장치가 제공되고, 컨트롤러의 설계가 용이한 동기화된 더블 데이터 레이트 플래시 메모리 장치가 제공된다. According to the present invention, there is provided a simple interface device that can apply the pins of an existing flash memory device as it is, and provides a synchronized double data rate flash memory device that is easy to design a controller.

이하 첨부된 도면을 참조하여 본 발명에 따른 동기화된 더블 데이터 레이트 플래시 메모리 장치 및 그 인터페이스 장치를 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들은 본 명세서 전반에 기재된 내용을 토대로 정의되어야 할 것이다.Hereinafter, a synchronized double data rate flash memory device and an interface device thereof according to the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, when it is determined that detailed descriptions of related known functions or configurations may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. Terminology used herein is a term used to properly express a preferred embodiment of the present invention, which may vary according to a user, an operator's intention, or a custom in the field to which the present invention belongs. Therefore, the terms should be defined based on the contents described throughout the present specification.

도 3은 본 발명의 일실시예에 의한 동기화된 더블 데이터 레이트 플래시 메모리 장치 및 그 인터페이스 장치를 포함하는 플래시 메모리 저장 시스템의 구성요소를 도시한 블록도이다.3 is a block diagram illustrating components of a flash memory storage system including a synchronized double data rate flash memory device and an interface device thereof according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 플래시 메모리 저장 시스템(300)은 동기화된 더블 데이터 레이트 플래시 메모리 장치(100) 및 메모리 인터페이스 장치(200)를 포함한다.Referring to FIG. 3, the flash memory storage system 300 of the present invention includes a synchronized double data rate flash memory device 100 and a memory interface device 200.

본 발명의 동기화된 더블 데이터 레이트 플래시 메모리 장치(100)에서 수행되는 읽기 동작을 설명하면 다음과 같다. 본 발명의 플래시 메모리 장치(100)는 호스트로부터 리드 커맨드(Read Command) 및 상기 리드 커맨드에 대응하는 어드레스 정보를 수신하여, 리드된 데이터를 메모리 인터페이스부를 통하여 출력한다. A read operation performed in the synchronized double data rate flash memory device 100 of the present invention will be described below. The flash memory device 100 of the present invention receives a read command from a host and address information corresponding to the read command, and outputs the read data through the memory interface unit.

이를 위해 본 발명의 플래시 메모리 장치(100)는 하나 이상의 메모리 셀들로 구성된 메모리 셀 어레이(Cell Array)(110), 메모리 셀 어레이(110)로부터 상기 리드(Read)된 데이터를 저장하는 데이터 버퍼부(120), 메모리 인터페이스부(200)로 출력되는 DVS(Data Valid Strobe) 신호를 생성하고, 상기 DVS 신호의 출력 지연 시간을 제어하기 위한 DLL(Delay Lock Loop) 로직부(130), 및 상기 리드된 데이터를 데이터 버퍼부(120)로부터 메모리 인터페이스부(200)로 출력하기 위한 제어신호를 생성하는 컨트롤 로직부(140)를 포함한다. 컨트롤 로직부(130)는 상기 DVS 신호에 대응하여 상기 DVS 신호의 상승/하강 에지(Rising/falling edge)에서 상기 리드된 데이터를 메모리 인터페이스부(200)로 출력한다.To this end, the flash memory device 100 of the present invention includes a memory cell array 110 including one or more memory cells and a data buffer unit for storing the data read from the memory cell array 110. 120, a delay lock loop (DLL) logic unit 130 for generating a data valid strobe (DVS) signal output to the memory interface unit 200 and controlling an output delay time of the DVS signal, and the read The control logic unit 140 generates a control signal for outputting data from the data buffer unit 120 to the memory interface unit 200. The control logic unit 130 outputs the read data to the memory interface unit 200 at the rising / falling edge of the DVS signal in response to the DVS signal.

또한, 메모리 셀 어레이(110)는 상기 리드된 데이터를 페이지 단위로 저장하고, 상기 페이지 단위의 상기 리드된 데이터를 메모리 셀로 출력하는 페이지 레지스터(Page Register)(111)를 포함할 수 있다.In addition, the memory cell array 110 may include a page register 111 for storing the read data in units of pages and outputting the read data in units of pages to a memory cell.

데이터 버퍼부(120)는 상기 리드된 데이터를 임시 저장하기 위한 하나 이상의 리드래치(Read latch)(123, 124)와, 상기 리드된 데이터를 리드래치(123, 124)로 선택 출력하기 위한 멀티플렉서(MUX)(126)를 포함할 수 있다. 즉, 본 발명의 플래시 메모리 장치(100)는 동기화된 더블 데이터 레이트 의 지원을 위해 리드 래치(123, 124)가 하나가 아닌 하나 이상을 포함하며, 또한 상승/하강 에지에서의 선택 출력을 위해 멀티플렉서(126)를 포함한다. The data buffer unit 120 may include one or more read latches 123 and 124 for temporarily storing the read data, and a multiplexer for selectively outputting the read data to the read latches 123 and 124. MUX) 126. That is, the flash memory device 100 of the present invention includes one or more read latches 123 and 124 instead of one to support synchronized double data rates, and also multiplexer for selective output at rising / falling edges. 126.

DLL 로직부(130)는 메모리 인터페이스부(200)로부터의 WEB(Write Enable Bar) 신호를 수신하여 상기 WEB 신호 및 상기 리드된 데이터가 동기화되도록, 상기 WEB 신호를 기반으로 상기 DVS 신호의 지연을 제어한다. 이 때, 상기 리드된 데이터는 상기 DVS 신호에 동기되어 상기 메모리 인터페이스부로 출력된다. 구체적으로는, 데이터 버퍼부(120)가 상기 리드된 데이터를 저장한 이후, DLL 로직부(130)는 메모리 인터페이스부(200)로부터 상기 WEB(Write Enable Bar) 신호를 수신하고, 상기 리드된 데이터의 출력 지연시간을 고려한 상기 DVS 신호를 생성한다. 즉, DLL 로직부(130)는 메모리 인터페이스부(200)에서 전달하여 주는 상기 WEB 신호를 수신하여, 플래시 메모리 장치의 출력인 입출력 데이터와 동기를 맞추도록 WEB의 지연시간을 제어한다.The DLL logic unit 130 receives a WEB (write enable bar) signal from the memory interface unit 200 and controls the delay of the DVS signal based on the WEB signal so that the WEB signal and the read data are synchronized. do. At this time, the read data is output to the memory interface unit in synchronization with the DVS signal. Specifically, after the data buffer unit 120 stores the read data, the DLL logic unit 130 receives the WEB (Write Enable Bar) signal from the memory interface unit 200, and the read data The DVS signal is generated in consideration of the output delay time. That is, the DLL logic unit 130 receives the WEB signal transmitted from the memory interface unit 200 and controls the delay time of the WEB so as to synchronize with the input / output data output from the flash memory device.

상기 DVS 신호는 플래시 메모리 장치(100)가 출력하는 신호로 메모리 인터페 이스 장치(200)에 전달하는 데이터의 유효한 위치를 지정해 주는 역할을 한다. 상기 DVS 신호는 메모리 인터페이스부(200)의 REB(Read Enable Bar) 패드(210)를 통하여 상기 메모리 인터페이스부에 수신될 수 있다. 즉 상기 DVS 신호는 기존의 REB 패드를 공유하여 사용할 수도 있고, 별도의 포트(패드)를 사용할 수도 있다.The DVS signal is a signal output from the flash memory device 100 and serves to designate a valid location of data transmitted to the memory interface device 200. The DVS signal may be received through the REB (Read Enable Bar) pad 210 of the memory interface 200. That is, the DVS signal may share an existing REB pad or may use a separate port (pad).

메모리 인터페이스부(200)는 상기 DVS 신호를 수신선입선출부(RFIFO, Read First In First Out)(240)의 클럭(Clock)으로 하여 상기 리드된 데이터를 저장한다. 메모리 인터페이스부(200)는 호스트로부터 리드 커맨드 및 상기 리드 커맨드에 대응하는 어드레스 정보를 플래시 메모리 장치(100)로 전달하고, 플래시 메모리 장치(100)로부터 리드된 데이터를 수신하여 상기 호스트로 전달한다.The memory interface 200 stores the read data using the DVS signal as a clock of a read first in first out (RFIFO) 240. The memory interface unit 200 transmits a read command from the host and address information corresponding to the read command to the flash memory device 100, receives data read from the flash memory device 100, and transmits the read data to the host.

이를 위해, 본 발명의 메모리 인터페이스부(200)는 플래시 메모리 장치(100)로부터 DVS 신호를 입력 받는 REB 패드(210), 클럭 신호로부터 생성된 WEB 신호를 플래시 메모리 장치(100)로 출력하는 WEB 패드(220), 상기 리드(Read) 커맨드 및 상기 어드레스 정보를 전달하고, 플래시 메모리 장치(100)로부터 상기 DVS 신호에 동기된 상기 리드된 데이터 신호를 수신하는 입출력 패드(230), 및 REB 패드(210) 및 입출력 패드(230)로부터 상기 DVS 신호 및 상기 리드된 데이터 신호를 입력 받는 하나 이상의 수신선입선출부(RFIFO)(240)을 포함한다.To this end, the memory interface unit 200 of the present invention is a REB pad 210 receiving the DVS signal from the flash memory device 100, WEB pad for outputting the WEB signal generated from the clock signal to the flash memory device 100 220, an input / output pad 230 that transmits the read command and the address information and receives the read data signal synchronized with the DVS signal from a flash memory device 100, and an REB pad 210. And one or more first-in, first-out (RFIFO) 240 for receiving the DVS signal and the read data signal from the input / output pad 230.

상기 리드된 데이터는 플래시 메모리 장치(100)로부터 상기 DVS 신호에 대응하여 상기 DVS 신호의 상승/하강 에지(Rising/falling edge)에서 리드되어 수신된 것임은 전술한 바와 같다.As described above, the read data is read from the flash memory device 100 at the rising / falling edge of the DVS signal in response to the DVS signal.

또한, 수신선입선출부(240)는 상기 DVS 신호를 클럭(Clock)으로 하여 상기 리드된 데이터를 저장할 수 있다. 수신선입선출부(240)는 하나 이상의 수신선입선출부(241, 242)를 포함하는 데, 이는 하나는 상기 DVS 신호의 상승 에지에서 다른 하나는 하강 에지에서 데이터를 저장하도록 하여 더블 데이터 레이트 지원이 가능하게 하기 위함이다.In addition, the first-in, first-out unit 240 may store the read data using the DVS signal as a clock. Receive first-in, first-out unit 240 includes one or more receive first-in, first-out units 241 and 242, which allow data to be stored at one rising edge of the DVS signal and the other at falling edge. To make it possible.

또한, 본 발명의 메모리 인터페이스부(200)는 상기 클럭 신호를 생성하는 클럭 생성기(290), 및 수신선입선출부(240)로부터 상기 리드된 데이터 신호를 선택 출력하기 위한 멀티플렉서(MUX)(260)을 더 포함할 수도 있다. 이하에서는 본 발명의 플래시 메모리 저장 시스템(300)에서의 읽기 동작에서의 읽기 타이밍을 도 4를 참조하여 설명하기로 한다.In addition, the memory interface unit 200 of the present invention includes a clock generator 290 for generating the clock signal, and a multiplexer (MUX) 260 for selectively outputting the read data signal from the first-in first-out unit 240. It may further include. Hereinafter, the read timing of the read operation in the flash memory storage system 300 of the present invention will be described with reference to FIG. 4.

도 4는 본 발명의 일실시예에 의한 플래시 메모리 저장 시스템에서의 읽기 타이밍을 도시한 것이다.4 illustrates read timing in a flash memory storage system according to an exemplary embodiment of the present invention.

추가적으로 발생되는 각 구성요소 간의 지연시간은, DVS 신호의 상승/하강 에지에서 데이터의 셋업/홀드 시간을 tIOS/tIOH로 정의하고, WEB 신호의 플래시 메모리 장치(100) 외부에서부터 DLL 로직부(130)까지의 시간을 tWEBD로 정의한다. 또한, 리드 래치(123, 124)로부터 플래시 메모리 장치(100)의 입출력 패드까지의 지연시간을 tIOD라고 정의한다.In addition, the delay time between each component is defined as t IOS / t IOH at the rising / falling edge of the DVS signal. 130) is defined as t WEBD . The delay time from the read latches 123 and 124 to the input / output pad of the flash memory device 100 is defined as t IOD .

도 4를 참조하면, 본 발명의 플래시 메모리 장치(100)에서 데이터를 읽고자 하는 경우에는 메모리 인터페이스부(200)는 제1 읽기 커맨드를 플래시 메모리 장치(100)에 전달하고, 이어서 읽고자 하는 주소를 전달한다. 이후 제2 읽기 커맨드 를 플래시 메모리 장치(100)에 전달하고, 플래시 메모리 장치(100)는 비지 상태(Busy State)로 전환되며 이때부터 셀 어레이에서 데이터를 읽어서 페이지 레지스터에 저장한다. 이후, 메모리 인터페이스부(200)는 플래시 메모리 장치(100)의 상태를 체크하고, 상기 리드된 데이터를 페이지 레지스터(111)에 저장한 후 비지(Busy) 상태에서 레디(Ready) 상태로 전환되며, 메모리 인터페이스부(200)는 플래시 메모리 장치(100)의 레디 상태를 확인 후에 WEB 신호를 플래시 메모리 장치(100)에 전달한다. 본 발명에서는 종래에서와 같이 REB 신호를 전달하는 것이 아닌, 상기 WEB 신호를 플래시 메모리 장치(100)로 전달한다.Referring to FIG. 4, when data is to be read by the flash memory device 100 of the present invention, the memory interface unit 200 transmits a first read command to the flash memory device 100, and then an address to be read. To pass. Thereafter, the second read command is transmitted to the flash memory device 100, and the flash memory device 100 is converted to a busy state, and from this time, data is read from the cell array and stored in the page register. Thereafter, the memory interface unit 200 checks the state of the flash memory device 100, stores the read data in the page register 111, and then switches from the busy state to the ready state. The memory interface unit 200 transmits the WEB signal to the flash memory device 100 after checking the ready state of the flash memory device 100. In the present invention, the WEB signal is transmitted to the flash memory device 100, rather than the REB signal as in the related art.

이후, 플래시 메모리 장치(100)는 전달 받은 상기 WEB 신호를 데이터 출력의 지연시간을 고려하여, tIOS/tIOH에 맞도록 제어된 상기 DVS 신호와 상기 리드된 데이터를 메모리 인터페이스부(200)로 전달한다. 이때, 종래의 제어 신호인 REB 신호는 필요없게 되며, 타이밍(Timing)도 독립적으로 변경 된다. 메모리 인터페이스부(200)는 상기 DVS 신호와 상기 리드된 데이터를 수신하여 tIN 이후 수신선입선출부(240)에 저장한다. Thereafter, the flash memory device 100 transfers the DVS signal and the read data controlled to t IOS / t IOH to the memory interface unit 200 in consideration of the delay time of the output of the WEB signal. To pass. At this time, the REB signal, which is a conventional control signal, is not necessary, and the timing is also changed independently. The memory interface 200 receives the DVS signal and the read data and stores the DVS signal and the read data in the first-in, first-out unit 240 after t IN .

본 발명의 플래시 메모리 장치(100)로부터 메모리 인터페이스부(200)로 상기 리드된 데이터를 전달할 경우, 상기 DVS 신호의 상승/하강 에지 모두에서, 상기 리드된 데이터의 유효한 값이 전달되기 때문에 동기화된 더블 데이터 레이트 플래시 메모리 저장 시스템의 구현이 가능하다.When transferring the read data from the flash memory device 100 of the present invention to the memory interface unit 200, the synchronized double because the valid value of the read data is transmitted on both the rising and falling edges of the DVS signal. Implementation of a data rate flash memory storage system is possible.

DLL 로직부(130)가 제어하는 시간인 tDLL은 아래의 수학식 1과 같이 계산될 수 있다. T DLL, which is a time controlled by the DLL logic unit 130, may be calculated as in Equation 1 below.

Figure 112007086711723-pat00001
Figure 112007086711723-pat00001

즉, 입출력 데이터가 가지는 최대의 지연시간에서 상기 WEB 신호가 가지는 최소의 지연시간을 제외하고, 상기 DVS 신호 대비 입출력 데이터의 셋업시간을 추가하여 주면 된다. 또한 DLL 로직부(130)는 하드웨어적으로 데이터의 지연시간을 인지하여, 상기 데이터의 지연시간을 제어할 수 있다. That is, except for the minimum delay time of the WEB signal from the maximum delay time of the input / output data, a setup time of the input / output data may be added to the DVS signal. In addition, the DLL logic unit 130 may recognize the delay time of the data in hardware and control the delay time of the data.

이하에서는 다시 도 3을 참조하여, 플래시 메모리 저장 시스템(300)에서의 쓰기 동작 및 쓰기 타이밍을 설명하기로 한다.Hereinafter, a write operation and a write timing of the flash memory storage system 300 will be described with reference to FIG. 3 again.

다시 도 3을 참조하면, 본 발명의 동기화된 더블 데이터 레이트 플래시 메모리 장치(100)에서 수행되는 쓰기 동작을 설명하면 다음과 같다. 본 발명의 플래시 메모리 장치(100)는 호스트로부터 라이트 커맨드(Write Command) 및 상기 라이트 커맨드에 대응하는 어드레스 정보를 메모리 인터페이스부를 통하여 수신하여, 라이트 데이터를 프로그래밍한다.Referring to FIG. 3 again, a write operation performed in the synchronized double data rate flash memory device 100 of the present invention will be described. The flash memory device 100 receives a write command from a host and address information corresponding to the write command through a memory interface to program the write data.

이를 위해 본 발명의 플래시 메모리 장치(100)는 하나 이상의 메모리 셀들로 구성된 메모리 셀 어레이(110), 메모리 인터페이스부(200)를 통하여 수신한 상기 라이트 데이터를 저장하는 데이터 버퍼부(120), 메모리 인터페이스부(200)로 출력되는 DVS(Data Valid Strobe) 신호를 생성하고, 상기 DVS 신호의 출력 지연 시간을 제어하기 위한 DLL(Delay Lock Loop) 로직부(130), 및 상기 라이트 데이터를 메모 리 인터페이스부(200)로부터 데이터 버퍼부(120)로 인터페이스하는 컨트롤 로직부(140)를 포함한다.To this end, the flash memory device 100 of the present invention includes a memory cell array 110 including one or more memory cells, a data buffer unit 120 for storing the write data received through the memory interface unit 200, and a memory interface. Delay lock loop (DLL) logic unit 130 for generating a DVS (Data Valid Strobe) signal output to the unit 200 and controlling an output delay time of the DVS signal, and the write data memory unit The control logic unit 140 interfaces with the data buffer unit 120 from the 200.

DLL 로직부(130)는 메모리 인터페이스부(200)로부터의 상기 WEB(Write Enable Bar) 신호를 수신하여 상기 WEB 신호 및 상기 라이트 데이터가 동기화되도록 상기 DVS 신호를 기반으로 상기 WEB 신호를 제어한다.The DLL logic unit 130 receives the WEB (Write Enable Bar) signal from the memory interface unit 200 and controls the WEB signal based on the DVS signal so that the WEB signal and the write data are synchronized.

컨트롤 로직부(140)는 상기 DVS 신호에 대응하여, 상기 WEB 신호의 상승/하강 에지(Rising/falling edge)에서 상기 라이트 데이터를 상기 메모리 셀 어레이로 프로그래밍한다.The control logic unit 140 programs the write data into the memory cell array at the rising / falling edge of the WEB signal in response to the DVS signal.

데이터 버퍼부(120)는 상기 라이트 데이터를 임시 저장하기 위한 하나 이상의 라이트래치(Write latch)(121, 122), 및 상기 라이트 데이터를 라이트래치(121, 122)로 선택 출력하기 위한 멀티플렉서(MUX)(125)를 포함할 수 있다.The data buffer unit 120 includes one or more write latches 121 and 122 for temporarily storing the write data, and a multiplexer MUX for selectively outputting the write data to the write latches 121 and 122. (125).

또한, 메모리 셀 어레이(110)는 상기 라이트 데이터를 페이지 단위로 저장하고, 상기 페이지 단위의 상기 라이트 데이터를 상기 메모리 셀로 프로그래밍하는 페이지 레지스터(Page Register)(111)를 포함할 수 있다.The memory cell array 110 may include a page register 111 for storing the write data in page units and programming the write data in the page units to the memory cells.

이를 위해, 본 발명의 메모리 인터페이스부(200)는 호스트로부터 라이트 커맨드(Write Command) 및 상기 라이트 커맨드에 대응하는 어드레스 정보를 플래시 메모리 장치(100)로 전달하고, 라이트 데이터를 플래시 메모리 장치(100)로 전달한다.To this end, the memory interface 200 of the present invention transmits a write command and address information corresponding to the write command from the host to the flash memory device 100, and transmits the write data to the flash memory device 100. To pass.

본 발명의 메모리 인터페이스부(200)는 클럭 신호로부터 생성된 WEB(Write Enable bar) 신호를 상기 플래시 메모리 장치로 출력하는 WEB 패드(220), 상기 라 이트 커맨드 및 상기 어드레스 정보를 전달하고, 상기 WEB 신호에 동기화된 상기 라이트 데이터 신호를 상기 플래시 메모리 장치로 전달하는 입출력 패드(230), 및 상기 호스트로부터 상기 라이트 데이터 신호를 입력 받는 하나 이상의 발신선입선출부(WFIFO)(250)를 포함한다. 상기 라이트 데이터는 상기 WEB 신호에 대응하여, 상기 WEB 신호의 상승/하강 에지(Rising/falling edge)에서 상기 플래시 메모리 장치로 전달된다.The memory interface unit 200 of the present invention transfers a WEB pad 220 for outputting a WEB (write enable bar) signal generated from a clock signal to the flash memory device, the write command, and the address information, and transmits the WEB An input / output pad 230 for transmitting the write data signal synchronized with the signal to the flash memory device, and one or more first-in first-out (WFIFO) 250 receiving the write data signal from the host. The write data is transmitted to the flash memory device at a rising / falling edge of the WEB signal in response to the WEB signal.

발신선입선출부(250)는 하나 이상의 발신선입선출부(251, 252)를 포함하는 데, 하나는 상기 WEB 신호의 상승 에지에서, 다른 하나는 하강 에지에서 데이터를 저장하도록 하여 더블 데이터 레이트 지원이 가능하게 하기 위함이다.The first-in, first-out unit 250 includes one or more first-in, first-out units 251 and 252, each of which stores data at the rising edge of the WEB signal and the other at the falling edge, thereby supporting double data rate support. To make it possible.

또한, 본 발명의 메모리 인터페이스부(200)는 상기 호스트로부터 수신한 상기 라이트 데이터 신호를 선택 입력 받아 플래시 메모리 장치(100)로 출력하기 위한 멀티플렉서(MUX)(270)를 더 포함할 수도 있다.In addition, the memory interface 200 of the present invention may further include a multiplexer (MUX) 270 for selectively receiving the write data signal received from the host and outputting the write data signal to the flash memory device 100.

이후에서는 본 발명의 플래시 메모리 저장 시스템(300)에서의 쓰기 동작 및 쓰기 동작에서의 쓰기 타이밍은 도 5를 참조하여 설명하기로 한다.Hereinafter, the write operation and the write timing in the write operation in the flash memory storage system 300 of the present invention will be described with reference to FIG. 5.

도 5는 본 발명의 일실시예에 의한 플래시 메모리 저장 시스템에서의 쓰기 타이밍을 도시한 것이다.5 illustrates write timing in a flash memory storage system according to an exemplary embodiment of the present invention.

도 5를 참조하면, 본 발명의 쓰기 동작인 메모리 인터페이스부(200)가 플래시 메모리 장치(100)에 데이터를 쓰기 위해서는, 메모리 인터페이스부(200)는 제1 커맨드와 쓰고자 하는 주소를 플래시 메모리 장치(100)에 전달한 이후 상기 라이트 데이터를 전달하면 플래시 메모리 장치(100)는 라이트 래치(121, 122)를 통해 페이 지 레지스터(111)에 저장된다. 이때 전달할 수 있는 최대의 라이트 데이터의 양은 플래시 메모리 장치(100)가 가지는 페이지 크기가 된다. 상기 라이트 데이터를 전달한 메모리 인터페이스부(200)는 플래시 메모리 장치(100)에게 프로그래밍을 하라는 제2 커맨드를 전달하고, 플래시 메모리 장치(100)는 페이지 레지스터(111)에 있는 데이터를, 셀 어레이(110)의 프로그램되는 시간인 tPROG 동안 셀 어레이(110)에 프로그래밍을 진행한다. 본 발명의 쓰기 동작은 기존의 방식과 같이 제2 쓰기 커맨드 이후 플래시 메모리 장치(100)는 비지 상태로 전환되고, 셀 어레이(110)에서 프로그램이 진행된다. 또한, 셀 어레이(110)의 프로그램이 완료된 후, 플래시 메모리 장치(100)는 레디 상태로 전환되어 다른 동작을 진행할 수 있다.Referring to FIG. 5, in order for the memory interface 200, which is a write operation of the present invention, to write data to the flash memory device 100, the memory interface 200 may write a first command and an address to be written to the flash memory device. If the write data is transferred after the transfer to the 100, the flash memory device 100 is stored in the page register 111 through the write latches 121 and 122. At this time, the maximum amount of write data that can be transferred becomes the page size of the flash memory device 100. The memory interface unit 200 that transmits the write data transmits a second command to program the flash memory device 100, and the flash memory device 100 transfers data in the page register 111 to the cell array 110. Programming is performed in the cell array 110 during t PROG , which is a programmed time. In the write operation of the present invention, the flash memory device 100 is switched to the busy state after the second write command as in the conventional method, and the program is performed in the cell array 110. In addition, after the program of the cell array 110 is completed, the flash memory device 100 may be switched to the ready state to proceed with other operations.

본 발명의 경우, 프로그램밍 시 WEB 신호의 상승 에지 및 하강 에지 모두에 유효한 라이트 데이터가 전달되므로 종래의 데이터 전달량 대비 두 배의 속도로 쓰기가 가능하다. 상기 커맨드와 주소의 전달 방법은 종래의 전달 방식과 동일하므로, 기존의 플래시 메모리 장치와의 호환성이 높다. In the present invention, since write data is transmitted to both the rising edge and the falling edge of the WEB signal during programming, writing is possible at twice the speed of the conventional data transfer amount. The command and address transfer method is the same as the conventional transfer method, and thus has high compatibility with the existing flash memory device.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다. As described above, the present invention has been described by way of limited embodiments and drawings, but the present invention is not limited to the above-described embodiments, which can be variously modified and modified by those skilled in the art to which the present invention pertains. Modifications are possible. Accordingly, the spirit of the present invention should be understood only by the claims set forth below, and all equivalent or equivalent modifications thereof will belong to the scope of the present invention.

도 1은 종래의 플래시 메모리 인터페이스 장치에서의 읽기 동작을 설명하기 위한 읽기 타이밍(Timing)을 도시한 것이다.FIG. 1 illustrates read timings for explaining a read operation in a conventional flash memory interface device.

도 2는 종래의 플래시 메모리 인터페이스 장치에서의 쓰기 동작을 설명하기 위한 쓰기 타이밍(Timing)을 도시한 것이다.2 illustrates write timings for explaining a write operation in a conventional flash memory interface device.

도 3은 본 발명의 일실시예에 의한 동기화된 더블 데이터 레이트 플래시 메모리 장치 및 그 인터페이스 장치를 포함하는 플래시 메모리 저장 시스템의 구성요소를 도시한 블록도이다.3 is a block diagram illustrating components of a flash memory storage system including a synchronized double data rate flash memory device and an interface device thereof according to an embodiment of the present invention.

도 4는 본 발명의 일실시예에 의한 플래시 메모리 저장 시스템에서의 읽기 타이밍을 도시한 것이다.4 illustrates read timing in a flash memory storage system according to an exemplary embodiment of the present invention.

도 5는 본 발명의 일실시예에 의한 플래시 메모리 저장 시스템에서의 쓰기 타이밍을 도시한 것이다.5 illustrates write timing in a flash memory storage system according to an exemplary embodiment of the present invention.

Claims (17)

호스트로부터 리드 커맨드(Read Command) 및 상기 리드 커맨드에 대응하는 어드레스 정보를 수신하여, 리드된 데이터를 메모리 인터페이스부를 통하여 출력하는 플래시 메모리 장치에 있어서,A flash memory device that receives a read command from a host and address information corresponding to the read command, and outputs the read data through the memory interface unit. 하나 또는 하나 이상의 메모리 셀을 포함하는 메모리 셀 어레이;A memory cell array comprising one or more memory cells; 상기 메모리 셀 어레이로부터 상기 리드(Read)된 데이터를 저장하는 데이터 버퍼부;A data buffer unit to store the data read from the memory cell array; 상기 메모리 인터페이스부로 출력되는 DVS(Data Valid Strobe) 신호를 생성하고, 상기 DVS 신호의 출력 지연 시간을 제어하는 DLL(Delay Lock Loop) 로직부; 및A delay lock loop (DLL) logic unit generating a data valid strobe (DVS) signal output to the memory interface unit and controlling an output delay time of the DVS signal; And 상기 리드된 데이터를 상기 데이터 버퍼부로부터 상기 메모리 인터페이스부로 출력하기 위한 제어신호를 생성하는 컨트롤 로직부A control logic unit generating a control signal for outputting the read data from the data buffer unit to the memory interface unit 를 포함하고,Including, 상기 컨트롤 로직부는 상기 DVS 신호의 상승/하강 에지(Rising/falling edge)에서 상기 리드된 데이터를 상기 메모리 인터페이스부로 출력하며,The control logic unit outputs the read data to the memory interface unit at a rising / falling edge of the DVS signal. 상기 DLL 로직부는 상기 메모리 인터페이스부로부터의 WEB(Write Enable Bar) 신호를 수신하여 상기 WEB 신호 및 상기 리드된 데이터가 동기화되도록, 상기 WEB 신호를 기반으로 상기 DVS 신호의 지연을 제어하는 것을 특징으로 하는 동기화된 더블 데이터 레이트 플래시 메모리 장치.The DLL logic unit receives a WEB (Write Enable Bar) signal from the memory interface unit and controls a delay of the DVS signal based on the WEB signal so that the WEB signal and the read data are synchronized. Synchronized double data rate flash memory device. 삭제delete 제1항에 있어서,The method of claim 1, 상기 리드된 데이터는 상기 DVS 신호에 동기되어 상기 메모리 인터페이스부로 출력되는 것을 특징으로 하는 동기화된 더블 데이터 레이트 플래시 메모리 장치.And the read data is output to the memory interface unit in synchronization with the DVS signal. 제1항에 있어서,The method of claim 1, 상기 데이터 버퍼부가 상기 리드된 데이터를 저장한 이후, 상기 DLL 로직부는 상기 메모리 인터페이스부로부터 WEB(Write Enable Bar) 신호를 수신하고, 상기 리드된 데이터의 출력 지연시간을 고려한 상기 DVS 신호를 생성하는 것을 특징으로 하는 동기화된 더블 데이터 레이트 플래시 메모리 장치.After the data buffer unit stores the read data, the DLL logic unit receives a WEB (Write Enable Bar) signal from the memory interface unit and generates the DVS signal in consideration of an output delay time of the read data. A synchronized double data rate flash memory device. 제4항에 있어서,The method of claim 4, wherein 상기 메모리 인터페이스부는 상기 DVS 신호를 수신선입선출부(RFIFO, Read First In First Out)의 클럭(Clock)으로 하여 상기 리드된 데이터를 저장하는 것을 특징으로 하는 동기화된 더블 데이터 레이트 플래시 메모리 장치.And the memory interface unit stores the read data using the DVS signal as a clock of a read first in first out (RFIFO) unit. 제1항에 있어서,The method of claim 1, 상기 DVS 신호는 상기 메모리 인터페이스부의 REB(Read Enable Bar) 패드를 통하여 상기 메모리 인터페이스부에 수신되는 것을 특징으로 하는 동기화된 더블 데이터 레이트 플래시 메모리 장치.And the DVS signal is received in the memory interface unit through a REB (Read Enable Bar) pad of the memory interface unit. 제1항에 있어서,The method of claim 1, 상기 데이터 버퍼부는 The data buffer unit 상기 리드된 데이터를 임시 저장하기 위한 하나 이상의 리드래치(Read latch); 및 One or more read latches for temporarily storing the read data; And 상기 리드된 데이터를 상기 리드래치로 선택 출력하기 위한 멀티플렉서(MUX)A multiplexer (MUX) for selectively outputting the read data to the read latch 를 포함하는 것을 특징으로 하는 동기화된 더블 데이터 레이트 플래시 메모리 장치.And a synchronized double data rate flash memory device. 제1항에 있어서,The method of claim 1, 상기 메모리 셀 어레이는 The memory cell array 상기 리드된 데이터를 페이지 단위로 저장하고, 상기 페이지 단위의 상기 리드된 데이터를 상기 메모리 셀로 출력하는 페이지 레지스터(Page Register)A page register for storing the read data in page units and outputting the read data in page units to the memory cells 를 포함하는 것을 특징으로 하는 동기화된 더블 데이터 레이트 플래시 메모리 장치.And a synchronized double data rate flash memory device. 호스트로부터 라이트 커맨드(Write Command) 및 상기 라이트 커맨드에 대응하는 어드레스 정보를 메모리 인터페이스부를 통하여 수신하여, 라이트 데이터를 프로그래밍하는 플래시 메모리 장치에 있어서,A flash memory device for receiving a write command from a host and address information corresponding to the write command through a memory interface unit to program write data. 하나 이상의 메모리 셀들로 구성된 메모리 셀 어레이;A memory cell array consisting of one or more memory cells; 상기 메모리 인터페이스부를 통하여 수신한 상기 라이트 데이터를 저장하는 데이터 버퍼부;A data buffer unit for storing the write data received through the memory interface unit; 상기 메모리 인터페이스부로 출력되는 DVS(Data Valid Strobe) 신호를 생성하고, 상기 DVS 신호의 출력 지연 시간을 제어하기 위한 DLL(Delay Lock Loop) 로직부; 및A delay lock loop (DLL) logic unit configured to generate a data valid strobe (DVS) signal output to the memory interface unit and to control an output delay time of the DVS signal; And 상기 라이트 데이터를 상기 메모리 인터페이스부로부터 상기 데이터 버퍼부로 인터페이스하는 컨트롤 로직부A control logic unit for interfacing the write data from the memory interface unit to the data buffer unit 를 포함하고,Including, 상기 DLL 로직부는 상기 메모리 인터페이스부로부터의 WEB(Write Enable Bar) 신호를 수신하여 상기 WEB 신호 및 상기 라이트 데이터가 동기화되도록 상기 DVS 신호를 기반으로 상기 WEB 신호를 제어하며,The DLL logic unit receives a WEB (Write Enable Bar) signal from the memory interface unit and controls the WEB signal based on the DVS signal so that the WEB signal and the write data are synchronized. 상기 컨트롤 로직부는 상기 DVS 신호에 대응하여, 상기 WEB 신호의 상승/하강 에지(Rising/falling edge)에서 상기 라이트 데이터를 상기 메모리 셀 어레이로 프로그래밍하는 것을 특징으로 하는 동기화된 더블 데이터 레이트 플래시 메모리 장치.And the control logic unit is configured to program the write data into the memory cell array at a rising / falling edge of the WEB signal in response to the DVS signal. 삭제delete 제9항에 있어서,The method of claim 9, 상기 데이터 버퍼부는 The data buffer unit 상기 라이트 데이터를 임시 저장하기 위한 하나 이상의 라이트래치(Write latch); 및 One or more write latches for temporarily storing the write data; And 상기 라이트 데이터를 상기 라이트래치로 선택 출력하기 위한 멀티플렉서(MUX)A multiplexer (MUX) for selectively outputting the write data to the write latch 를 포함하는 것을 특징으로 하는 동기화된 더블 데이터 레이트 플래시 메모리 장치.And a synchronized double data rate flash memory device. 제9항에 있어서,The method of claim 9, 상기 메모리 셀 어레이는 The memory cell array 상기 라이트 데이터를 페이지 단위로 저장하고, 상기 페이지 단위의 상기 라이트 데이터를 상기 메모리 셀로 프로그래밍하는 페이지 레지스터(Page Register)A page register storing the write data in page units and programming the write data in page units into the memory cells 를 포함하는 것을 특징으로 하는 동기화된 더블 데이터 레이트 플래시 메모리 장치.And a synchronized double data rate flash memory device. 호스트로부터 리드 커맨드(Read Command) 및 상기 리드 커맨드에 대응하는 어드레스 정보를 플래시 메모리 장치로 전달하고, 상기 플래시 메모리 장치로부터 리드된 데이터를 수신하여 상기 호스트로 전달하는 메모리 인터페이스 장치에 있어서,A memory interface device for transmitting a read command from a host and address information corresponding to the read command to a flash memory device, and receiving data read from the flash memory device and transmitting the read data to the host. 상기 플래시 메모리 장치로부터 DVS(Data Valid Strobe) 신호를 입력 받는 REB 패드;A REB pad receiving a data valid strobe (DVS) signal from the flash memory device; 클럭 신호로부터 생성된 WEB(Write Enable bar) 신호를 상기 플래시 메모리 장치로 출력하는 WEB 패드;A web pad configured to output a write enable bar (web) signal generated from a clock signal to the flash memory device; 상기 리드(Read) 커맨드 및 상기 어드레스 정보를 전달하고, 상기 플래시 메모리 장치로부터 상기 DVS 신호에 동기된 상기 리드된 데이터 신호를 수신하는 입출력 패드;An input / output pad transferring the read command and the address information and receiving the read data signal synchronized with the DVS signal from the flash memory device; 상기 REB 패드 및 상기 입출력 패드로부터 상기 DVS 신호 및 상기 리드된 데이터 신호를 입력 받는 하나 이상의 수신선입선출부(RFIFO)One or more first-in, first-out (RFIFO) receiving the DVS signal and the read data signal from the REB pad and the input / output pad. 를 포함하고,Including, 상기 리드된 데이터는 상기 플래시 메모리 장치로부터 상기 DVS 신호에 대응하여 상기 DVS 신호의 상승/하강 에지(Rising/falling edge)에서 리드되어 수신된 것임을 특징으로 하는 메모리 인터페이스 장치. And the read data is read from the flash memory device at a rising / falling edge of the DVS signal in response to the DVS signal. 제13항에 있어서,The method of claim 13, 상기 수신선입선출부는 The first in, first out part 상기 DVS 신호를 클럭(Clock)으로 하여 상기 리드된 데이터를 저장하는 것을 특징으로 하는 메모리 인터페이스 장치.And storing the read data by using the DVS signal as a clock. 제13항에 있어서,The method of claim 13, 상기 메모리 인터페이스 장치는The memory interface device 상기 클럭 신호를 생성하는 클럭 생성기; 및A clock generator for generating the clock signal; And 상기 수신선입선출부로부터 상기 리드된 데이터 신호를 선택 출력하기 위한 멀티플렉서(MUX)A multiplexer (MUX) for selectively outputting the read data signal from the first-in first-out section 를 더 포함하는 것을 특징으로 하는 메모리 인터페이스 장치.The memory interface device further comprises. 호스트로부터 라이트 커맨드(Write Command) 및 상기 라이트 커맨드에 대응하는 어드레스 정보를 플래시 메모리 장치로 전달하고, 라이트 데이터를 상기 플래시 메모리 장치로 전달하는 메모리 인터페이스 장치에 있어서,A memory interface device for transferring a write command and address information corresponding to the write command from a host to a flash memory device, and transferring write data to the flash memory device. 클럭 신호로부터 생성된 WEB(Write Enable bar) 신호를 상기 플래시 메모리 장치로 출력하는 WEB 패드;A web pad configured to output a write enable bar (web) signal generated from a clock signal to the flash memory device; 상기 라이트 커맨드 및 상기 어드레스 정보를 전달하고, 상기 WEB 신호에 동기화된 상기 라이트 데이터 신호를 상기 플래시 메모리 장치로 전달하는 입출력 패드;An input / output pad transferring the write command and the address information and transferring the write data signal synchronized with the WEB signal to the flash memory device; 상기 호스트로부터 상기 라이트 데이터 신호를 입력 받는 하나 이상의 발신선입선출부(WFIFO)One or more first in, first out (WFIFO) receiving the write data signal from the host 를 포함하고,Including, 상기 라이트 데이터는 상기 WEB 신호에 대응하여, 상기 WEB 신호의 상승/하강 에지(Rising/falling edge)에서 상기 플래시 메모리 장치로 전달되는 것을 특징으로 하는 메모리 인터페이스 장치. And the write data is transmitted to the flash memory device at a rising / falling edge of the web signal in response to the web signal. 제16항에 있어서,The method of claim 16, 상기 메모리 인터페이스 장치는The memory interface device 상기 호스트로부터 수신한 상기 라이트 데이터 신호를 선택 입력 받아 상기 플래시 메모리 장치로 출력하기 위한 멀티플렉서(MUX)A multiplexer (MUX) for selectively receiving the write data signal received from the host and outputting the write data signal to the flash memory device 를 더 포함하는 것을 특징으로 하는 메모리 인터페이스 장치.The memory interface device further comprises.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9146579B2 (en) 2012-09-14 2015-09-29 Samsung Electronics Co., Ltd. Embedded multimedia card (eMMC), host for controlling eMMC method operating eMMC system
US10642499B2 (en) 2017-08-30 2020-05-05 SK Hynix Inc. Memory controller, memory system including the same, and operation method thereof
US11031068B2 (en) 2019-08-05 2021-06-08 Samsung Electronics Co., Ltd. Memory device receiving data clock signals and operation method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570791B2 (en) 2001-08-30 2003-05-27 Micron Technology, Inc. Flash memory with DDRAM interface
US6654307B2 (en) * 2001-08-13 2003-11-25 Micron Technology, Inc. DDR synchronous flash memory with virtual segment architecture
US6741497B2 (en) 2001-08-30 2004-05-25 Micron Technology, Inc. Flash memory with RDRAM interface

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6654307B2 (en) * 2001-08-13 2003-11-25 Micron Technology, Inc. DDR synchronous flash memory with virtual segment architecture
US6570791B2 (en) 2001-08-30 2003-05-27 Micron Technology, Inc. Flash memory with DDRAM interface
US6741497B2 (en) 2001-08-30 2004-05-25 Micron Technology, Inc. Flash memory with RDRAM interface

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9146579B2 (en) 2012-09-14 2015-09-29 Samsung Electronics Co., Ltd. Embedded multimedia card (eMMC), host for controlling eMMC method operating eMMC system
US10642499B2 (en) 2017-08-30 2020-05-05 SK Hynix Inc. Memory controller, memory system including the same, and operation method thereof
US11031068B2 (en) 2019-08-05 2021-06-08 Samsung Electronics Co., Ltd. Memory device receiving data clock signals and operation method thereof
US11423970B2 (en) 2019-08-05 2022-08-23 Samsung Electronics Co., Ltd. Memory device receiving data clock signals and operation method thereof

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