KR100876871B1 - Method and device for reducing current consumption in a memory, and a semiconductor memory device using this - Google Patents

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Abstract

센스 앰프에서의 센싱이 완료되는 시점에서 센스 앰프와 워드 라인을 오프시킴으로써 불필요한 전류 소모를 줄이는 메모리 제어회로 및 이를 이용하는 반도체 메모리 장치가 개시된다. 본 발명은 센스 앰프의 센싱 결과를 검출하여, 센싱 결과에 의해 센싱이 완료된 시점에서 센스 앰프를 디스에이블시킨다. Disclosed are a memory control circuit which reduces unnecessary current consumption by turning off a sense amplifier and a word line at a time when sensing in a sense amplifier is completed, and a semiconductor memory device using the same. The present invention detects the sensing result of the sense amplifier, and disables the sense amplifier at the time point of sensing is completed by the sensing result.

센스 앰프, 워드 라인, 센싱 완료, 검출Sense Amplifier, Word Line, Sensing Complete, Detect

Description

메모리에서의 전류 소모를 감소시키기 위한 제어 방법 및 장치와 이를 이용하는 반도체 메모리 장치{METHOD AND DEVICE FOR REDUCING CURRENT CONSUMPTION IN A MEMORY, AND A SEMICONDUCTOR MEMORY DEVICE USING THIS}TECHNICAL AND DEVICE FOR REDUCING CURRENT CONSUMPTION IN A MEMORY, AND A SEMICONDUCTOR MEMORY DEVICE USING THIS

도 1은 종래의 메모리에서의 전류 경로를 도시하는 도면.1 shows a current path in a conventional memory.

도 2는 본 발명에 의한 제어 장치의 블록도.2 is a block diagram of a control device according to the present invention;

도 3은 본 발명의 센스 증폭부(sense amplifier part)의 회로도.3 is a circuit diagram of a sense amplifier part of the present invention.

도 4는 본 발명의 센스 검출부(sense detection part)의 회로도.4 is a circuit diagram of a sense detection part of the present invention.

도 5는 본 발명의 검출 합산부(detection summation part)의 회로도.5 is a circuit diagram of a detection summation part of the present invention.

도 6은 본 발명의 제어부(controller part)의 회로도.6 is a circuit diagram of a controller part of the present invention.

도 7은 본 발명의 제어신호 생성부의 회로도.7 is a circuit diagram of a control signal generator of the present invention.

도 8은 데이터 폭이 8인 경우의 전체 회로 구성도.8 is an overall circuit configuration diagram when the data width is 8;

도 9는 본 발명의 다른 실시예에서의 검출 합산부의 회로도.Fig. 9 is a circuit diagram of a detection adder in another embodiment of the present invention.

본 발명은 메모리에서의 전류 소모를 감소시키기 위한 제어 방법 및 장치와 이를 이용하는 반도체 메모리 장치에 관한 것으로, 특히 센스 앰프에서의 센싱이 완료되는 시점에서 센스 앰프와 워드 라인을 오프시킴으로써 불필요한 전류 소모를 줄이는 것에 관련된다. The present invention relates to a control method and apparatus for reducing current consumption in a memory and a semiconductor memory device using the same. In particular, the present invention reduces unnecessary current consumption by turning off a sense amplifier and a word line when sensing in a sense amplifier is completed. It is related to

종래의 메모리 소자 설계에서는 일정한 폭의 펄스를 이용하여 센스 앰프와 워드 라인을 제어하였다. 그러므로 판독 동작시 센스 앰프의 동작이 완료된 이후에도 센스 앰프와 워드 라인을 통한 전류 경로가 존재하여 불필요한 전류 소모가 증가하였다. In the conventional memory device design, the sense amplifier and the word line are controlled by using a pulse of a constant width. Therefore, even after the operation of the sense amplifier is completed during the read operation, there is a current path through the sense amplifier and the word line, thereby increasing unnecessary current consumption.

도 1은 종래의 SRAM에서 센스 앰프와 워드 라인이 인에이블되어 있을 때 형성되는 전류 경로를 도시한 것으로서, 각각의 제어신호(pse, wlen)가 디스에이블될 때까지 전류 경로가 형성되는 것을 알 수 있다. 즉 종래에는 SRAM 메모리 소자의 판독 동작 중에 센스 앰프의 동작이 완료된 이후에도 센스 앰프 및 워드 라인이 인에이블되어 있어 불필요한 전류를 소모하였다. 1 illustrates a current path formed when a sense amplifier and a word line are enabled in a conventional SRAM, and it can be seen that a current path is formed until each control signal (pse and wlen) is disabled. have. That is, conventionally, even after the operation of the sense amplifier is completed during the read operation of the SRAM memory device, the sense amplifier and the word line are enabled, thus consuming unnecessary current.

따라서 본 발명은 일정한 폭의 펄스에 의해서가 아니라 센스 앰프에서의 센싱 결과를 이용하여 센스 앰프와 워드 라인을 자동적으로 오프시킴으로써 불필요한 전류 소모를 줄이는 것을 목적으로 한다. Accordingly, an object of the present invention is to reduce unnecessary current consumption by automatically turning off the sense amplifier and the word line by using the sensing result of the sense amplifier, not by a constant pulse.

전술한 바와 같은 목적을 달성하기 위하여 본 발명은 메모리에서의 전류 소모를 감소시키기 위한 제어 방법에 있어서, 센스 앰프의 센싱 결과를 검출하는 단계와, 센싱 결과에 의해 센싱이 완료된 시점에서 센스 앰프를 디스에이블시키는 단계를 구비한 것을 특징으로 한다. In order to achieve the above object, the present invention provides a control method for reducing current consumption in a memory, the method comprising: detecting a sensing result of a sense amplifier, and disabling the sense amplifier at a time when sensing is completed by the sensing result. It characterized in that it comprises a step of enabling.                     

센싱 결과에 의해 센싱이 완료된 시점에서 워드라인을 또한 디스에이블시킨다. 센싱 완료 시점은 센스 앰프의 두 출력에 대해 XOR 연산을 수행함으로써 판정된다. The word line is also disabled at the time when sensing is completed by the sensing result. The sensing completion time is determined by performing an XOR operation on two outputs of the sense amplifier.

또한 본 발명은 반도체 메모리 장치에 있어서, 데이터를 저장하는 메모리 셀 어레이부와, 메모리 셀 어레이부로부터 데이터를 판독하는 복수의 센스 앰프와, 복수의 센스 앰프의 센싱 결과를 검출하는 수단과, 센싱 결과 검출 수단에 의해 복수의 센스 앰프 모두에서 센싱이 완료된 것으로 판정되면 센스 앰프를 디스에이블시키는 제어신호를 생성하는 제어수단을 구비한 것을 특징으로 한다. In addition, the present invention provides a semiconductor memory device, comprising: a memory cell array unit for storing data, a plurality of sense amplifiers for reading data from the memory cell array unit, means for detecting sensing results of the plurality of sense amplifiers, and a sensing result And detecting means for generating a control signal for disabling the sense amplifier when it is determined by the detecting means that the sensing is completed in all of the plurality of sense amplifiers.

또한 본 발명은 반도체 메모리 장치에 있어서, 데이터를 저장하는 메모리 셀 어레이부와, 메모리 셀 어레이부로부터 데이터를 판독하는 복수의 센스 앰프와, 복수의 센스 앰프의 센싱 결과를 검출하는 수단과, 센싱 결과 검출 수단에 의해 복수의 센스 앰프 중에서 어느 하나에서 센싱이 완료된 것으로 판정되면 센스 앰프를 디스에이블시키는 제어신호를 생성하는 제어수단을 구비한 것을 특징으로 한다. In addition, the present invention provides a semiconductor memory device, comprising: a memory cell array unit for storing data, a plurality of sense amplifiers for reading data from the memory cell array unit, means for detecting sensing results of the plurality of sense amplifiers, and a sensing result And detecting means for generating a control signal for disabling the sense amplifier if it is determined by the detecting means that any one of the plurality of sense amplifiers has been sensed.

전술한 바와 같은 본 발명에 의하면 센싱이 완료된 이후에 불필요하게 센스 앰프나 워드 라인을 경유하여 전류 경로가 형성되는 것을 방지하므로써, 불필요한 전류 소모를 줄일 수 있는 이점이 있다. According to the present invention as described above, since the current path is prevented from being unnecessarily formed via the sense amplifier or the word line after the sensing is completed, unnecessary current consumption is reduced.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 또는 신호를 가리킨다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; Like reference numerals in the drawings indicate the same or similar components or signals.

도 2는 본 발명에 의한 전류 제어 장치의 블록도이다. 도 2에서 점선으로 표시된 부분(200)이 본 발명에 의한 전류 제어 장치이며, 이는 센스 검출부(203)와 검출 합산부(205)와 제어부(207)와 제어신호 생성부(209)를 구비하고 있다. 2 is a block diagram of a current control device according to the present invention. A portion 200 indicated by a dotted line in FIG. 2 is a current control device according to the present invention, which includes a sense detector 203, a detection adder 205, a controller 207, and a control signal generator 209. .

도 3은 도 2에 도시된 센스 증폭부(201)의 회로도이다. 도 3a는 첫째단의 센스 앰프를, 도 3b는 둘째단의 센스 앰프를, 도 3c는 출력 드라이버를 각각 도시하고 있다. 센스 증폭부(201)는 비트 라인 쌍의 미세 전압차를 Vcc 레벨까지 증폭하는 역할을 한다. 도 3a에 도시된 첫째단 센스 앰프는 이중 종단 전류 미러형(double ended current mirror type)이며, 도 3b에 도시된 둘째단 센스 앰프는 PMOS 크로스 커플형(cross couple type)이다. 이중 종단 전류 미러형 센스 앰프는 크로스 커플형 센스 앰프에 비해 노이즈에 덜 민감하기 때문에 미세한 비트 라인 쌍의 전압을 증폭하는데 주로 쓰이고, 크로스 커플형 센스 앰프는 첫째단의 증폭된 신호를 이용하여 빠른 증폭을 하기 위하여 쓰인다. 3 is a circuit diagram of the sense amplifier 201 shown in FIG. 2. 3A shows a sense amplifier of the first stage, FIG. 3B shows a sense amplifier of the second stage, and FIG. 3C shows an output driver. The sense amplifier 201 amplifies the minute voltage difference between the bit line pairs to the Vcc level. The first stage sense amplifier shown in FIG. 3A is a double ended current mirror type, and the second stage sense amplifier shown in FIG. 3B is a PMOS cross couple type. Dual-ended current mirror type sense amplifiers are less sensitive to noise than cross-coupled sense amplifiers, so they are mainly used to amplify voltages in fine pairs of bit lines. Cross-coupled sense amplifiers can be quickly amplified using the first amplified signal. Used to do

입력 신호(bit, bitb)는 셀 데이터의 정보가 비트 라인 쌍을 통해 나타난 미세한 전압차(대략 100㎷ 내외)로서, 첫째단 센스 앰프(300)의 입력으로 사용된다. 센스 앰프 인에이블 신호(pse1, pse2)는 도 2의 제어신호 생성부(209)에서 만들어지는 신호로서 각각 첫째단 센스 앰프와 둘째단 센스 앰프를 인에이블시키는데 사용되며, 하이 상태에서 센스 앰프를 인에이블시킨다. pse2 신호는 pse1 신호에 의해 비트 라인 쌍의 전압차가 6 내지 7배 정도 증폭된 뒤에 인에이블된다. 도 3c에서 pso 신호는 둘째단의 센스 앰프(302)에서 증폭된 결과를 출력 버퍼로 전달하기 위한 드라이버를 제어하는 신호로서, 하이 상태일 때 활성화된다. 일반적으로 pse2 신호보다 1 내지 2㎱ 늦게 인에이블된다. 이러한 구조의 센스 앰프는 SRAM에서 일반적인 것이다. The input signals (bit, bitb) are minute voltage differences (approximately about 100 mA) in which cell data information is displayed through pairs of bit lines, and are used as inputs of the first sense amplifier 300. The sense amplifier enable signals pse1 and pse2 are signals generated by the control signal generator 209 of FIG. 2 and used to enable the first sense amplifier and the second sense amplifier, respectively, and enable the sense amplifier in a high state. Enable it. The pse2 signal is enabled after the voltage difference of the bit line pair is amplified by 6 to 7 times by the pse1 signal. In FIG. 3C, the pso signal is a signal for controlling a driver for transmitting the amplified result of the second stage sense amplifier 302 to the output buffer and is activated when the signal is high. Typically enabled 1 to 2 ms later than the pse2 signal. This type of sense amplifier is common in SRAM.                     

도 4는 도 2의 센스 검출부(203)의 회로도이다. 도 4에 도시되어 있는 바와 같이 sa2o 신호와 sa2ob 신호에 대해 XOR 논리 연산을 수행한다. 이 회로의 두 입력 sa2o 신호와 sa2ob 신호는 둘째단 센스 앰프(302)의 출력이다. sa2o 신호와 sa2ob 신호는 센스 앰프(302)가 인에이블되기 전까지 pse2에 의해 Vcc로 프리챠지 되어 있다. 이후 센스 앰프(302)가 동작하여 센스 앰프(302)의 증폭이 끝나면 본 회로(203)가 그 결과를 검출하게 되는데, 센스 앰프(302)의 동작이 완료되면 로우 신호로 활성화된다. 일반적으로 센스 앰프가 동작하기 이전에 sa2o 신호와 sa2ob 신호는 Vcc로 프리챠지 되어 있기 때문에 센스 검출부의 초기 출력(sa_end)은 하이 레벨이다. 이후 센스 앰프가 동작하여 둘째단의 센스 앰프(302)의 동작이 완료되면 sa2o 신호와 sa2ob 신호는 한 쪽이 하이 레벨이면 다른 쪽이 로우 레벨을 유지하므로 sa_end 신호가 하이 레벨에서 로우 레벨로 바뀌면서 센스 앰프의 동작이 완료되었음을 알려준다. 4 is a circuit diagram of the sense detector 203 of FIG. 2. As shown in FIG. 4, an XOR logic operation is performed on the sa2o and sa2ob signals. The two input sa2o and sa2ob signals of this circuit are the outputs of the second stage sense amplifier 302. The sa2o and sa2ob signals are precharged to Vcc by pse2 until the sense amplifier 302 is enabled. After the amplification of the sense amplifier 302 is completed by the sense amplifier 302, the circuit 203 detects the result. When the operation of the sense amplifier 302 is completed, the low signal is activated. In general, since the sa2o and sa2ob signals are precharged to Vcc before the sense amplifier operates, the initial output (sa_end) of the sense detector is at a high level. After the sense amplifier operates and the operation of the second stage sense amplifier 302 is completed, the sa2o signal and the sa2ob signal are maintained at the low level when one side is a high level, so the sa_end signal changes from the high level to the low level. This indicates that the amplifier has completed its operation.

도 5는 도 2의 검출 합산부(205)의 회로도이다. 각각의 입력은 센스 검출부(203)의 출력이다. 이 회로의 역할은 각각의 센스 앰프의 센싱이 완료되었음을 감지하는 것이다. 회로의 안정적인 동작을 위해 모든 센스 앰프의 동작이 완료되면 워드 라인과 센스 앰프 인에이블 신호를 오프시키는 것이 필요한데, 본 회로(205)는 이러한 역할을 하는 회로로서, 모든 센스 앰프의 동작이 완료되면 출력 신호(sa_sum)가 로우 레벨에서 하이 레벨로 바뀐다. 이 회로(205)의 출력은 제어부(207)의 입력으로 사용된다. FIG. 5 is a circuit diagram of the detection adder 205 of FIG. 2. Each input is an output of the sense detector 203. The role of this circuit is to sense that the sensing of each sense amplifier is complete. For the stable operation of the circuit, it is necessary to turn off the word line and the sense amplifier enable signal when the operation of all sense amplifiers is completed. This circuit 205 is a circuit that performs this role, and outputs when the operation of all sense amplifiers is completed. The signal sa_sum changes from the low level to the high level. The output of this circuit 205 is used as an input of the control unit 207.

도 6은 도 2의 제어부(207)의 회로도이다. 제어부(207)는 여러 개의 서브 블록 구조를 갖는 소자에서 활성화된 블록의 센싱 결과를 검출하여 그 결과를 출력하기 위한 회로이다. 이 회로에 포함된 지연부(601)는 센싱 이후 오프 되었던 센스 앰프 또는 워드 라인이 다시 인에이블되는 것을 방지하기 위한 것이다. 센스 증폭부(201)는 크게 센싱 회로와 프리챠지/이퀄라이즈 회로로 나뉘게 되는데, 이 둘이 같은 신호(pse1, pse2)로 제어되기 때문에 센싱이 완료되어 센스 앰프가 디스에이블되면 sa2o, sa2ob 노드가 pse2 신호에 의해 Vcc로 프리챠지 및 이퀄라이즈 된다. 이 때 센스 검출부(203)의 sa_end 신호가 하이 레벨로 되고, 이 신호는 검출 합산부(205)의 출력 신호(sa_sum)를 다시 로우 레벨로 천이시켜 워드 라인 및 센스 앰프 인에이블 신호를 활성화시키게 된다. 그러므로 이러한 불필요한 동작을 막기 위해 검출 합산부(205)의 출력 신호(sa_sum)의 하이 레벨에서 로우 레벨로 변하는 신호를 정규 동작일 때의 pwl 신호, pse 신호가 디스에이블되는 시간까지 지연시키기 위한 것이다. 6 is a circuit diagram of the controller 207 of FIG. 2. The controller 207 is a circuit for detecting a sensing result of an activated block in an element having a plurality of sub-block structures and outputting the result. The delay unit 601 included in this circuit is for preventing the sense amplifier or the word line, which has been turned off after sensing, from being enabled again. The sense amplifier 201 is largely divided into a sensing circuit and a precharge / equalization circuit. When the sensing amplifier is disabled because the sensing is completed because the two are controlled by the same signals pse1 and pse2, the sa2o and sa2ob nodes are pse2. The signal is precharged and equalized to Vcc. At this time, the sa_end signal of the sense detector 203 becomes high level, and this signal transitions the output signal sa_sum of the detection adder 205 back to a low level to activate the word line and the sense amplifier enable signal. . Therefore, in order to prevent such unnecessary operation, the signal changing from the high level to the low level of the output signal sa_sum of the detection adder 205 is delayed until the time when the pwl signal and the pse signal are disabled in the normal operation.

도 7은 도 2의 제어신호 생성부(209)의 회로도이다. SRAM 소자에서 워드 라인과 센스 앰프를 인에이블시키기 위해 peq 펄스를 이용하여 일정한 폭을 갖는 pwl 신호, pse 신호를 만드는 일반적인 회로이다. 여기서 pwl 신호는 워드 라인을 제어하는 신호이고, pse1, pse2 신호는 센스 앰프를 제어하는 신호이다. 이 회로의 입력 신호(auto_cutb)는 제어부(207)의 출력 신호로서, 이 신호가 로우 레벨로 바뀌면 pwl 신호와 pse 신호를 디스에이블시키게 된다. 즉, 모든 센스 앰프의 센싱이 완료되면 제어부(207)의 출력 신호(auto_cutb)가 하이 레벨에서 로우 레벨로 천이하면서 pwl 신호와 pse 신호가 자동적으로 오프되게 되어 센싱 이후에 셀과 센스 앰프에서 불필요하게 소모되었던 전류를 줄일 수 있게 된다. FIG. 7 is a circuit diagram of the control signal generator 209 of FIG. 2. In SRAM devices, peq pulses are used to generate pwl and pse signals with constant widths to enable word lines and sense amplifiers. Here, the pwl signal is a signal for controlling a word line, and the pse1 and pse2 signals are signals for controlling a sense amplifier. The input signal auto_cutb of this circuit is an output signal of the control unit 207. When the signal changes to the low level, the pwl signal and the pse signal are disabled. That is, when sensing of all sense amplifiers is completed, the output signal (auto_cutb) of the control unit 207 transitions from the high level to the low level, and the pwl signal and the pse signal are automatically turned off, which is unnecessary in the cell and the sense amplifier after sensing. The current consumed can be reduced.

도 8은 데이터 폭이 8일 때의 제안된 회로가 구성되는 것을 블록도로 도시한 것이다. 도 8에 도시되어 있는 바와 같이, 8개의 센스 앰프에 의해 검출된 결과가 센스 검출부를 경유하여 검출 합산부에서 합산되며, 이는 제어부를 경유하여 제어신호 생성부에 입력되므로써 센스 앰프 및/또는 워드 라인을 제어하는 제어신호를 생성하게 된다. 8 shows a block diagram of the proposed circuit when the data width is eight. As shown in Fig. 8, the results detected by the eight sense amplifiers are summed in the detection summation section via the sense detection section, which is input to the control signal generation section via the control section so that the sense amplifier and / or word line It generates a control signal for controlling the.

도 9는 본 발명의 다른 실시예에서의 검출 합산부를 도시한 것이다. 본 실시예의 경우 센스 앰프 인에이블 신호를 자동적으로 차단하기 위해서는 auto_cutb 신호가 제어신호 생성부(209)로 전달되어 워드 라인 및 센스 앰프를 제어하는 신호(pwl, pse)를 로우로 디스에이블시키고, 이 결과가 다시 센스 증폭부(201)로 피드백 되어 pse1 신호와 pse2 신호와 pse 신호를 각각 로우로 디스에이블시켜야 한다. 이는 여러 경로를 거쳐야 되므로 센싱 완료 검출 이후에 센스 앰프가 디스에이블 되기까지 시간 지연이 생기는 문제가 있다. 도 9에 도시된 검출 합산부는 이를 보완하기 위한 것으로서, 하나의 센스 앰프의 센싱 결과만을 검출하여 그 결과로 모든 센스 앰프를 먼저 디스에이블 시킨 후 제어신호 생성부(209)의 pwl 신호와 pse 신호를 오프시킴으로써 신호 경로를 통한 시간 지연을 예방하고, 센스 검출부(203) 및 센스 합산부(203)에 들어가는 회로도 줄일 수 있어 레이아웃 면적도 크게 줄일 수 있는 장점이 있다. 하지만 이런 회로를 채용할 경우 안정성의 문제에서는 바람직하지 않다. 9 shows a detection adder in another embodiment of the present invention. In the present embodiment, in order to automatically cut off the sense amplifier enable signal, an auto_cutb signal is transmitted to the control signal generator 209 to disable the signals pwl and pse controlling the word line and the sense amplifier low. The result is fed back to the sense amplifier 201 to disable the pse1 signal, the pse2 signal, and the pse signal, respectively. Since it must go through several paths, there is a problem that a time delay occurs until the sense amplifier is disabled after detection of sensing completion. The detection summing unit shown in FIG. 9 compensates for this and detects only the sensing result of one sense amplifier, and as a result disables all sense amplifiers first, and then the pwl and pse signals of the control signal generator 209. By turning off, it is possible to prevent the time delay through the signal path and to reduce the circuits that enter the sense detector 203 and the sense summing unit 203, thereby greatly reducing the layout area. However, employing such a circuit is not preferable in terms of stability.

지금까지는 주로 센스 앰프와 관련된 메모리 제어회로라는 관점에서 기술되 었으나, 동일한 특징을 갖는 메모리 제어회로를 구비한 메모리 장치에 대해서도 본 기재는 뒷받침하고 있다. 앞에서 설명된 실시예는 단지 본 발명을 당업자가 이해하기 용이하도록 구체화하기 위한 것으로서, 본 발명의 권리범위를 한정하려는 것은 아니다. 당업자들은 본 발명의 권리범위 안에서 상기 실시예의 구성에 대한 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 권리범위는 후술하는 특허청구범위에 의하여 정하여진다. Although described so far in terms of memory control circuits primarily associated with sense amplifiers, the present description also supports memory devices having memory control circuits having the same characteristics. The above-described embodiments are merely intended to embody the present invention for easy understanding by those skilled in the art, and are not intended to limit the scope of the present invention. Those skilled in the art should note that various modifications and changes to the construction of the above embodiments are possible within the scope of the present invention. The scope of the invention is defined by the claims that follow.

전술한 바와 같은 본 발명에 의하면 센싱이 완료된 이후에 불필요하게 센스 앰프나 워드 라인을 경유하여 전류 경로가 형성되는 것을 방지하므로써, 불필요한 전류 소모를 줄일 수 있는 이점이 있다. According to the present invention as described above, since the current path is prevented from being unnecessarily formed via the sense amplifier or the word line after the sensing is completed, unnecessary current consumption is reduced.

Claims (13)

삭제delete 메모리에서의 전류 소모를 감소시키기 위한 제어 방법에 있어서,In the control method for reducing the current consumption in the memory, 복수개의 센스 앰프의 센싱 결과 센싱 동작이 완료되었는지 여부를 검출하는 단계와,Detecting whether the sensing operation of the plurality of sense amplifiers is completed; 상기 센싱 결과에서 활성화된 블록의 센싱 결과를 검출하여 소정 시간 지연하는 출력하는 단계와, Detecting a sensing result of an activated block from the sensing result and outputting a delayed time by a predetermined time; 상기 센싱 결과 복수의 센스 앰프의 센싱이 완료된 시점에서 상기 복수의 센스 앰프와 셀 에레이부의 워드라인을 디스에이블시키는 단계를Disabling word lines of the plurality of sense amplifiers and the cell array unit when the sensing of the plurality of sense amplifiers is completed. 구비한 것을 특징으로 하는 메모리 제어방법.Memory control method characterized in that provided. 제2항에 있어서,The method of claim 2, 상기 센싱 완료 시점은 상기 센스 앰프의 두 출력에 대해 XOR 연산을 수행함으로써 판정되는 것을 특징으로 하는 메모리 제어방법. The sensing completion time point is determined by performing an XOR operation on two outputs of the sense amplifier. 삭제delete 반도체 메모리 장치에 있어서,In a semiconductor memory device, 데이터를 저장하는 메모리 셀 어레이부와,A memory cell array unit for storing data; 상기 메모리 셀 어레이부로부터 데이터를 판독하는 센스 앰프와,A sense amplifier for reading data from the memory cell array unit; 상기 센스 앰프의 센싱 동작이 완료 되었는지 여부를 검출하는 검출수단과,Detecting means for detecting whether the sensing operation of the sense amplifier is completed; 상기 검출수단의 출력 신호를 소정 시간 지연하여 활성화된 블록의 센싱 결과를 검출하는 출력하는 제어부; 및 A control unit for outputting a sensing result of the activated block by delaying an output signal of the detecting unit by a predetermined time; And 상기 검출 수단에 의해 상기 센스 앰프에서의 센싱이 완료된 것으로 판정되면 상기 센스 앰프 및 메모리 셀 어레이부 주위의 워드 라인을 디스에이블시키는 제어신호를 생성하는 제어신호 생성부를A control signal generation unit for generating a control signal for disabling word lines around the sense amplifier and the memory cell array unit when it is determined by the detection means that sensing in the sense amplifier is completed; 구비하는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device, characterized in that provided. 제 5항에 있어서, 상기 검출수단은 상기 센스 앰프의 두 출력에 대해 XOR 연산을 수행하는 논리 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.6. The semiconductor memory device according to claim 5, wherein said detecting means comprises a logic gate for performing an XOR operation on two outputs of said sense amplifier. 반도체 메모리 장치에 있어서,In a semiconductor memory device, 데이터를 저장하는 메모리 셀 어레이부와,A memory cell array unit for storing data; 상기 메모리 셀 어레이부로부터 데이터를 판독하는 복수의 센스 앰프와,A plurality of sense amplifiers for reading data from the memory cell array unit; 상기 복수의 센스 앰프의 센싱 결과를 검출하는 복수의 검출수단과,A plurality of detection means for detecting a sensing result of the plurality of sense amplifiers; 상기 센싱 결과를 검출하는 수단에 의해 검출된 센싱 결과를 합산하여 각각의 센스 앰프의 센싱이 완료 되었는지 여부를 감지하는 검출 합산부; A detection adder which detects whether the sensing of each sense amplifier is completed by summing the sensing results detected by the means for detecting the sensing result; 상기 검출합산부의 출력에서 활성화된 블록의 센셍 결과를 검출하여 소정 시간 지연하여 출력하는 제어부; 및 A controller which detects a sensing result of an activated block at an output of the detection adder and outputs the delayed predetermined time; And 상기 제어부의 출력 신호와 센스 앰프 인에이블 신호를 조합하여 상기 복수의 센스 앰프 모두에서 센싱이 완료된 것으로 판정되면 상기 복수의 센스 앰프 모두를 디스에이블시키는 제어신호를 생성하는 제어신호 생성부를A control signal generator configured to combine the output signal of the controller and the sense amplifier enable signal to generate a control signal for disabling all of the plurality of sense amplifiers when it is determined that sensing is completed in all of the plurality of sense amplifiers 구비한 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device comprising: 제7항에 있어서,The method of claim 7, wherein 상기 제어신호 생성부는 상기 복수의 센스 앰프 모두를 디스에이블 시키는 제어신호 및 메모리 셀 어레이부 주위의 워드라인을 디스에이블시키는 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치. And the control signal generation unit generates a control signal for disabling all of the plurality of sense amplifiers and a control signal for disabling word lines around the memory cell array unit. 제 7항에 있어서, 상기 제어신호 생성부는 상기 검출합산부의 출력신호 중 하이레벨에서 로우 레벨로 변하는 출력신호를 정규 동작일 때의 센스 앰프 제어신호(pse) 또는 워드라인 제어신호(pwl)가 디스에이블 되는 시간까지 지연시키는 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 7, wherein the control signal generator is configured to display a sense amplifier control signal pse or a word line control signal pwl during a normal operation of an output signal changing from a high level to a low level among the output signals of the detection adder. And a delay unit for delaying until the enabled time. 제 9항에 있어서, 상기 검출합산부는 모든 센스 앰프의 동작이 완료되면 센스 앰프의 동작이 완료된 것으로 판단하거나, 복수개의 센스 앰프 중 적어도 하나의 센스 앰프의 동작이 완료되면 센스 앰프의 동작이 완료된 것으로 판단하는 것을 특징으로 하는 반도체 메모리 장치. 10. The method of claim 9, wherein the detection adder determines that the operation of the sense amplifier is completed when the operation of all the sense amplifiers is completed, or that the operation of the sense amplifier is completed when the operation of at least one sense amplifier of the plurality of sense amplifiers is completed. And determining the semiconductor memory device. 제 7항에 있어서, 상기 제어부는 상기 복수의 센스 앰프 중에서 어느 하나에서 센싱이 완료된 것으로 판정되면 복수개의 센스 앰프 모두를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 7, wherein the controller is configured to disable all of the plurality of sense amplifiers when it is determined that sensing is completed in any one of the plurality of sense amplifiers. 메모리 셀 어레이부로부터 데이터를 판독하는 다수의 센스 앰프(201); 및 A plurality of sense amplifiers 201 for reading data from the memory cell array section; And 상기 다수의 센스 앰프의 센싱 완료 여부를 검출하는 다수의 센스 검출부(203)와, 상기 다수의 검출부의 출력 신호를 조합하여 상기 센스 앰프 각각의 센싱 동작 완료 여부를 검출하는 검출 합산부(205)와, 여러 개의 서브 불록 구조를 갖는 소자에서 활성화된 블록의 센싱 결과를 검출하여 그 결과를 출력하되 상기 검출 합산부의 출력을 소정시간 지연하는 제어부(207)와, 상기 제어부의 출력 신호와 센스 앰프 인에이블 신호(peq)를 조합하여 상기 센스 앰프에서의 센싱이 완료된 것으로 판정되면 상기 센스 앰프 및 메모리 셀 어레이부 주위의 워드 라인을 디스에이블시키는 제어신호를 생성하는 제어신호 생성부(209);를 A plurality of sense detectors 203 for detecting whether the plurality of sense amplifiers have been sensed or not, a detection adder 205 for detecting whether each of the sense amplifiers has completed a sensing operation by combining output signals of the plurality of detectors; And a control unit 207 for detecting a sensing result of an activated block in a device having a plurality of sub-block structures and outputting the result, but delaying the output of the detection adding unit for a predetermined time, and enabling the output signal and the sense amplifier of the control unit. A control signal generator 209 for combining a signal peq to generate a control signal for disabling word lines around the sense amplifier and the memory cell array unit when it is determined that sensing in the sense amplifier is completed; 포함하는 전류제어장치(200)를 포함하는 것을 특징으로 하는 반도체 메모리 장치Semiconductor memory device comprising a current control device 200 including 제 12항에 있어서, The method of claim 12, 상기 센스 검출부는 The sense detection unit 센스 앰프의 출력 신호 sa2o의 위상을 반전하는 제 1 인버터;A first inverter for inverting the phase of the output signal sa2o of the sense amplifier; 센스 앰프의 출력 신호 sa2ob의 위상을 반전하는 제 2 인버터;A second inverter for inverting the phase of the output signal sa2ob of the sense amplifier; 상기 제 2 인버터의 출력 신호와 상기 센스 앰프의 출력 신호 sa2o를 낸드조합하는 제 1 낸드게이트;A first NAND gate NAND combining the output signal of the second inverter and the output signal sa2o of the sense amplifier; 상기 제 1 인버터의 출력 신호와 상기 센스 앰프의 출력 신호 sa2ob를 낸드조합하는 제 2 낸드게이트;A second NAND gate NAND combining the output signal of the first inverter and the output signal sa2ob of the sense amplifier; 상기 제 1 낸드게이트의 출력과 상기 제 2 낸드 게이트의 출력을 낸드 조합하는 제 3 낸드게이트; 및A third NAND gate NAND combining the output of the first NAND gate and the output of the second NAND gate; And 상기 제 3 낸드게이트의 출력의 위상을 반전하는 제 3 인버터;A third inverter for inverting the phase of the output of the third NAND gate; 를 포함하고, Including, 상기 검출 합산부는The detection summation unit 상기 다수의 센스 검출부의 출력 신호를 입력으로 하는 다수의 제 1 노아게이트;A plurality of first nogates as outputs of the plurality of sense detectors; 상기 다수의 제 1 노아게이트의 출력을 입력으로 하는 제 4 낸드게이트; 및A fourth NAND gate which receives an output of the plurality of first NOR gates; And 상기 제 4 낸드게이트의 출력을 반전하여 출력하는 제 4 인버터;A fourth inverter for inverting and outputting the output of the fourth NAND gate; 를 포함하고, Including, 상기 제어부는The control unit 상기 검출 합산부의 출력 신호를 입력으로 하는 다수의 제 2 노아게이트;A plurality of second NOR gates which receive an output signal of the detection adder; 상기 다수의 제 2 노아게이트의 출력을 입력으로 하는 제 5 낸드게이트;A fifth NAND gate having an output of the plurality of second NOR gates; 상기 제 5 낸드게이트의 출력 신호의 위상을 반전하는 제 5 인버터;A fifth inverter for inverting the phase of the output signal of the fifth NAND gate; 상기 제 5 인버터의 출력 신호를 반전하는 지연부; 및A delay unit for inverting the output signal of the fifth inverter; And 상기 제 5 인버터의 출력 신호와 상기 지연부의 출력 신호를 낸드조합하여 출력하는 출력부;An output unit for NAND combining the output signal of the fifth inverter and the output signal of the delay unit; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device comprising a.
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