KR100875729B1 - CMOS amplifier employing a MOSF circuit structure and the MOSF circuit structure - Google Patents

CMOS amplifier employing a MOSF circuit structure and the MOSF circuit structure Download PDF

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Abstract

본 발명은 CMOS 증폭기에서 저주파 플리커 노이즈(low frequency flicker noise)를 감소시키는 MOSFET 회로 구조 및 상기 MOSFET 회로 구조를 채용한 CMOS 증폭기에 관한 것이다. 본 발명에 따른 MOSFET 소자를 구현하는 회로 구조는, VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하는 제1 클럭 신호를 입력 받는 제1 신호 입력부; VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하되, 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받는 제2 신호 입력부; 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET; 상기 제1 클럭 신호가 VDD 값을 갖는 경우, 상기 제1 MOSFET의 소스-드레인을 연결시키는 제1 스위칭부와 상기 제1 클럭 신호가 상기 제2 MOSFET의 드레인으로 인가되도록 제어하는 제2 스위칭부; 및 상기 제2 클럭 신호가 VDD 값을 갖는 경우, 상기 제2 MOSFET의 소스-드레인을 연결시키는 제3 스위칭부와 상기 제2 클럭 신호가 상기 제1 MOSFET의 드레인으로 인가되도록 제어하는 제4 스위칭부를 포함하는 것을 특징으로 한다.The present invention relates to a MOSFET circuit structure for reducing low frequency flicker noise in a CMOS amplifier and a CMOS amplifier employing the MOSFET circuit structure. A circuit structure for implementing a MOSFET device according to the present invention includes: a first signal input unit configured to receive a first clock signal for switching at a predetermined period in a VDD-VSS range; A second signal input unit configured to switch at a predetermined period in a VDD-VSS range, and receive a second clock signal having a phase opposite to that of the first clock signal; A first MOSFET connected to the first signal input unit and a second MOSFET connected to the second signal input unit; A first switching unit connecting a source-drain of the first MOSFET and a second switching unit controlling the first clock signal to be applied to the drain of the second MOSFET when the first clock signal has a VDD value; And a third switching unit connecting the source-drain of the second MOSFET and a fourth switching unit controlling the second clock signal to be applied to the drain of the first MOSFET when the second clock signal has a VDD value. It is characterized by including.

Description

ＭＯＳＦＥＴ회로 구조 및 상기 ＭＯＳＦＥＴ 회로 구조를 채용한 ＣＭＯＳ 증폭기{MOSFET CIRCUIT ARCHITECTURE AND CMOS AMPLIFIER OF HAVING THE MOSFET CIRCUIT ARCHITECTURE}MOSFET CIRCUIT ARCHITECTURE AND CMOS AMPLIFIER OF HAVING THE MOSFET CIRCUIT ARCHITECTURE

도 1은 일반적인 CMOS 증폭기의 구조를 보여주는 도면이다.1 is a view showing the structure of a general CMOS amplifier.

도 2는 CMOS 증폭기의 저주파 플리커 노이즈를 감소시키는 일반적인 기술의 일례를 설명하기 위한 도면이다. 2 is a view for explaining an example of a general technique for reducing low frequency flicker noise of a CMOS amplifier.

도 3은 CMOS 증폭기의 저주파 플리커 노이즈를 감소시키는 일반적인 기술의 다른예를 설명하기 위한 도면이다.3 is a diagram for explaining another example of a general technique for reducing low frequency flicker noise of a CMOS amplifier.

도 4는 MOSFET에서 저주파 플리커 노이즈를 감소시키는 회로 구조의 일례를 도시한 도면이다.4 is a diagram showing an example of a circuit structure for reducing low frequency flicker noise in a MOSFET.

도 5는 도 4에 도시된 회로에 대한 저주파 플리커 노이즈 측정 결과를 도시한 그래프이다.FIG. 5 is a graph illustrating low frequency flicker noise measurement results for the circuit of FIG. 4.

도 6은 본 발명의 일실시예에 따른 MOSFET 회로 구조를 도시한 도면이다.6 is a diagram illustrating a MOSFET circuit structure according to an embodiment of the present invention.

도 7은 도 6에 도시된 MOSFET 회로 구조에서 사용되는 클럭 신호들을 도시한 파형도이다.FIG. 7 is a waveform diagram illustrating clock signals used in the MOSFET circuit structure shown in FIG. 6.

도 8은 도 6에 도시된 MOSFET 회로 구조를 포함하는 CMOS 증폭기의 일례를 도시한 도면이다.FIG. 8 is a diagram showing an example of a CMOS amplifier including the MOSFET circuit structure shown in FIG.

도 9는 본 발명에 따른 CMOS 증폭기를 이용하여 측정된 저주파 노이즈 스펙트럼을 도시한 도면이다. 9 is a diagram illustrating a low frequency noise spectrum measured using a CMOS amplifier according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

810: 제1 MOSFET 회로부 820: 제2 MOSFET 회로부810: first MOSFET circuit portion 820: second MOSFET circuit portion

830: 출력 버퍼 회로 830: output buffer circuit

본 발명은 CMOS 증폭기에서 저주파 플리커 노이즈(low frequency flicker noise)를 감소시키는 MOSFET 회로 구조 및 상기 MOSFET 회로 구조를 채용한 CMOS 증폭기에 관한 것이다. The present invention relates to a MOSFET circuit structure for reducing low frequency flicker noise in a CMOS amplifier and a CMOS amplifier employing the MOSFET circuit structure.

반도체 기술은 점점 발전되어 CMOS 증폭기 등 반도체 회로를 구성하는 소자들의 사이즈도 점점 더 작아지고 있다. As semiconductor technology is advanced, the size of devices constituting semiconductor circuits such as CMOS amplifiers is also getting smaller.

도 1과 같이 입력 차동 신호들(V+, V-)을 증폭하여 증폭된 신호(VOUT)을 출력하는 차동 증폭기 구조의 CMOS 증폭기(100)는 거의 모든 분야의 회로에 널리 사용되고 있다. 오늘날 휴대폰, DMB 폰, PDA, UWB 등 고속 무선 데이터의 송수신을 위한 시스템의 발달과 더불어, 이와 같은 시스템에 적용을 위한 CMOS 증폭기(100)의 구성 소자들도 작아지고 있다. 이러한 통신용 시스템에서는 높은 SNR(Signal-to-Noise)이 요구되고 있으나, CMOS 증폭기(100)를 구성하는 소자들의 다운 스케일링(down scaling)으로 인해 저주파 플리커 노이즈, 즉, 1/f 노이즈가 커지는 문제 가 있다. 이와 같은 저주파 플리커 노이즈의 개선을 위하여 CMOS 증폭기(100)의 구성 소자들의 액티브 영역(active)을 크게 설계하는 방법이 사용될 수 있으나, 이 경우 또한 기생 커패시턴스(capacitance) 성분의 증가로 인하여 회로 동작 주파수가 제한된다는 문제가 있다. As shown in FIG. 1, the CMOS amplifier 100 having a differential amplifier structure for amplifying the input differential signals V + and V− and outputting the amplified signal VOUT is widely used in circuits of almost all fields. Today, with the development of a system for transmitting and receiving high-speed wireless data such as a mobile phone, a DMB phone, a PDA, and a UWB, the components of the CMOS amplifier 100 for application to such a system are also getting smaller. In such a communication system, a high signal-to-noise (SNR) is required, but low frequency flicker noise, i.e., 1 / f noise, increases due to down scaling of the elements constituting the CMOS amplifier 100. have. In order to improve such low frequency flicker noise, a method of designing a large active area of components of the CMOS amplifier 100 may be used, but in this case, the circuit operating frequency may increase due to an increase in the parasitic capacitance component. There is a problem of being limited.

CMOS 증폭기의 저주파 플리커 노이즈를 줄이는 일반적인 기술의 일례를 설명하기 위한 회로(200)가 도 2에 도시되어 있다. 상기 회로(200)는 CMOS 증폭기(220)의 전후에 믹서들(210, 220)을 포함한다. 전단 믹서(210)는 입력 신호(VIN)와 일정 주파수를 가지는 신호(RF1)을 합성하여 입력 신호(VIN)를 그 보다 높은 주파수 대역으로 이동시키고, 후단 믹서(230)는 CMOS 증폭기(220)의 출력 신호와 일정 주파수를 가지는 신호(RF2)을 합성하여 입력 신호(VIN) 본래의 주파수 대역으로 CMOS 증폭기(220)의 출력 신호를 복원시킨다. 그러나, 도 2에 도시된 방법을 사용한다 하더라도, 글리치(glitch) 등 저주파 플리커 노이즈를 제거하기 위하여 6차 이상의 LPF(Low Pass Filter)(240)가 요구되므로, 전체적인 회로 사이즈가 커진다는 문제점이 있다. A circuit 200 is illustrated in FIG. 2 to illustrate an example of a general technique for reducing low frequency flicker noise in a CMOS amplifier. The circuit 200 includes mixers 210 and 220 before and after the CMOS amplifier 220. The front mixer 210 synthesizes the input signal VIN and the signal RF1 having a predetermined frequency to move the input signal VIN to a higher frequency band, and the rear mixer 230 of the CMOS amplifier 220. The output signal and the signal RF2 having a predetermined frequency are synthesized to restore the output signal of the CMOS amplifier 220 to the original frequency band of the input signal VIN. However, even if the method shown in FIG. 2 is used, since the sixth or more low pass filter (LPF) 240 is required to remove low frequency flicker noise such as glitch, the overall circuit size becomes large. .

CMOS 증폭기의 플리커 노이즈를 줄이는 일반적인 기술의 다른 예가 도 3에 도시되어 있다. 도 3에 도시된 회로(300)에서는 클럭 신호

Figure 112007004408917-pat00001
1이 액티브 될 때, CMOS 증폭기(310)에 연결된 MOSFET들(M11, M12, M13)을 턴온시키고 커패시터(CAZ)의 양단을 단락시켜서 옵셋(offset)이 제거되도록 한다. 다음에, 클럭 신호
Figure 112007004408917-pat00002
2가 액티브 될 때, MOSFET들(M21, M22)을 턴온시켜서 입력 신호(VIN)가 CMOS 증폭기(310) 에서 증폭되도록 한다. 이와 같은 CDS(Correlated Double Sampling) 방식에서는 클럭 신호
Figure 112007004408917-pat00003
1의 액티브 시에 1/f 노이즈를 샘플링하여 제거시키고 있지만, 클럭 신호들(
Figure 112007004408917-pat00004
1,
Figure 112007004408917-pat00005
2)에 맞추어 연속적인(continuous) 입력 신호(VIN)를 인가시키기 어렵다는 문제점이 있다. Another example of a general technique for reducing flicker noise in a CMOS amplifier is shown in FIG. 3. In the circuit 300 shown in FIG.
Figure 112007004408917-pat00001
When 1 is active, the MOSFETs M11, M12, and M13 connected to the CMOS amplifier 310 are turned on and the both ends of the capacitor C AZ are shorted so that the offset is removed. Next, the clock signal
Figure 112007004408917-pat00002
When 2 is active, MOSFETs M21 and M22 are turned on so that input signal VIN is amplified in CMOS amplifier 310. In this CDS (Correlated Double Sampling) method, the clock signal
Figure 112007004408917-pat00003
While 1 / f noise is sampled and removed when 1 is active, the clock signals (
Figure 112007004408917-pat00004
One,
Figure 112007004408917-pat00005
According to 2), it is difficult to apply a continuous input signal VIN.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, MOSFET 회로 구조(architecture)에 있어서 연속적인 신호의 처리에 적용 가능하며 글리치나 저주파 플리커(flicker) 노이즈가 개선된 새로운 MOSFET 회로 구조를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to be applicable to the processing of continuous signals in a MOSFET circuit architecture, and a new MOSFET circuit structure with improved glitch or low frequency flicker noise. To provide.

또한, 본 발명은 새로운 MOSFET 회로 구조를 포함함으로써, 액티브 영역의 크기 증가를 최소화하면서도 연속적인 신호의 처리에 적용 가능할 뿐 아니라 글리치나 저주파 플리커 노이즈가 개선된 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다.It is also an object of the present invention to provide a new CMOS amplifier that includes a novel MOSFET circuit structure, which is applicable to the processing of continuous signals while minimizing the increase in the size of the active region, as well as improved glitch or low frequency flicker noise.

또한, 본 발명은 통신용 기저대역 CMOS 증폭기의 저주파 플리커 노이즈 특성을 개선할 수 있는 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다.It is also an object of the present invention to provide a novel CMOS amplifier capable of improving low frequency flicker noise characteristics of a baseband CMOS amplifier for communication.

또한, 본 발명은 CMOS 이미지 센서 등 미약 신호 검출 시스템에서 이용될 수 있는, 낮은 저주파 플리커 노이즈 특성을 갖는 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다. It is also an object of the present invention to provide a novel CMOS amplifier having low low frequency flicker noise characteristics that can be used in weak signal detection systems such as CMOS image sensors.

또한, 본 발명은 출력 글리치(glitch)를 최소화할 수 있도록 함으로써 연속 신호 처리에 적합한 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다.It is also an object of the present invention to provide a novel CMOS amplifier suitable for continuous signal processing by enabling output glitch to be minimized.

상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 MOSFET 소자를 구현하는 회로 구조는, VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하는 제1 클럭 신호를 입력 받는 제1 신호 입력부; VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하되, 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받는 제2 신호 입력부; 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET; 상기 제1 클럭 신호가 VDD 값을 갖는 경우, 상기 제1 MOSFET의 소스-드레인을 연결시키는 제1 스위칭부와 상기 제1 클럭 신호가 상기 제2 MOSFET의 드레인으로 인가되도록 제어하는 제2 스위칭부; 및 상기 제2 클럭 신호가 VDD 값을 갖는 경우, 상기 제2 MOSFET의 소스-드레인을 연결시키는 제3 스위칭부와 상기 제2 클럭 신호가 상기 제1 MOSFET의 드레인으로 인가되도록 제어하는 제4 스위칭부를 포함하는 것을 특징으로 한다.In order to achieve the object of the present invention as described above, the circuit structure for implementing the MOSFET device according to the present invention, the first signal input unit for receiving a first clock signal for switching at a predetermined period in the VDD-VSS range (predetermined); A second signal input unit configured to switch at a predetermined period in a VDD-VSS range, and receive a second clock signal having a phase opposite to that of the first clock signal; A first MOSFET connected to the first signal input unit and a second MOSFET connected to the second signal input unit; A first switching unit connecting a source-drain of the first MOSFET and a second switching unit controlling the first clock signal to be applied to the drain of the second MOSFET when the first clock signal has a VDD value; And a third switching unit connecting the source-drain of the second MOSFET and a fourth switching unit controlling the second clock signal to be applied to the drain of the first MOSFET when the second clock signal has a VDD value. It is characterized by including.

또한, 본 발명에 따른 MOSFET 회로 구조를 포함하는 CMOS 증폭기는, 제1 입력 신호(VIN +)가 인가되는, 한 쌍의 MOSFET을 포함하는 제1 MOSFET 회로부; 및 제2 입력 신호(VIN -)가 인가되는, 한 쌍의 MOSFET을 포함하는 제2 MOSFET 회로부를 포함하고, 상기 제1 MOSFET 회로부는, VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하는 제1 클럭 신호 및 VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하되, 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받고, 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET; 상기 제1 클럭 신호가 VDD 값을 갖는 경우, 상기 제1 MOSFET의 소스-드레인을 연결시키는 제1 스위칭부 및 상기 제1 클럭 신호가 상기 제2 MOSFET의 드레인으로 인가되도록 제어하는 제2 스위칭부; 및 상기 제2 클럭 신호가 VDD 값을 갖는 경우, 상기 제2 MOSFET의 소스-드레인을 연결시키는 제3 스위칭부와 상기 제2 클럭 신호가 상기 제1 MOSFET의 드레인으로 인가되도록 제어하는 제4 스위칭부를 포함하며, 상기 제2 MOSFET 회로부는 상기 제1 MOSFET 회로부의 거울(Mirror) 회로인 것을 특징으로 한다.In addition, a CMOS amplifier including a MOSFET circuit structure according to the present invention includes: a first MOSFET circuit portion including a pair of MOSFETs to which a first input signal V IN + is applied; And a second MOSFET circuit portion including a pair of MOSFETs to which a second input signal V IN − is applied, wherein the first MOSFET circuit portion is configured to switch at a predetermined period in the VDD-VSS range. A first MOSFET and a first MOSFET connected to the first signal input unit to receive a second clock signal having a phase opposite to that of the first clock signal while switching at a predetermined period in a first clock signal and a VDD-VSS range; A second MOSFET coupled to the two signal input; A first switching unit connecting a source-drain of the first MOSFET and a second switching unit controlling the first clock signal to be applied to the drain of the second MOSFET when the first clock signal has a VDD value; And a third switching unit connecting the source-drain of the second MOSFET and a fourth switching unit controlling the second clock signal to be applied to the drain of the first MOSFET when the second clock signal has a VDD value. And the second MOSFET circuit part is a mirror circuit of the first MOSFET circuit part.

이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하지만, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings and the contents described in the accompanying drawings, but the present invention is not limited or limited to the embodiments. Like reference numerals in the drawings denote like elements.

또한, 본 명세서에 기재된 저주파 플리커 노이즈는 1/f 노이즈와 동일한 의미이다.In addition, the low frequency flicker noise described in this specification is synonymous with 1 / f noise.

MOSFET(410)의 저주파 플리커 노이즈를 측정하기 위한 회로(400)가 도 4에 도시되어 있다. MOSFET(410)의 게이트(G)로 클럭 펄스(420)를 인가하고, 일정 회로(430)에 의하여 일정 전류(iD)를 가한 후, 드레인-소스(D-S) 간에 흐르는 전류를 측정한다. 이 때, 상기 MOSFET(410)의 게이트(G)에 클럭 펄스(420)가 인가됨에 따라, 드레인-소스(D-S) 간에 흐르는 전류에 포함된 1/f 저주파 플리커 노이즈에 의한 전류(inoise)가 감소한다. A circuit 400 for measuring low frequency flicker noise of the MOSFET 410 is shown in FIG. The clock pulse 420 is applied to the gate G of the MOSFET 410, a constant current i D is applied by the constant circuit 430, and then a current flowing between the drain and the source DS is measured. At this time, as the clock pulse 420 is applied to the gate G of the MOSFET 410, the current i noise due to 1 / f low frequency flicker noise included in the current flowing between the drain and the source DS is reduced . Decreases.

예를 들어, 도 5에 도시된 그래프와 같이, 낮은 주파수에서 큰 플리커 노이즈를 나타내는 1/f 노이즈의 파워는, MOSFET(410)의 게이트(G)에 일정 DC 바이어스를 인가할 때보다 클럭 펄스(420)를 인가하는 경우에 더 작게 나타남을 알 수 있다. 이 때, 클럭 펄스(420)의 전압 크기가 1.5V에서 -0.5V까지 변할 때, 낮은 전압을 갖는 클럭 펄스(420)에서 노이즈 파워가 더 작게 나타남을 알 수 있다. For example, as shown in the graph shown in FIG. 5, the power of 1 / f noise, which exhibits large flicker noise at low frequencies, is higher than that of clock pulses when applying a constant DC bias to gate G of MOSFET 410. It can be seen that the smaller appears when the 420 is applied. At this time, when the voltage magnitude of the clock pulse 420 varies from 1.5V to -0.5V, it can be seen that the noise power is smaller in the clock pulse 420 having a lower voltage.

본 발명에서는, 이와 같이 MOSFET의 게이트를 펄스 구동할 때, 1/f 노이즈가 감소되는 현상을 이용한 MOSFET 회로 구조 및 이를 이용한 CMOS 증폭기를 제안한다. The present invention proposes a MOSFET circuit structure using a phenomenon in which 1 / f noise is reduced when driving a gate of a MOSFET as described above, and a CMOS amplifier using the same.

도 6은 본 발명의 일실시예에 따른 MOSFET 회로 구조를 도시한 도면이다.6 is a diagram illustrating a MOSFET circuit structure according to an embodiment of the present invention.

도 6에는 일반적인 MOSFET 구조와 함께, 본 발명의 바람직한 일실시예에 따른 새로운 MOSFET 회로 구조가 도시되어 있다. 도 6에는 pMOSFET(p 채널 MOSFET)으로 구현된 MOSFET 회로 구조의 일례가 도시되어 있다. 이하 MOSFET의 예로서 P 채널 MOSFET(pMOSFET)을 이용하여 본 발명에 따른 MOSFET 회로 구조를 상세히 설명하지만, 본 발명은 이에 제한되지 아니한다. 6 shows a new MOSFET circuit structure in accordance with a preferred embodiment of the present invention, along with a general MOSFET structure. 6 shows an example of a MOSFET circuit structure implemented with a pMOSFET (p channel MOSFET). Hereinafter, a MOSFET circuit structure according to the present invention will be described in detail using a P-channel MOSFET (pMOSFET) as an example of the MOSFET, but the present invention is not limited thereto.

도 6에 도시된 본 발명에 따른 pMOSFET 회로 구조의 동작을 상세히 설명하면 아래와 같다. 우선 도 6에 도시된 pMOSFET 회로 구조에서 사용되는 클럭 신호들(

Figure 112007004408917-pat00006
1 및
Figure 112007004408917-pat00007
2)의 파형은 도 7에 도시된 것과 같다. The operation of the pMOSFET circuit structure according to the present invention shown in FIG. 6 is described in detail below. First, the clock signals used in the pMOSFET circuit structure shown in FIG.
Figure 112007004408917-pat00006
1 and
Figure 112007004408917-pat00007
The waveform of 2) is as shown in FIG.

도 7은 도 6에 도시된 MOSFET 회로 구조에서 사용되는 클럭 신호들을 도시한 파형도이다.FIG. 7 is a waveform diagram illustrating clock signals used in the MOSFET circuit structure shown in FIG. 6.

도 7에 도시된 것과 같이, 제1 클럭 신호(

Figure 112007004408917-pat00008
1) 및 제2 클럭 신호(
Figure 112007004408917-pat00009
2)는 서 로 반대의 위상을 가지고, VDD-VSS로 스위칭하며, 각각 50% 듀티 사이클(duty cycled)을 갖는 클럭 신호이다. 상기 클럭 신호들(
Figure 112007004408917-pat00010
1,
Figure 112007004408917-pat00011
2)의 서로 반대 방향으로의 위상의 변경은 실질적으로(substantially) 동시에 이루어진다. As shown in FIG. 7, the first clock signal (
Figure 112007004408917-pat00008
1) and the second clock signal (
Figure 112007004408917-pat00009
2) is a clock signal with opposite phases, switching to VDD-VSS, each with 50% duty cycled. The clock signals (
Figure 112007004408917-pat00010
One,
Figure 112007004408917-pat00011
The change of phases in opposite directions of 2) takes place substantially simultaneously.

도 7에 도시된 제1 클럭 신호(

Figure 112007004408917-pat00012
1) 및 제2 클럭 신호(
Figure 112007004408917-pat00013
2)는 각각 제1 신호 입력부(도시되지 아니함) 및 제2 신호 입력부(도시되지 아니함)으로 입력된다. 제1 신호 입력부로 입력된 제1 클럭 신호(
Figure 112007004408917-pat00014
1)는 제1 스위칭부(SW11) 및 제2 스위칭부(SW12)로 인가되어 제1 스위칭부(SW11) 및 제2 스위칭부(SW12)의 on/off를 제어하고, 제2 신호 입력부로 입력된 제2 클럭 신호(
Figure 112007004408917-pat00015
2)는 제3 스위칭부(SW21) 및 제4 스위칭부(SW22)로 인가되어 제3 스위칭부(SW21) 및 제4 스위칭부(SW22)의 on/off를 제어한다. 즉, 제1 클럭 신호(
Figure 112007004408917-pat00016
1)가 도 7에 도시된 VDD(액티브 상태)인 경우, 제1 스위칭부(SW11))는 제1 MOSFET(T1)의 소스(source)와 드레인(drain)이 단락(소스 및 드레인 간 전압이 0) 되도록 스위칭되고(제1 MOSFET(T1) 턴오프), 제2 스위칭부(SW12)는 제어 전압(VDD)가 제2 MOSFET(T2)의 드레인으로 입력되도록 스위칭한다(제2 MOSFET(T2) 턴온). 또한, 제2 클럭 신호(
Figure 112007004408917-pat00017
2)가 도 7에 도시된 VDD(액티브 상태)인 경우, 제3 스위칭부(SW21))는 제2 MOSFET(T2)의 소스(source)와 드레인(drain)이 단락(소스 및 드레인 간 전압이 0) 되도록 스위칭되고(제2 MOSFET(T2) 턴오프), 제4 스위칭부(SW122)는 제어 전압(VDD)가 제1 MOSFET(T1)의 드레인으로 입력되도록 스위칭한다(제1 MOSFET(T1) 턴온)The first clock signal shown in FIG. 7 (
Figure 112007004408917-pat00012
1) and the second clock signal (
Figure 112007004408917-pat00013
2) is input to a first signal input unit (not shown) and a second signal input unit (not shown), respectively. A first clock signal input to the first signal input unit
Figure 112007004408917-pat00014
1) is applied to the first switching unit SW11 and the second switching unit SW12 to control on / off of the first switching unit SW11 and the second switching unit SW12, and is input to the second signal input unit. Second clock signal (
Figure 112007004408917-pat00015
2) is applied to the third switching unit SW21 and the fourth switching unit SW22 to control on / off of the third switching unit SW21 and the fourth switching unit SW22. That is, the first clock signal (
Figure 112007004408917-pat00016
When 1) is VDD (active state) shown in FIG. 7, the first switching unit SW11 may have a short-circuit (a voltage between the source and the drain) of the source and the drain of the first MOSFET T1. 0) and the first MOSFET T1 is turned off, and the second switching unit SW12 switches the control voltage VDD to be input to the drain of the second MOSFET T2 (second MOSFET T2). Turn on). In addition, the second clock signal (
Figure 112007004408917-pat00017
When 2) is VDD (active state) shown in FIG. 7, the third switching unit SW21 has a short source (a voltage between the source and the drain) of the second MOSFET T2. 0) and the second MOSFET T2 is turned off, and the fourth switching unit SW122 switches so that the control voltage VDD is input to the drain of the first MOSFET T1 (first MOSFET T1). Turn on)

제1 MOSFET(T1) 및 제2 MOSFET(T2)은 P 채널 MOSFET이고, 실질적으 로(substantially) 동일한 특성을 갖는 MOSFET인 것이 바람직하다. The first MOSFET T1 and the second MOSFET T2 are P-channel MOSFETs, preferably MOSFETs having substantially the same characteristics.

도 6에 도시된 MOSFET 회로 구조를 이용하게 되면, 도 4 및 도 5를 참조하여 설명한 것과 같이, 저주파 플리커 노이즈를 감쇄시킬 수 있다. 도 6을 참조하여 상술한 MOSFET 회로 구조는 저주파 플리커 노이즈 특성을 개선하기 위한 통신용 기저대역 CMOS 증폭기 또는 CMOS 이미지 센서 등 미약 신호 검출 시스템(weak signal detecting system)에서 이용될 수 있는, 낮은 저주파 플리커 노이즈 특성을 갖는 증폭기에 이용될 수 있고, 특별히 연속 신호 처리(continuous signal processing)에 이용될 수 있다. 이러한 증폭기 구성의 일례가 도 8에 도시되어 있다. When the MOSFET circuit structure shown in FIG. 6 is used, low frequency flicker noise can be attenuated as described with reference to FIGS. 4 and 5. The MOSFET circuit structure described above with reference to FIG. 6 is a low low frequency flicker noise characteristic, which can be used in a weak signal detecting system such as a baseband CMOS amplifier or a CMOS image sensor for communication to improve low frequency flicker noise characteristics. It can be used for an amplifier having, and can be used especially for continuous signal processing. An example of such an amplifier configuration is shown in FIG.

도 8은 도 6에 도시된 MOSFET 회로 구조를 포함하는 CMOS 증폭기의 일례를 도시한 도면이다.FIG. 8 is a diagram showing an example of a CMOS amplifier including the MOSFET circuit structure shown in FIG.

도 8을 참조하면, 본 발명에 따른 MOSFET 회로 구조를 포함하는 CMOS 증폭기는 제1 MOSFET 회로부(810) 및 제2 MOSFET 회로부(820)를 포함하고, 안정적인 출력 전압을 얻기 위한 출력 버퍼(830)를 더 포함할 수 있다. Referring to FIG. 8, a CMOS amplifier including a MOSFET circuit structure according to the present invention includes a first MOSFET circuit portion 810 and a second MOSFET circuit portion 820, and includes an output buffer 830 for obtaining a stable output voltage. It may further include.

제1 MOSFET 회로부(810)는 한 쌍의 pMOSFET(T11, T12) 및 4개의 스위칭부(811 내지 814)를 포함하고, 제1 MOSFET 회로부(810)에는 제1 입력 신호(VIN +)가 인가된다. 또한, 제2 MOSFET 회로부(820)는 한 쌍의 pMOSFET(T21, T22) 및 4개의 스위칭부(821 내지 824)를 포함하고, 제2 MOSFET 회로부(820)에는 제2 입력 신호(VIN -)가 인가된다. The first MOSFET circuit unit 810 includes a pair of pMOSFETs T11 and T12 and four switching units 811 to 814, and a first input signal V IN + is applied to the first MOSFET circuit unit 810. do. In addition, the second MOSFET circuit unit 820 includes a pair of pMOSFETs T21 and T22 and four switching units 821 to 824, and the second MOSFET circuit unit 820 includes a second input signal V IN − . Is applied.

제1 MOSFET 회로부(810)는 도 6 및 도 7을 참조하여 설명한 MOSFET 회로 구 조와 동일한 구조를 가진다. 도 7에 도시된 것과 같이, 제1 클럭 신호(

Figure 112007004408917-pat00018
1) 및 제2 클럭 신호(
Figure 112007004408917-pat00019
2)는 서로 반대의 위상을 가지고, VDD-VSS로 스위칭하며, 각각 50% 듀티 사이클(duty cycled)을 갖는 클럭 신호이다. 상기 클럭 신호들(
Figure 112007004408917-pat00020
1,
Figure 112007004408917-pat00021
2)의 서로 반대 방향으로의 위상의 변경은 실질적으로 동시에 이루어진다. 이러한 제1 클럭 신호(
Figure 112007004408917-pat00022
1) 및 제2 클럭 신호(
Figure 112007004408917-pat00023
2)는 각각 제1 신호 입력부(도시되지 아니함) 및 제2 신호 입력부(도시되지 아니함)으로 입력된다. 제1 신호 입력부로 입력된 제1 클럭 신호(
Figure 112007004408917-pat00024
1)는 제1 스위칭부(811) 및 제2 스위칭부(812)로 인가되어 제1 스위칭부(811) 및 제2 스위칭부(812)의 on/off를 제어하고, 제2 신호 입력부로 입력된 제2 클럭 신호(
Figure 112007004408917-pat00025
2)는 제3 스위칭부(813) 및 제4 스위칭부(814)로 인가되어 제3 스위칭부(813) 및 제4 스위칭부(814)의 on/off를 제어한다. 즉, 제1 클럭 신호(
Figure 112007004408917-pat00026
1)가 도 7에 도시된 VDD(액티브 상태)인 경우, 제1 스위칭부(811))는 제1 MOSFET(T11)의 소스(source)와 드레인(drain)이 단락(소스 및 드레인 간 전압이 0) 되도록 스위칭되고(제1 MOSFET(T11) 턴오프), 제2 스위칭부(812)는 제어 전압(VDD)가 제2 MOSFET(T12)의 드레인으로 입력되도록 스위칭한다(제2 MOSFET(T12) 턴온). 또한, 제2 클럭 신호(
Figure 112007004408917-pat00027
2)가 도 7에 도시된 VDD(액티브 상태)인 경우, 제3 스위칭부(813))는 제2 MOSFET(T12)의 소스(source)와 드레인(drain)이 단락(소스 및 드레인 간 전압이 0) 되도록 스위칭되고(제2 MOSFET(T12) 턴오프), 제4 스위칭부(814)는 제어 전압(VDD)가 제1 MOSFET(T11)의 드레인으로 입력되도록 스위칭한다(제1 MOSFET(T11) 턴온)The first MOSFET circuit unit 810 has the same structure as the MOSFET circuit structure described with reference to FIGS. 6 and 7. As shown in FIG. 7, the first clock signal (
Figure 112007004408917-pat00018
1) and the second clock signal (
Figure 112007004408917-pat00019
2) is a clock signal with opposite phases, switching to VDD-VSS, each having 50% duty cycled. The clock signals (
Figure 112007004408917-pat00020
One,
Figure 112007004408917-pat00021
The change of phases in opposite directions of 2) is made substantially simultaneously. This first clock signal (
Figure 112007004408917-pat00022
1) and the second clock signal (
Figure 112007004408917-pat00023
2) is input to a first signal input unit (not shown) and a second signal input unit (not shown), respectively. A first clock signal input to the first signal input unit
Figure 112007004408917-pat00024
1) is applied to the first switching unit 811 and the second switching unit 812 to control the on / off of the first switching unit 811 and the second switching unit 812, input to the second signal input unit Second clock signal (
Figure 112007004408917-pat00025
2) is applied to the third switching unit 813 and the fourth switching unit 814 to control the on / off of the third switching unit 813 and the fourth switching unit 814. That is, the first clock signal (
Figure 112007004408917-pat00026
When 1) is VDD (active state) shown in FIG. 7, the first switching unit 811 is configured such that the source and the drain of the first MOSFET T11 have a short circuit (the voltage between the source and the drain is shortened). 0) and the first MOSFET T11 is turned off, and the second switching unit 812 switches the control voltage VDD to be input to the drain of the second MOSFET T12 (second MOSFET T12). Turn on). In addition, the second clock signal (
Figure 112007004408917-pat00027
When 2) is VDD (active state) shown in FIG. 7, the third switching unit 813 is configured such that the source and the drain of the second MOSFET T12 have a short circuit (the voltage between the source and the drain is shortened). 0) and the second MOSFET T12 is turned off, and the fourth switching unit 814 switches so that the control voltage VDD is input to the drain of the first MOSFET T11 (first MOSFET T11). Turn on)

상술한 것과 같이, 제1 MOSFET(610) 및 제2 MOSFET(620)은 P 채널 MOSFET이고, 실질적으로(substantially) 동일한 특성을 갖는 MOSFET인 것이 바람직하다. As described above, the first MOSFET 610 and the second MOSFET 620 are P-channel MOSFETs, preferably MOSFETs having substantially the same characteristics.

제2 MOSFET 회로부(820)는 도 6 및 도 7을 참조하여 설명한 MOSFET 회로 구조와 동일한 구조를 가지되, 상술한 제1 MOSFET 회로부(810)와는 미러(mirror) 회로를 구성한다. The second MOSFET circuit unit 820 has the same structure as the MOSFET circuit structure described with reference to FIGS. 6 and 7, but forms a mirror circuit with the above-described first MOSFET circuit unit 810.

상술한 구성을 가지는 CMOS 증폭기는 제1 및 제2 입력 신호(VIN +, VIN -)를 입력 받아 증폭하고, 제1 MOSFET 회로부(810) 및 제2 MOSFET 회로부(820)에 포함된 각 쌍의 MOSFET들을 통해 증폭된 차동 신호들을 출력할 수 있다. 제1 및 제2 입력 신호(VIN +, VIN -)에 따른 증폭된 차동 신호들은, 도 4 및 도 5에서 설명한 것과 같이 저주파 플리커 노이즈가 감쇄된 신호로서 출력된다. The CMOS amplifier having the above-described configuration receives and amplifies the first and second input signals V IN + and V IN − , and each pair included in the first MOSFET circuit 810 and the second MOSFET circuit 820. The MOSFETs can be used to output amplified differential signals. The amplified differential signals according to the first and second input signals V IN + and V IN − are output as signals in which low frequency flicker noise is attenuated, as described with reference to FIGS. 4 and 5.

본 발명에 따른 CMOS 증폭기는 안정적인 버퍼, 필터, 적분기, 또는 비교기 등으로서 이용될 목적으로 출력 버퍼 회로(830)를 더 포함할 수 있다. 출력 버퍼 회로(830)는 제1 MOSFET 회로부(810) 및 제2 MOSFET 회로부(820)로부터 증폭된 차동(differential) 신호들을 받는, N 채널 MOSFET(T6), P 채널 MOSFET(T7), 저항(R), 및 커패시터(C)를 포함할 수 있다. 출력 버퍼 회로(830)는 제1 MOSFET 회로부(810) 및 제2 MOSFET 회로부(820)로부터 증폭된 차동 신호들을 버퍼링한다. 즉, 출력 버퍼 회로(830)는 좀더 안정적이고 일정 레벨로 구동 능력이 증강된 출력 신호(VOUT)를 생성하여 출력한다.The CMOS amplifier according to the present invention may further include an output buffer circuit 830 for the purpose of being used as a stable buffer, filter, integrator, comparator, or the like. The output buffer circuit 830 receives an N channel MOSFET T6, a P channel MOSFET T7, a resistor R that receives differential signals amplified from the first MOSFET circuit portion 810 and the second MOSFET circuit portion 820. ), And a capacitor (C). The output buffer circuit 830 buffers the differential signals amplified from the first MOSFET circuit portion 810 and the second MOSFET circuit portion 820. That is, the output buffer circuit 830 generates and outputs an output signal VOUT which is more stable and has improved driving capability to a predetermined level.

또한, 구현에 따라 CMOS 증폭기에서, 제1 및 제2 입력 신호(VIN +, VIN -) 중 어 느 하나의 단자(예를 들어, VIN -)와 출력 단자(VOUT)가 연결될 수 있다. 이 경우, CMOS 증폭기는 제1 및 제2 입력 신호(VIN +, VIN -) 중 다른 신호 단자(예를 들어, VIN +)로 하나의 입력 신호를 받아 출력 단자(VOUT)로 버퍼링된 신호를 출력하는 1입력 1출력 증폭기로 동작할 수 있고, 이와 같은 구조는, 버퍼, 필터(LPF, HPF, BPF 등), 적분기, 또는 비교기 등에 이용되는 연산 증폭기 기능을 수행할 수 있다. Further, in the CMOS amplifier according to the embodiment, the first and second input signals (V IN +, V IN -) of the control slower one terminal (e.g., V IN -) and the output terminal is (VOUT) can be coupled . In this case, the CMOS amplifier receives one input signal to another signal terminal (for example, V IN + ) of the first and second input signals V IN + and V IN − and is buffered to the output terminal VOUT. It can operate as a one-input one-output amplifier for outputting a signal, and such a structure can perform an operational amplifier function used in a buffer, a filter (LPF, HPF, BPF, etc.), an integrator, or a comparator.

또한 도 8에 도시된 CMOS 증폭기가 버퍼, 필터, 적분기, 또는 비교기 등으로서의 다른 기능을 위하여 도 8에 도시된 회로에 다른 소자들이 더 포함될 수도 있고, 이러한 설계 변경은 당업자에게 자명한 것이다. In addition, other elements may be further included in the circuit shown in FIG. 8 for other functions of the CMOS amplifier shown in FIG. 8 as a buffer, a filter, an integrator, a comparator, or the like. Such a design change will be apparent to those skilled in the art.

도 9는 본 발명에 따른 CMOS 증폭기를 이용하여 측정된 저주파 노이즈 스펙트럼을 도시한 도면이다. 9 is a diagram illustrating a low frequency noise spectrum measured using a CMOS amplifier according to the present invention.

도 9를 참조하면, 종래 기술에 따른 CMOS 증폭기에서 정적(static) DC로 동작하는 경우의 1/f 노이즈와, 본 발명에 따른 CMOS 증폭기에서 1MHz 클락(clock)으로 동작하는 경우의 1/f 노이즈에 대한 시뮬레이션(simulation) 결과가 도시되어 있다. 도 9에 도시된 것과 같이, 본 발명에 따른 MOSFET 회로 구조를 이용한 CMOS 증폭기를 사용할 때, 1/f 노이즈의 파워 스펙트럼 강도(Power Spectral Density)는 정적 DC로 동작하는 경우보다 저주파 대역(10Hz 근처)에서 6dB 정도 감소되는 것을 볼 수 있다. 도 1에 도시된 종래 기술에 따르면, 6dB의 1/f 노이즈 감쇄(reduction)를 위해 액티브 영역을 4배로 증가시켜야 하지만, 본 발명에 따르면 액티브 영역을 2배 증가시켜서 1/f 노이즈 감쇄 효과를 얻을 수 있게 되고, 이를 통해 실제 회로 구현 시 회로 자체를 소형화는 물론, 전력 효율을 제고할 수 있게 된다. 9, 1 / f noise when operating at a static DC in a CMOS amplifier according to the prior art, and 1 / f noise when operating at a 1 MHz clock in a CMOS amplifier according to the present invention. The simulation results for are shown. As shown in Fig. 9, when using a CMOS amplifier using the MOSFET circuit structure according to the present invention, the power spectral density of 1 / f noise is lower in the low frequency band (near 10 Hz) than when operating with static DC. You can see that it is reduced by about 6dB. According to the prior art shown in FIG. 1, the active area should be increased four times for 6 dB of 1 / f noise reduction, but according to the present invention, the active area is doubled to obtain the 1 / f noise reduction effect. This makes it possible to miniaturize the circuit itself and increase power efficiency in actual circuit implementation.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.As described above, although the present invention has been described with reference to limited embodiments and drawings, the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains various modifications and variations from such descriptions. This is possible. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the claims below but also by the equivalents of the claims.

본 발명에 따르면, MOSFET 회로 구조(architecture)에 있어서 연속적인 신호의 처리에 적용 가능하며 글리치나 저주파 플리커(flicker) 노이즈가 개선된 새로운 MOSFET 회로 구조를 제공할 수 있다.According to the present invention, it is possible to provide a new MOSFET circuit structure which is applicable to the processing of continuous signals in the MOSFET circuit architecture and which has improved glitch or low frequency flicker noise.

또한, 본 발명에 따르면, 새로운 MOSFET 회로 구조를 이용함으로써 연속적인 신호의 처리에 적용 가능하며 글리치나 저주파 플리커 노이즈가 개선된 새로운 CMOS 증폭기를 제공할 수 있다.In addition, according to the present invention, by using the new MOSFET circuit structure, it is possible to provide a new CMOS amplifier that is applicable to the processing of continuous signals and has improved glitch or low frequency flicker noise.

또한, 본 발명에 따르면, 새로운 MOSFET 회로 구조를 포함함으로써, 액티브 영역의 크기 증가를 최소화하면서도 연속적인 신호의 처리에 적용 가능할 뿐 아니라 글리치나 저주파 플리커 노이즈가 개선된 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다.In addition, according to the present invention, a novel MOSFET circuit structure is provided to provide a novel CMOS amplifier that is not only applicable to the processing of continuous signals while minimizing the increase in the size of the active region, but also has improved glitch or low frequency flicker noise. have.

또한, 본 발명에 따르면, 통신용 기저대역 CMOS 증폭기의 저주파 플리커 노이즈 특성을 개선할 수 있는 새로운 CMOS 증폭기를 제공할 수 있다.In addition, the present invention can provide a novel CMOS amplifier capable of improving low frequency flicker noise characteristics of a baseband CMOS amplifier for communication.

또한, 본 발명에 따르면, CMOS 이미지 센서 등 미약 신호 검출 시스템(weak signal detecting system)에서 이용될 수 있는, 낮은 저주파 플리커 노이즈 특성을 갖는 새로운 CMOS 증폭기를 제공할 수 있다. Furthermore, according to the present invention, it is possible to provide a novel CMOS amplifier having low low frequency flicker noise characteristics that can be used in a weak signal detecting system such as a CMOS image sensor.

또한, 본 발명에 따르면, 출력 글리치를 최소화할 수 있도록 함으로써 연속 In addition, according to the present invention, it is possible to minimize the output glitches by continuous

신호 처리에 적합한 새로운 CMOS 증폭기를 제공할 수 있다.New CMOS amplifiers suitable for signal processing can be provided.

Claims (11)

MOSFET 소자를 구현하는 회로에 있어서,In a circuit implementing a MOSFET device, VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하는 제1 클럭 신호를 입력 받는 제1 신호 입력부;A first signal input unit configured to receive a first clock signal switching at a predetermined period in the VDD-VSS range; VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하되, 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받는 제2 신호 입력부;A second signal input unit configured to switch at a predetermined period in a VDD-VSS range, and receive a second clock signal having a phase opposite to that of the first clock signal; 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET;A first MOSFET connected to the first signal input unit and a second MOSFET connected to the second signal input unit; 상기 제1 클럭 신호가 VDD 값을 갖는 경우, 상기 제1 MOSFET의 소스-드레인을 연결시키는 제1 스위칭부와 상기 제1 클럭 신호가 상기 제2 MOSFET의 드레인으로 인가되도록 제어하는 제2 스위칭부; 및A first switching unit connecting a source-drain of the first MOSFET and a second switching unit controlling the first clock signal to be applied to the drain of the second MOSFET when the first clock signal has a VDD value; And 상기 제2 클럭 신호가 VDD 값을 갖는 경우, 상기 제2 MOSFET의 소스-드레인을 연결시키는 제3 스위칭부와 상기 제2 클럭 신호가 상기 제1 MOSFET의 드레인으로 인가되도록 제어하는 제4 스위칭부When the second clock signal has a VDD value, a third switching unit connecting the source-drain of the second MOSFET and a fourth switching unit controlling the second clock signal to be applied to the drain of the first MOSFET. 를 포함하는 것을 특징으로 하는 MOSFET 구현 회로.MOSFET implementation circuit comprising a. 제1항에 있어서, The method of claim 1, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 각각 50% 듀티(duty) 사이클(cycled) 클럭 신호인 것을 특징으로 하는 MOSFET 구현 회로.The first clock signal and the second clock signal are each a 50% duty cycle clock signal. 제2항에 있어서, The method of claim 2, 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상의 변경은 동시에 이루어지는 것을 특징으로 하는 MOSFET 구현 회로.And the phase shift of the first clock signal and the second clock signal is performed simultaneously. 제1항에 있어서, The method of claim 1, 상기 제1 MOSFET 및 상기 제2 MOSFET는 P 채널 MOSFET이고, 서로 동일한 것임을 특징으로 하는 MOSFET 구현 회로.And the first MOSFET and the second MOSFET are P-channel MOSFETs, and are identical to each other. 제1항에 있어서, The method of claim 1, 상기 MOSFET 구현 회로는 저주파 잡음 감쇄를 위한 통신용 증폭기에 적용되는 것을 특징으로 하는 MOSFET 구현 회로.The MOSFET implementation circuit is a MOSFET implementation circuit, characterized in that applied to the communication amplifier for low frequency noise attenuation. 제5항에 있어서, The method of claim 5, 상기 MOSFET 구현 회로는 연속 신호 처리(continuous signal processing)에 적용되는 것을 특징으로 하는 MOSFET 구현 회로.The MOSFET implementation circuit is applied to continuous signal processing. 제1 입력 신호(VIN +)가 인가되는, 한 쌍의 MOSFET을 포함하는 제1 MOSFET 회로부; 및A first MOSFET circuit portion including a pair of MOSFETs to which a first input signal V IN + is applied; And 제2 입력 신호(VIN -)가 인가되는, 한 쌍의 MOSFET을 포함하는 제2 MOSFET 회로부Second MOSFET circuit portion comprising a pair of MOSFETs to which a second input signal (V IN − ) is applied. 를 포함하고,Including, 상기 제1 MOSFET 회로부는, The first MOSFET circuit portion, VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하는 제1 클럭 신호 및 VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하되, 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받고, 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET; A first clock signal switching at a predetermined period in the VDD-VSS range and a second clock signal having a phase opposite to the first clock signal, being switched at a predetermined period in the VDD-VSS range A first MOSFET connected to the first signal input unit and a second MOSFET connected to the second signal input unit; 상기 제1 클럭 신호가 VDD 값을 갖는 경우, 상기 제1 MOSFET의 소스-드레인을 연결시키는 제1 스위칭부 및 상기 제1 클럭 신호가 상기 제2 MOSFET의 드레인으로 인가되도록 제어하는 제2 스위칭부; 및A first switching unit connecting a source-drain of the first MOSFET and a second switching unit controlling the first clock signal to be applied to the drain of the second MOSFET when the first clock signal has a VDD value; And 상기 제2 클럭 신호가 VDD 값을 갖는 경우, 상기 제2 MOSFET의 소스-드레인을 연결시키는 제3 스위칭부와 상기 제2 클럭 신호가 상기 제1 MOSFET의 드레인으로 인가되도록 제어하는 제4 스위칭부When the second clock signal has a VDD value, a third switching unit connecting the source-drain of the second MOSFET and a fourth switching unit controlling the second clock signal to be applied to the drain of the first MOSFET. 를 포함하며, Including; 상기 제2 MOSFET 회로부는 상기 제1 MOSFET 회로부의 거울(Mirror) 회로인 것을 특징으로 하는 CMOS 증폭기.And the second MOSFET circuit portion is a mirror circuit of the first MOSFET circuit portion. 제7항에 있어서, The method of claim 7, wherein 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 각각 50% 듀티(duty) 사이클(cycled) 클럭 신호인 것을 특징으로 하는 CMOS 증폭기.And the first clock signal and the second clock signal are 50% duty cycled clock signals, respectively. 제8항에 있어서, The method of claim 8, 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상의 변경은 동시에 이루어지는 것을 특징으로 하는 CMOS 증폭기.And the phase shift of the first clock signal and the second clock signal is performed simultaneously. 제7항에 있어서, The method of claim 7, wherein 상기 제1 MOSFET 및 상기 제2 MOSFET는 P 채널 MOSFET이고, 서로 동일한 것임을 특징으로 하는 CMOS 증폭기.And the first MOSFET and the second MOSFET are P-channel MOSFETs, and are the same as each other. 제7항에 있어서,The method of claim 7, wherein 상기 제1 입력 신호 및 상기 제2 입력 신호에 대한 증폭된 출력 신호를 출력하는 출력 버퍼 회로An output buffer circuit for outputting an amplified output signal for the first input signal and the second input signal 를 더 포함하는 것을 특징으로 하는 CMOS 증폭기.CMOS amplifier, characterized in that it further comprises.
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