KR100875154B1 - Semiconductor device formation method - Google Patents

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Abstract

본 발명은 하부 금속배선을 구비하는 실리콘 반도체 기판 위에 제1 실리콘 질화막, 제1 절연막 및 제2 실리콘 질화막을 형성하는 단계와, 상기 제2 실리콘 질화막 및 제1 절연막을 선택적으로 식각하여 비아 홀을 형성하는 단계와, 상기 제2 실리콘 질화막 위에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 및 제1 절연막을 선택적으로 식각하여 트렌치 또는 콘택 홀을 형성하는 단계와, 상기 트렌치 또는 콘택 홀을 구비하는 상기 실리콘 반도체 기판에 대하여 제1 세정공정을 수행하는 단계와, 상기 제1 실리콘 질화막을 선택적으로 식각하여 상기 하부 금속배선을 오픈하는 제1 실리콘 질화막 패턴을 형성하는 단계와, 상기 하부 금속배선을 오픈하는 제 1 실리콘 질화막 패턴을 구비하는 상기 실리콘 반도체 기판에 대하여 제2 세정공정을 수행하는 단계와, 상기 결과물에 대하여 제3 세정공정을 수행하는 단계를 포함한다.The present invention provides a method of forming a via hole by forming a first silicon nitride film, a first insulating film, and a second silicon nitride film on a silicon semiconductor substrate having a lower metal interconnection, and selectively etching the second silicon nitride film and the first insulating film. Forming a trench or contact hole by selectively etching the second insulating film and the first insulating film, forming a second insulating film on the second silicon nitride film, and forming the trench or contact hole. Performing a first cleaning process on the silicon semiconductor substrate, forming a first silicon nitride layer pattern to selectively etch the first silicon nitride layer to open the lower metal interconnection, and open the lower metal interconnection Performing a second cleaning process on the silicon semiconductor substrate having a first silicon nitride film pattern , And a step of performing a third washing step with respect to the resultant product.

Description

반도체 소자 형성 방법{Method for Forming Semiconductor Device}Method for Forming Semiconductor Device {Method for Forming Semiconductor Device}

도 1은 종래 기술의 주사 전자 현미경(SEM:Scanning Electron Microscope)을 이용하여 트렌치 또는 콘택 홀 내에 잔류하는 산화물을 촬영한 이미지.1 is an image of the oxide remaining in the trench or contact hole using a scanning electron microscope (SEM) of the prior art.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도.2A to 2E are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***

200: 실리콘 반도체 기판 202: 하부 금속배선200: silicon semiconductor substrate 202: lower metal wiring

204a 제1 실리콘 질화막 패턴 206a: 제1 절연막 패턴204a first silicon nitride film pattern 206a: first insulating film pattern

208b:제2 실리콘 질화막 패턴 214a: 제2 절연막 패턴208b: second silicon nitride film pattern 214a: second insulating film pattern

220: 트렌치 222: 콘택 홀220: trench 222: contact hole

본 발명은 반도체 소자 형성 방법에 관한 것으로, 특히, 트렌치 또는 콘택 홀에 잔류하는 산화물을 제거하는 반도체 소자 형성 방법에 관한 것이다.The present invention relates to a method for forming a semiconductor device, and more particularly, to a method for forming a semiconductor device for removing oxide remaining in a trench or contact hole.

고주파 회로용 CMOS 소자는 실리콘 기판 상부에 집적화되는 수동 소자들 중에서 인덕터를 포함하며, 인덕터 소자 형성시 원하지 않는 기생 저항 및 기생용량 등이 발생하여 나선형 인덕터의 주요 특성 변수인 특성 계수(Q)를 낮추는 문제를 발생시킨다.CMOS devices for high frequency circuits include an inductor among passive devices integrated on a silicon substrate, and unwanted parasitic resistances and parasitic capacitances are generated when the inductor device is formed to lower the characteristic coefficient (Q), which is the main characteristic variable of the spiral inductor. Cause problems.

보다 높은 Q 팩터(Factor)를 얻기 위해서는, 전기 전도가 우수한 구리(Cu)를 이용하고 아울러, 기생 저항을 감소시키기 위해서는 인덕터 금속막을 두껍게 형성하여야 한다.In order to obtain a higher Q factor, copper (Cu) having excellent electrical conductivity is used, and in order to reduce parasitic resistance, an inductor metal film must be formed thick.

인덕터 재질로서 구리 금속을 이용하는 경우에는 다마신(Damascene) 공정을 거치게 되고, 듀얼 다마신(dual damascene) 공정을 통해 인덕터를 형성하는 경우에는 상기한 바와 같이 높은 Q 팩터를 얻기 위해서 트렌치를 보다 깊게 형성하며, 이러한 공정을 UTM(Ultra Thick Metal) 식각 공정이라고 한다.In case of using copper metal as the inductor material, the damascene process is performed, and when the inductor is formed through the dual damascene process, the trench is formed deeper to obtain a high Q factor as described above. This process is called UTM (Ultra Thick Metal) etching process.

그러나, UTM 식각 공정은 식각 공정 중에 식각 공정 가스의 반응으로 인해 폴리머(polymer) 성분의 부산물이 트렌치 또는 콘택 홀의 내에 잔류하고, 이 부산물은 애싱 및 세정공정을 통해 쉽게 제거되지 않아 장시간 애싱 및 세정공정을 수행하는 경우에 트렌치 또는 콘택 홀의 임계 치수(CD:Critical Dimension)가 커지는 문제가 있다.However, in the UTM etching process, by-products of the polymer component remain in the trench or contact hole due to the reaction of the etching process gas during the etching process, and the by-products are not easily removed through the ashing and cleaning processes. In this case, a critical dimension (CD) of the trench or contact hole is increased.

또한, 실리콘 반도체 기판 위의 실리콘 질화막을 식각한 후 세정공정을 수행중에 세정공정 화합물의 반응으로 인해 도 1에서 나타낸 바와 같이, 실리콘 산화막 로스(oxide loss)가 생겨 콘택 홀 또는 트렌치에 산화물이 잔류하는 문제점이 있다.In addition, as shown in FIG. 1 due to the reaction of the cleaning process compound during the cleaning process after etching the silicon nitride film on the silicon semiconductor substrate, the silicon oxide film loss (oxide loss) is generated, the oxide remains in the contact hole or trench There is a problem.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 트렌치 또는 콘택 홀에 잔류하는 산화물을 제거하는 반도체 소자 형성 방법을 제공하는 데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the problems of the prior art as described above, and an object thereof is to provide a method of forming a semiconductor device for removing oxides remaining in trenches or contact holes.

전술한 목적을 달성하기 위한 본 발명의 특징은 하부 금속배선을 구비하는 실리콘 반도체 기판 위에 제1 실리콘 질화막, 제1 절연막 및 제2 실리콘 질화막을 순차적으로 형성하는 단계와, 상기 제2 실리콘 질화막 및 제1 절연막을 선택적으로 식각하여 비아 홀을 형성하는 단계와, 상기 제2 실리콘 질화막 위에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 및 제1 절연막을 선택적으로 식각하여 트렌치 또는 콘택 홀을 형성하는 단계와, 상기 트렌치 또는 콘택 홀을 구비하는 상기 실리콘 반도체 기판에 대하여 제1 세정공정을 수행하는 단계와, 상기 제1 실리콘 질화막을 선택적으로 식각하여 상기 하부 금속배선이 오픈되는 제1 실리콘 질화막 패턴을 형성하는 단계와, 상기 하부 금속배선을 오픈하는 제 1 실리콘 질화막 패턴을 구비하는 상기 실리콘 반도체 기판에 대하여 제2 세정공정을 수행하는 단계와, 상기 결과물에 대하여 H2SO4, H2O2 및 HF로 이루어진 화합물을 이용한 제3 세정공정을 수행하는 단계를 포함하는 반도체 소자 형성 방법에 관한 것이다.A feature of the present invention for achieving the above object is the step of sequentially forming a first silicon nitride film, a first insulating film and a second silicon nitride film on a silicon semiconductor substrate having a lower metal wiring, and the second silicon nitride film and Selectively etching the insulating film to form a via hole, forming a second insulating film on the second silicon nitride film, and selectively etching the second insulating film and the first insulating film to form a trench or contact hole Performing a first cleaning process on the silicon semiconductor substrate including the trench or contact hole, and selectively etching the first silicon nitride layer to open the first silicon nitride layer pattern in which the lower metal wiring is opened. Forming the silicon half; and forming the first silicon nitride layer pattern to open the lower metal wiring. Performing a second washing step with respect to the body and the substrate, to a method for forming a semiconductor device with respect to the output includes the step of performing a third washing step using a compound consisting of H2SO4, H2O2 and HF.

본 발명에서 제1 절연막 또는 제2 절연막은 d-TEOS를 이용하여 형성한 실리콘 산화막(SiO2)을 포함하는 것을 특징으로 한다.In the present invention, the first insulating film or the second insulating film includes a silicon oxide film (SiO 2) formed by using d-TEOS.

본 발명에서 제1 실리콘 질화막은 900~1100Å의 두께로 형성하고, 제1 절연막은 7000~7400Å의 두께로 형성하며, 제2 실리콘 질화막은 1800~2200Å의 두께로 형성하며, 제2 절연막은 30000~36000Å의 두께로 형성하는 것을 특징으로 한다.In the present invention, the first silicon nitride film is formed to a thickness of 900 ~ 1100Å, the first insulating film is formed to a thickness of 7000 ~ 7400Å, the second silicon nitride film is formed to a thickness of 1800 ~ 2200Å, the second insulating film is 30000 ~ Characterized in that the thickness of 36000Å.

본 발명에서 상기 제1 세정공정은 NE14를 이용하는 것을 특징으로 한다.In the present invention, the first cleaning step is characterized by using NE14.

본 발명에서 상기 제2 세정공정은 25~35초의 시간 동안 HCL:DIW=1:300의 조성비를 갖는 화합물, 10~14초의 시간 동안 HF:DIW=1:100의 조성비를 갖는 화합물, 1~10초의 시간 동안 TMH:DIW=30:110의 조성비를 갖는 화합물을 이용하여 세정공정을 수행하는 것을 특징으로 한다.In the present invention, the second cleaning step is a compound having a composition ratio of HCL: DIW = 1: 300 for a time of 25 to 35 seconds, a compound having a composition ratio of HF: DIW = 1: 100 for a time of 10 to 14 seconds, and 1 to 10 The cleaning process is performed using a compound having a composition ratio of TMH: DIW = 30: 110 for a second time.

본 발명에서 상기 제3 세정공정은 15~20℃의 온도에 소정시간 동안 10~15wt%의 H2SO4, 4~8wt%의 H2O2 및 0.01~0.05wt%의 HF로 이루어진 화합물을 이용하는 것을 특징으로 한다.In the present invention, the third cleaning step is characterized by using a compound consisting of 10-15 wt% H2SO4, 4-8 wt% H2O2 and 0.01-0.05 wt% HF at a temperature of 15-20 ° C for a predetermined time.

이하에서 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 형성 방법에 대해서 상세히 설명한다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도2a 내지 도 2e은 본 발명에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들이다.2A through 2E are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

먼저, 도 2a에서 나타낸 바와 같이, 하부 금속배선 예컨대, 구리 금속배선(202)을 구비하는 실리콘 반도체 기판(200) 위에 플라즈마 화학 기상 증착(PECVD:Plasma Enhanced CVD) 방법으로 소정의 두께로 제1 실리콘 질화막(SiN)(204), 제1 절연막(206) 및 제2 실리콘 질화막(SiN)(208)을 순차적으로 형성한다.First, as shown in FIG. 2A, a first silicon layer having a predetermined thickness is formed on a silicon semiconductor substrate 200 having a lower metal interconnect, for example, a copper metal interconnect 202 by a plasma enhanced CVD (PECVD) method. A nitride film (SiN) 204, a first insulating film 206, and a second silicon nitride film (SiN) 208 are sequentially formed.

여기서, 제1 절연막(206)은 d-TEOS(tetra ethyl ortho silicate)를 이용하여 실리콘 산화막(SiO2)을 형성할 수 있다.Here, the first insulating layer 206 may form a silicon oxide film (SiO 2) using d-TEOS (tetra ethyl ortho silicate).

또한, 제1 실리콘 질화막(204)은 900~1100Å의 두께로 형성하고, 제1 절연막(206)은 7000~7400Å의 두께로 형성하며, 제2 실리콘 질화막(208)은 1800~2200Å 의 두께로 형성하는 것이 바람직하다.In addition, the first silicon nitride film 204 is formed to a thickness of 900 ~ 1100 Å, the first insulating film 206 is formed to a thickness of 7000 ~ 7400 ,, the second silicon nitride film 208 is formed to a thickness of 1800 ~ 2200 Å It is desirable to.

이후, 제2 실리콘 질화막(208) 위에 포토 레지스트 물질을 도포한 후 패터닝하여 제1 포토레지스트 패턴(210)을 형성한다.Thereafter, a photoresist material is coated on the second silicon nitride layer 208 and then patterned to form a first photoresist pattern 210.

도 2b에서 나타낸 바와 같이, 제1 포토레지스트 패턴(210)을 마스크로 이용하는 식각공정 예컨대, 반응성 이온 식각(RIE:Reactive Ion Etching) 방법으로 제2 실리콘 질화막(208) 및 제1 절연막(206)을 선택적으로 식각하여 비아 홀(212)을 형성한 후 애싱 및 세정공정을 수행하여 제1 포토 레지스트 패턴(210)을 제거한다.As shown in FIG. 2B, the second silicon nitride layer 208 and the first insulating layer 206 may be formed by an etching process using the first photoresist pattern 210 as a mask, for example, by a reactive ion etching (RIE) method. After selectively etching to form the via holes 212, the ashing and cleaning processes are performed to remove the first photoresist pattern 210.

도 2c에서 나타낸 바와 같이, 제2 실리콘 질화막 패턴(208a) 위에 소정의 두께로 제2 절연막(214)을 형성하고 제2 절연막(214) 위에 비아 홀(212)이 내부에 포함되도록 포토 레지스트 물질을 도포한 후 패터닝하여 비아 홀 오프닝(218)을 가지는 제2 포토 레지스트 패턴(216)을 형성한다.As shown in FIG. 2C, a photoresist material may be formed on the second silicon nitride layer pattern 208a to form a second insulating layer 214 with a predetermined thickness and to include a via hole 212 therein. After application, the patterning is performed to form a second photoresist pattern 216 having a via hole opening 218.

여기서, 제2 절연막(214)은 d-TEOS(tetra ethyl ortho silicate)를 이용하여 30000~36000Å의 두께로 실리콘 산화막(SiO2)을 형성할 수 있다.Here, the second insulating film 214 may form a silicon oxide film (SiO 2) to a thickness of 30000 to 36000 kW using d-TEOS (tetra ethyl ortho silicate).

도 2d에서 나타낸 바와 같이, 제2 포토 레지스트 패턴(216)을 마스크로 이용하는 식각 공정 예컨대, 반응성 이온 식각(RIE:Reactive Ion Etching) 방법으로 트렌치(220) 또는 콘택 홀(222)을 형성하고 애싱 및 세정공정을 수행하여 제2 포토 레지스트 패턴(216)을 제거한다.As shown in FIG. 2D, the trench 220 or the contact hole 222 is formed, ashed, and etched using an etching process using the second photoresist pattern 216 as a mask, for example, a reactive ion etching (RIE) method. The cleaning process is performed to remove the second photoresist pattern 216.

이때, 트렌치(220) 또는 콘택 홀(222)의 내에 폴리머 성분의 부산물(219)이 잔류할 수 있다.In this case, the by-product 219 of the polymer component may remain in the trench 220 or the contact hole 222.

이 후, 트렌치(220) 및 콘택 홀(222)을 포함하는 실리콘 반도체 기판(200)에 대하여 소정시간 예컨대, 40~120sec의 시간 동안 NE-14를 이용하는 제1 세정공정을 수행하여 트렌치(220) 또는 콘택 홀(222) 내의 부산물을 제거한다.Thereafter, the trench 220 is formed by performing a first cleaning process using the NE-14 on the silicon semiconductor substrate 200 including the trench 220 and the contact hole 222 for a predetermined time, for example, 40 to 120 sec. Alternatively, by-products in the contact hole 222 are removed.

즉, 제1 세정공정을 수행하여 트렌치(220) 또는 콘택 홀(222) 내에 잔류하는 폴리머 성분의 부산물(219)을 제거함으로써, 이후 식각 공정에서 콘택 홀(222)에 의해 오픈된 제1 실리콘 질화막(204)을 선택적으로 제거할 수 있다.That is, by removing the byproduct 219 of the polymer component remaining in the trench 220 or the contact hole 222 by performing the first cleaning process, the first silicon nitride film opened by the contact hole 222 in the subsequent etching process. 204 may be selectively removed.

도 2e에서 나타내 바와 같이, 식각 공정을 수행하여 실리콘 반도체 기판(200)의 하부 금속배선(202)이 오픈되도록 제1 실리콘 질화막(204)을 선택적으로 식각하여 제1 실리콘 질화막 패턴(204a)을 형성한 후 트렌치(220) 또는 콘택 홀(222)을 구비하는 실리콘 반도체 기판(200)에 대하여 제2 세정공정을 수행한다.As shown in FIG. 2E, the first silicon nitride layer 204 is selectively etched to open the lower metal interconnection 202 of the silicon semiconductor substrate 200 by performing an etching process to form the first silicon nitride layer pattern 204a. Thereafter, a second cleaning process is performed on the silicon semiconductor substrate 200 including the trench 220 or the contact hole 222.

여기서, 제2 세정공정은 25~35초의 시간 동안 HCL:DIW=1:300의 조성비를 갖는 화합물, 10~14초의 시간 동안 HF:DIW=1:100의 조성비를 갖는 화합물 및 1~10초의 시간 동안 TMH:DIW=30:110의 조성비를 갖는 화합물을 순차적으로 이용하여 세정공정을 수행한다.Here, the second cleaning process is a compound having a composition ratio of HCL: DIW = 1: 300 for a time of 25 to 35 seconds, a compound having a composition ratio of HF: DIW = 1: 100 and a time of 1 to 10 seconds for a time of 10 to 14 seconds. During the cleaning process, the compound having a composition ratio of TMH: DIW = 30: 110 was sequentially used.

이때, HF:DIW의 화합물로 세정공정을 수행하는 경우에 상기한 도 1에서 나타낸 바와 같이, 제1 절연막 패턴(206a) 또는 제2 절연막 패턴(214a)의 산화물 로스(oxide lose)가 생겨 콘택 홀(222) 또는 트렌치(220) 내에 산화물(221)이 잔류할 수 있다.At this time, when the cleaning process is performed with a compound of HF: DIW, as shown in FIG. 1, an oxide loss of the first insulating layer pattern 206a or the second insulating layer pattern 214a is generated, resulting in contact holes. Oxide 221 may remain in 222 or trench 220.

이 후, 트렌치(220) 또는 콘택 홀(222)을 구비하는 실리콘 반도체 기판(200)에 대하여 소정온도 예컨대, 15~20℃의 온도에 소정 시간 동안, 10~15wt%의 H2SO4, 4~8wt%의 H2O2 및 0.01~0.05wt%의 HF로 이루어진 화합물을 이용하여 제3 세정공정 을 수행한다.Thereafter, with respect to the silicon semiconductor substrate 200 including the trench 220 or the contact hole 222, 10 to 15 wt% of H 2 SO 4, 4 to 8 wt% for a predetermined time, for example, at a temperature of 15 to 20 ° C. The third cleaning process is performed using a compound consisting of H 2 O 2 and 0.01 ~ 0.05wt% HF.

여기서, 소정시간은 3~5분의 시간으로 할 수 있다.Here, predetermined time can be made into the time of 3 to 5 minutes.

즉, 제3 세정공정을 수행하여 제2 세정공정 중에 트렌치(220) 또는 콘택 홀(222) 내에 잔류하는 산화물을 제거할 수 있고, 제3 세정공정의 H2O2에 의해 실리콘 반도체 기판(200)의 하부 금속배선 예컨대, 구리 금속배선(202) 표면에 대하여 산화를 방지할 수 있다.That is, the third cleaning process may be performed to remove oxides remaining in the trench 220 or the contact hole 222 during the second cleaning process, and the lower portion of the silicon semiconductor substrate 200 may be removed by H 2 O 2 of the third cleaning process. Oxidation can be prevented with respect to the surface of the metal wiring, for example, the copper metal wiring 202.

그런 다음, 트랜치(220) 또는 콘택 홀(222)을 포함하는 실리콘 반도체 기판(200)의 하부 금속배선에 대해 인덕터 또는 콘택(Contact)을 형성하는 공정을 수행할 수 있다.Thereafter, a process of forming an inductor or a contact may be performed on the lower metal wiring of the silicon semiconductor substrate 200 including the trench 220 or the contact hole 222.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것이 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면, 이러한 기재로부터 다양한 수정 및 변형이 가능하다.As described above, although the present invention has been described with reference to the limited embodiments and the drawings, the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains can make various modifications and Modifications are possible.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허 청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the claims below but also by the equivalents of the claims.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 형성 방법에 따라 세정용액에 의해 콘택 홀 또는 트렌치에 잔류하는 산화물을 제거함으로써, 반도체 소자의 수율을 향상시킬 수 있다.As described above, according to the method for forming a semiconductor device according to the present invention, the yield of the semiconductor device can be improved by removing the oxide remaining in the contact hole or the trench with the cleaning solution.

또한, 본 발명은 장시간의 세정공정을 수행하지 않으므로 콘택 홀 또는 트렌 치의 임계치수(CD)가 커지는 것을 방지할 수 있다.In addition, since the present invention does not perform a long cleaning process, it is possible to prevent the critical dimension CD of the contact hole or the trench from growing.

또한, 본 발명은 실리콘 반도체 기판의 하부 금속배선 표면에 대하여 산화를 방지할 수 있다.In addition, the present invention can prevent the oxidation of the lower metal wiring surface of the silicon semiconductor substrate.

Claims (6)

하부 금속배선을 구비하는 실리콘 반도체 기판 위에 제1 실리콘 질화막, 제1 절연막 및 제2 실리콘 질화막을 형성하는 단계와,Forming a first silicon nitride film, a first insulating film, and a second silicon nitride film on a silicon semiconductor substrate having a lower metal wiring; 상기 제2 실리콘 질화막 및 제1 절연막을 선택적으로 식각하여 비아 홀을 형성하는 단계와,Selectively etching the second silicon nitride film and the first insulating film to form a via hole; 상기 제2 실리콘 질화막 위에 제2 절연막을 형성하는 단계와,Forming a second insulating film on the second silicon nitride film; 상기 제2 절연막 및 제1 절연막을 선택적으로 식각하여 트렌치 또는 콘택 홀을 형성하는 단계와,Selectively etching the second insulating film and the first insulating film to form trenches or contact holes; 상기 트렌치 또는 콘택 홀을 구비하는 상기 실리콘 반도체 기판에 대하여 제1 세정공정을 수행하는 단계와,Performing a first cleaning process on the silicon semiconductor substrate having the trench or contact hole; 상기 제1 실리콘 질화막을 선택적으로 식각하여 상기 하부 금속배선을 오픈하는 제1 실리콘 질화막 패턴을 형성하는 단계와,Selectively etching the first silicon nitride layer to form a first silicon nitride layer pattern that opens the lower metal interconnection; 상기 하부 금속배선을 오픈하는 제 1 실리콘 질화막 패턴을 구비하는 상기 실리콘 반도체 기판에 대하여 제2 세정공정을 수행하는 단계와,Performing a second cleaning process on the silicon semiconductor substrate including the first silicon nitride film pattern to open the lower metal wiring; 상기 결과물에 대하여 H2SO4, H2O2 및 HF로 이루어진 화합물을 이용한 제3 세정공정을 수행하는 단계를 포함하는 반도체 소자 형성 방법.And performing a third cleaning process using the compound consisting of H 2 SO 4, H 2 O 2, and HF on the resultant product. 제1 항에 있어서,According to claim 1, 제1 절연막 또는 제2 절연막은The first insulating film or the second insulating film d-TEOS를 이용하여 형성한 실리콘 산화막(SiO2)을 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.A method of forming a semiconductor device, comprising a silicon oxide film (SiO 2) formed using d-TEOS. 제1항에 있어서,The method of claim 1, 제1 실리콘 질화막은 900~1100Å의 두께로 형성하고,The first silicon nitride film is formed to a thickness of 900 ~ 1100Å, 제1 절연막은 7000~7400Å의 두께로 형성하며,The first insulating film is formed to a thickness of 7000 ~ 7400Å, 제2 실리콘 질화막은 1800~2200Å의 두께로 형성하며,The second silicon nitride film is formed to a thickness of 1800 ~ 2200Å, 제2 절연막은 30000~36000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.The second insulating film is formed in a thickness of 30000 ~ 36000Å, the semiconductor element forming method. 제1항에 있어서,The method of claim 1, 상기 제1 세정공정은The first cleaning process NE14를 이용하는 것을 특징으로 하는 반도체 소자 형성 방법.NE14 is used, The method of forming a semiconductor element. 제1항에 있어서,The method of claim 1, 상기 제2 세정공정은The second cleaning process 25~35초의 시간 동안 HCL:DIW=1:300의 조성비를 갖는 화합물,A compound having a composition ratio of HCL: DIW = 1: 300 for a time of 25 to 35 seconds, 10~14초의 시간 동안 HF:DIW=1:100의 조성비를 갖는 화합물,A compound having a composition ratio of HF: DIW = 1: 100 for a time of 10 to 14 seconds, 1~10초의 시간 동안 TMH:DIW=30:110의 조성비를 갖는 화합물을 이용하여 세정공정을 수행하는 것을 특징으로 하는 반도체 소자 형성 방법.A method of forming a semiconductor device, characterized in that to perform a cleaning process using a compound having a composition ratio of TMH: DIW = 30: 110 for a time of 1 to 10 seconds. 제1항에 있어서,The method of claim 1, 상기 제3 세정공정은The third cleaning process 15~20℃의 온도에 소정시간 동안 10~15wt%의 H2SO4, 4~8wt%의 H2O2 및 0.01~0.05wt%의 HF로 이루어진 화합물을 이용하는 것을 특징으로 하는 반도체 소자 형성 방법.A method of forming a semiconductor device, comprising using a compound consisting of 10-15 wt% H 2 SO 4, 4-8 wt% H 2 O 2, and 0.01-0.05 wt% HF at a temperature of 15-20 ° C. for a predetermined time.
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