KR100873614B1 - Equalizing and Precharging Circuit Of Local Input Output - Google Patents

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Abstract

본 발명의 로컬 입출력 라인 이퀄라이징 및 프리차징 회로는 전류 소모를 감소시키는 방안으로, 제1 제어 신호와 제2 제어 신호를 입력 받아 제1 출력 신호와 제2 출력 신호를 출력하는 제어부; 제어부의 제1 출력 신호가 인에이블 됨에 따라 로컬 입출력 라인 쌍의 전압 레벨을 동일하게하는 이퀄라이징을 수행하고, 제1 출력 신호가 디스에이블됨에 따라 상기 로컬 입출력 라인쌍의 이퀄라이징을 수행하지 않는 이퀄라이징부;및 제어부의 제2 출력 신호가 인에이블 됨에 따라 로컬 입출력 라인 쌍을 프리차징 전압으로부터 프리차징하고, 제2 출력 신호가 디스에이블됨에 따라 로컬 입출력 라인쌍의 프리차징을 수행하지 않는 프리차징부를 포함하고, 라이트 동작시 제1 출력 신호를 인에이블시키고, 제2 출력 신호를 디스에이블시키는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a local input / output line equalization and precharging circuit including: a controller configured to receive a first control signal and a second control signal and output a first output signal and a second output signal; An equalizing unit configured to equalize voltage levels of the local input / output line pairs as the first output signal of the controller is enabled, and not to equalize the local input / output line pairs as the first output signal is disabled; And a precharging unit which precharges the local input / output line pair from the precharge voltage as the second output signal of the controller is enabled, and does not precharge the local input / output line pair as the second output signal is disabled. In the write operation, the first output signal is enabled and the second output signal is disabled.

로컬 입출력 라인, 프리 차징, 이퀄라이징 Local I / O Lines, Precharging, Equalizing

Description

로컬 입출력 라인 이퀄라이징 및 프리차징 회로{Equalizing and Precharging Circuit Of Local Input Output}Equalizing and Precharging Circuit Of Local Input Output}

도 1은 종래 기술에 따른 로컬 입출력 라인 이퀄라이징 및 프리차징 회로의 회로도,1 is a circuit diagram of a local input and output line equalizing and precharging circuit according to the prior art;

도 2는 본 발명에 따른 로컬 입출력 라인 이퀄라이징 및 프리차징 회로의 블록도,2 is a block diagram of a local input / output line equalizing and precharging circuit according to the present invention;

도 3은 도 2에 따른 제어부의 회로도,3 is a circuit diagram of a control unit according to FIG. 2;

도 4는 도 2에 따른 이퀄라이징부의 회로도,4 is a circuit diagram of an equalizing unit according to FIG. 2;

도 5는 도 2에 따른 프리차징부의 회로 도면이다.5 is a circuit diagram of a precharging unit according to FIG. 2.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 제어부 200 : 이퀄라이징부100: control unit 200: equalizing unit

300 : 프리차징부300: precharging unit

본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는 로컬 입출력 라인 이퀄라이징 및 프리차징 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to local input / output line equalization and precharging circuits.

반도체 메모리 장치에서는 메모리 셀에 저장된 데이터를 리드(read)하거나 메모리 셀에 데이터를 라이트(write)하기 위하여 여러 가지의 입출력 라인을 사용한다. 이러한 입출력 라인은 리드(read) 또는 라이트(write) 중 어느 하나의 명령을 수행한 이후에는 한 쌍의 입출력 라인의 전압 레벨이 다르기 때문에 다음 명령을 수행하기 이전에 프리차징 되어야 한다.In a semiconductor memory device, various input / output lines are used to read data stored in a memory cell or to write data to the memory cell. Since the voltage level of the pair of input / output lines is different after the read or write command is executed, the input / output line should be precharged before the next command is executed.

도 1은 종래 기술에 따른 반도체 메모리 장치의 로컬 입출력 라인(LIO/LIOB) 이퀄라이징 및 프리차징 회로 도면이다.1 is a diagram of a local input / output line (LIO / LIOB) equalization and precharging circuit of a semiconductor memory device according to the prior art.

도시한 것과 같이, 제1 제어 신호(LIOSTB)는 3개의 인버터(IV1,IV2,IV3)의 체인에 입력되고, 상기 제3 인버터(IV3)의 출력은 제1 피모스 트랜지스터(PM1), 제2 피모스 트랜지스터(PM2), 제3 피모스 트랜지스터(PM3)의 게이트와 연결된다. 상기 제1 피모스 트랜지스터의 드레인과 소스 전극에서 각각 상기 로컬 입출력 라인 쌍이 연결된다. 상기 제2 피모스 트랜지스터(PM2)와 상기 제3 피모스 트랜지스터(PM3)의 소스 전극에 각각 코아 전압(Vcore)이 인가되고 드레인 전극에서 각각 상기 로컬 입출력 라인 쌍에 연결된다.As shown, the first control signal LIOSTB is input to the chain of three inverters IV1, IV2, IV3, and the output of the third inverter IV3 is the first PMOS transistor PM1, the second. The PMOS transistor PM2 is connected to the gate of the third PMOS transistor PM3. The pair of local input / output lines are respectively connected at the drain and the source electrode of the first PMOS transistor. A core voltage Vcore is applied to the source electrodes of the second PMOS transistor PM2 and the third PMOS transistor PM3, respectively, and is connected to the local input / output line pairs at drain electrodes.

제1 제어 신호(LIOSTB)는 프리차징과 이퀄라이징을 제어하기 위한 신호로서, 상기 제1 제어 신호(LIOSTB)가 하이일 때 프리차징 및 이퀄라이징을 수행하고 로우 레벨일 때 프리차징 및 이퀄라이징을 수행하지 않는다. 상기 제1 제어 신호(LIOSTB)가 하이이면 제3 인버터(IV3)의 출력은 로우이므로 제1 피모스 트랜지스터(PM1), 제2 피모스 트랜지스터(PM2) 및 제3 피모스 트랜지스터(PM3)가 턴온되어 로컬 입출력 라인쌍(LIO/LIOB)을 이퀄라이징과 프리차징한다. 따라서 상기 제1 제 어 신호(LIOSTB)가 하이이면 상기 로컬 입출력 라인 쌍(LIO/LIOB)의 전압은 코아 전압(Vcore) 레벨이 된다.The first control signal LIOSTB is a signal for controlling precharging and equalization. The first control signal LIOSTB performs precharging and equalizing when the first control signal LIOSTB is high and does not perform precharging and equalizing when the first control signal LIOSTB is high. . When the first control signal LIOSTB is high, since the output of the third inverter IV3 is low, the first PMOS transistor PM1, the second PMOS transistor PM2, and the third PMOS transistor PM3 are turned on. It equalizes and precharges local I / O line pairs (LIO / LIOB). Therefore, when the first control signal LIOSTB is high, the voltage of the local input / output line pair LIO / LIOB becomes a core voltage Vcore level.

종래 발명에서는 리드(read)와 라이트(write) 동작 구별 없이 항상 상기 로컬 입출력 라인 쌍(LIO/LIOB)을 프리차징 및 이퀄라이징 하였다. 리드(read) 동작 직전에는 상기 로컬 입출력 라인 쌍(LIO/LIOB)의 전압이 프리차징 전압 레벨을 유지하고 있어야 하나 라이트(write) 동작 직전에는 상기 로컬 입출력 라인 쌍(LIO/LIOB)의 전압이 프리차징 전압 레벨을 유지하고 있을 필요가 없다. 종래 기술에서는 라이트 동작시에도 상기 로컬 입출력 라인 쌍(LIO/LIOB)을 프리차징 함으로써, 동작 전류가 불필요하게 소모되는 문제점이 있었다.In the related art, the local input / output line pair LIO / LIOB is always precharged and equalized regardless of read and write operations. Before the read operation, the voltage of the local input / output line pair LIO / LIOB should maintain the precharging voltage level. However, the voltage of the local input / output line pair LIO / LIOB is free before the write operation. There is no need to maintain the charging voltage level. In the prior art, there is a problem in that an operating current is unnecessarily consumed by precharging the local input / output line pair LIO / LIOB during a write operation.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 리드(read)와 라이트(write) 동작 모드에서 상기 로컬 입출력 라인 쌍(LIO/LIOB)의 이퀄라이징과 프리차징을 수행을 할 때 리드(read) 동작 모드에서는 프리차징을 수행하고, 라이트(write) 동작 모드에서는 프리차징을 수행하지 않음으로써 전류 소모가 적은 반도체 메모리 장치의 로컬 입출력 라인 쌍(LIO/LIOB)의 이퀄라이징 및 프리차징 회로를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and reads when performing equalization and precharging of the local input / output line pair LIO / LIOB in a read and write operation mode. By providing precharging in an operation mode and not precharging in a write operation mode, the present invention provides an equalization and precharging circuit for a local input / output line pair (LIO / LIOB) of a semiconductor memory device with low current consumption. There is this.

상술한 기술적 과제를 달성하기 위한 본 발명의 로컬 입출력 라인 이퀄라이징 및 프리차징 회로는 제1 제어 신호와 제2 제어 신호를 입력 받아 제1 출력 신호와 제2 출력 신호를 출력하는 제어부; 상기 제어부의 제1 출력 신호가 인에이블 됨에 따라 로컬 입출력 라인 쌍의 전압 레벨을 동일하게하는 이퀄라이징을 수행하고, 상기 제1 출력 신호가 디스에이블됨에 따라 상기 로컬 입출력 라인쌍의 이퀄라이징을 수행하지 않는 이퀄라이징부;및 상기 제어부의 제2 출력 신호가 인에이블 됨에 따라 상기 로컬 입출력 라인 쌍을 프리차징 전압으로부터 프리차징하고, 상기 제2 출력 신호가 디스에이블됨에 따라 상기 로컬 입출력 라인쌍의 프리차징을 수행하지 않는 프리차징부를 포함하고, 라이트 동작시 상기 제1 출력 신호를 인에이블시키고, 상기 제2 출력 신호를 디스에이블시키는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a local input / output line equalizing and precharging circuit including: a controller configured to receive a first control signal and a second control signal and output a first output signal and a second output signal; Equalization is performed to equalize a voltage level of a local input / output line pair as the first output signal of the controller is enabled, and equalization is not performed for the local input / output line pair as the first output signal is disabled. And precharge the local input / output line pair from a precharge voltage as the second output signal of the controller is enabled, and do not precharge the local input / output line pair as the second output signal is disabled. And a precharging unit, enabling the first output signal and disabling the second output signal during a write operation.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 로컬 입출력 라인 이퀄라이징 및 프리차징 회로의 블록도이다.2 is a block diagram of a local input / output line equalization and precharging circuit in accordance with the present invention.

도시한 것과 같이, 본 발명에 따른 로컬 입출력 라인 이퀄라이징 및 프리차징 회로는 제어부(100), 이퀄라이징부(200) 및 프리차징부(300)로 구성된다.As illustrated, the local input / output line equalizing and precharging circuit according to the present invention includes a control unit 100, an equalizing unit 200, and a precharging unit 300.

상기 제어부(100)는 상기 제1 제어 신호(LIOSTB)와 제2 제어 신호(WTS)를 입력 받아 상기 이퀄라이징부(200)와 상기 프리차징부(300)를 구동시키기 위한 신호(CE,CP)를 출력한다.The control unit 100 receives the first control signal LIOSTB and the second control signal WTS to receive signals CE and CP for driving the equalizing unit 200 and the precharging unit 300. Output

상기 제1 제어 신호(LIOSTB)는 프리차징과 이퀄라이징을 수행하기 위한 신호로서 상기 제1 제어 신호(LIOSTB)가 하이이면 프리차징과 이퀄라이징을 수행하고 로우이면 프리차징과 이퀄라이징을 수행하지 않는다. 즉, 리드나 라이트 동작전의 프리차징과 이퀄라이징을 수행하는 단계에서 하이인 신호이나, 당업자의 필요에 의해 로우 신호를 사용할 수도 있음은 자명할 것이다.The first control signal LIOSTB is a signal for performing precharging and equalization. When the first control signal LIOSTB is high, precharging and equalizing are performed. If the first control signal LIOSTB is high, precharging and equalizing are not performed. That is, it will be apparent that a high signal or a low signal may be used as required by those skilled in the art in the precharging and equalizing operations before the read or write operation.

상기 제2 제어 신호(WTS)는 리드와 라이트 동작을 구분하는 신호이다. 예를 들어 라이트 동작 모드에서 하이이고 리드 동작 모드에서 로우인 신호가 있다. 따라서, 라이트 동작 모드에서, 상기 제어부(100)의 제1 출력 신호(CE)는 하이이고 상기 제어부(100)의 제2 출력 신호(CP)는 로우이므로 상기 이퀄라이징부(200)는 인에이블되고 상기 프리차징부(300)는 디스에이블 된다. 또한, 리드 동작 모드에서, 상기 제어부(100)의 제1 출력 신호(CE)는 하이 레벨이고 상기 제어부(100)의 제2 출력 신호(CP)는 하이이므로 상기 이퀄라이징부(200) 및 상기 프리차징부(300)는 둘다 인에이블 된다. The second control signal WTS is a signal that distinguishes between read and write operations. For example, a signal is high in the write operation mode and low in the read operation mode. Therefore, in the write operation mode, since the first output signal CE of the controller 100 is high and the second output signal CP of the controller 100 is low, the equalizing unit 200 is enabled and the The precharging unit 300 is disabled. In addition, in the read operation mode, since the first output signal CE of the controller 100 is at a high level and the second output signal CP of the controller 100 is high, the equalizing unit 200 and the precharging are performed. Both parts 300 are enabled.

상기 이퀄라이징부(200)는 상기 제어부(100)의 제1 출력 신호(CE)에 따라 상기 로컬 입출력 라인 쌍(LIO/LIOB)의 전압 레벨을 동일하게 해주는 회로이다. 예를 들어 도 4와 같이 피모스 트랜지스터를 사용하여 구현할 수 있다. 상기 제어부(100)의 제1 출력 신호(CE)가 상기 피모스 트랜지스터의 게이트에 인가되고 드레인과 소스 전극에서 상기 로컬 입출력 라인 쌍(LIO/LIOB)의 신호를 각각 출력한다. The equalizing unit 200 is a circuit for equalizing the voltage level of the local input / output line pair LIO / LIOB according to the first output signal CE of the control unit 100. For example, it can be implemented using a PMOS transistor as shown in FIG. The first output signal CE of the controller 100 is applied to the gate of the PMOS transistor, and outputs signals of the local input / output line pairs LIO / LIOB from drain and source electrodes, respectively.

상기 피모스 트랜지스터의 소스-드레인 전압 강하가 거의 없으므로 상기 로컬 입출력 라인 쌍(LIO/LIOB)의 전압 레벨은 거의 동일하게 된다. Since there is almost no source-drain voltage drop of the PMOS transistor, the voltage level of the local input / output line pair LIO / LIOB is about the same.

상기 프리차징부(300)는 상기 제어부(100)의 제2 출력 신호(CP)에 따라 상기 로컬 입출력 라인 쌍(LIO/LIOB)의 전압 레벨을 상기 코아 전압(Vcore)로 프리자칭 하는 회로이다. 상기 제어부(100)의 제2 출력 신호(CP)에 따라 상기 프리차징부(300)는 인에이블 또는 디스에이블된다. The precharging unit 300 is a circuit for pre-sampling the voltage level of the local input / output line pair LIO / LIOB to the core voltage Vcore according to the second output signal CP of the controller 100. The precharging unit 300 is enabled or disabled according to the second output signal CP of the controller 100.

앞서 기술하였듯이 상기 프리차징부(300)는 라이트 동작 모드에서 디스에이블 되고, 리드 동작 모드에서는 상기 로컬 입출력 라인 쌍(LIO/LIOB)을 프리차징 전압, 예를 들어, 코아 전압(Vcore)으로 프리차징된다.As described above, the precharger 300 is disabled in the write operation mode, and in the read operation mode, the precharger precharges the local input / output line pair LIO / LIOB to a precharge voltage, for example, a core voltage Vcore. do.

따라서 리드 동작 모드에서, 상기 로컬 입출력 라인 쌍(LIO/LIOB)은 이퀄라 이징 및 프리차징을 실행하고 라이트 동작 모드에서, 상기 로컬 입출력 라인 쌍(LIO/LIOB)은 이퀄라이징만을 실행하고 프리차징을 실행하지 않아 상기 프리차징부(300)에 의한 전류 소모를 감소시킬 수 있다.Therefore, in the read operation mode, the local input / output line pair LIO / LIOB performs equalization and precharging, and in the write operation mode, the local input / output line pair LIO / LIOB executes equalization only and precharges. In this case, the current consumption by the precharge unit 300 may be reduced.

도 3은 도 2에 따른 상기 제어부(100)의 상세 회로 도면이다.3 is a detailed circuit diagram of the controller 100 according to FIG. 2.

도시한 것과 같이, 상기 제어부(100)는 인버터(IV4,IV5,IV6,IV7)와 노아 게이트(NOR1)로 구성한다.As illustrated, the controller 100 includes inverters IV4, IV5, IV6, and IV7 and NOR gate NOR1.

상기 제1 제어 신호(LIOSTB)를 반전시키는 제4 인버터(IV4),상기 제4 인버터(IV4)의 출력을 입력받는 2개의 직렬 연결된 제5 인버터(IV5), 제6 인버터(IV6), 상기 제4 인버터(IV4)의 출력과 상기 제2 제어 신호(WTS)를 입력받아 연산하는 노아 게이트(NOR1) 및 상기 노아 게이트(NOR1)의 출력을 반전시키는 제7 인버터(IV7)로 구성된다. Fourth inverter IV4 for inverting the first control signal LIOSTB, two series-connected fifth inverters IV5, sixth inverters IV6, and the fourth inverters that receive the outputs of the fourth inverters IV4. 4 and a seventh inverter IV7 that inverts the output of the NOR gate NOR1 and the NOR gate NOR1 for receiving and calculating the output of the fourth inverter IV4 and the second control signal WTS.

상기 제1 제어 신호(LIOSTB)가 하이 일 때 상기 제어부(100)의 제1 출력 신호(CE)는 로우가 된다. 이때, 상기 제2 제어 신호(WTS)가 하이 이면 상기 제어부(100)의 제2 출력 신호(CP)는 하이가 되고 상기 제2 제어 신호(WTS)가 로우 이면 상기 제어부(100)의 제2 출력 신호(CP)는 로우가 된다.When the first control signal LIOSTB is high, the first output signal CE of the controller 100 becomes low. In this case, when the second control signal WTS is high, the second output signal CP of the controller 100 becomes high and when the second control signal WTS is low, the second output of the controller 100 is low. The signal CP goes low.

도 4는 도 2에 따른 상기 이퀄라이징부(200)의 회로 도면이다.4 is a circuit diagram of the equalizing unit 200 according to FIG. 2.

도 4에 따른 상기 이퀄라이징부(200)의 회로는 일 실시예로써 상기 로컬 입출력 라인 쌍(LIO/LIOB)의 전압 레벨을 동일하게 하는 회로는 적용 가능하다. 상기 제어부(100)의 제1 출력 신호(CE)에 의해 턴온되어 이퀄라이징을 수행한다. 도 4의 구성은 피모스 트랜지스터로 구현하였지만 엔모스 트랜지스터로 또한 구현 가능하 다. As an example, the circuit of the equalizing unit 200 according to FIG. 4 is applicable to a circuit having the same voltage level of the local input / output line pair LIO / LIOB. It is turned on by the first output signal CE of the controller 100 to perform equalization. 4 is implemented with a PMOS transistor, but can also be implemented with an NMOS transistor.

도 5는 도 2의 프리차징부(300)의 회로 도면이다.5 is a circuit diagram of the precharging unit 300 of FIG. 2.

상기 프리차징부(300)는 상기 제어부(100)의 제2 출력 신호(CP)를 각각의 게이트에 인가받고 각각의 소스 전극이 상기 프리차징 전압 예를 들면, 상기 코아 전압(Vcore)이 인가되고 각각의 드레인 전극에서 상기 로컬 입출력 라인 쌍(LIO/LIOB)을 각각 연결하는 제2 피모스 트랜지스터(PM2) 및 제3 피모스 트랜지스터(PM3)로 구성한다. 도 5의 구성은 피모스 트랜지스터로 구현하였지만 엔모스 트랜지스터로 또한 구현 가능하다.The precharging unit 300 receives the second output signal CP of the control unit 100 to each gate, and each of the source electrodes is applied with the precharging voltage, for example, the core voltage Vcore. Each drain electrode includes a second PMOS transistor PM2 and a third PMOS transistor PM3 respectively connecting the local input / output line pairs LIO / LIOB. 5 is implemented with a PMOS transistor, but can also be implemented with an NMOS transistor.

리드 동작 모드에서 상기 제어부(100)의 제2 출력 신호(CP)가 로우 레벨일 때 상기 제2 피모스 트랜지스터(PM2)와 상기 제3 피모스 트랜지스터(PM3)는 턴온되고 상기 프리차징 전압 예를 들면, 상기 코아 전압(Vcore)은 상기 로컬 입출력 라인 쌍(LIO/LIOB)에 인가된다. 따라서 상기 로컬 입출력 라인 쌍(LIO/LIOB)은 프리차징 전압으로 프리차징 된다.In the read operation mode, when the second output signal CP of the controller 100 is at a low level, the second PMOS transistor PM2 and the third PMOS transistor PM3 are turned on, and the precharging voltage is applied. For example, the core voltage Vcore is applied to the local input / output line pair LIO / LIOB. Therefore, the local input / output line pair LIO / LIOB is precharged with a precharge voltage.

라이트 동작 모드에서 상기 제어부(100)의 제2 출력 신호(CP)가 하이 레벨일 때 상기 제2 피모스 트랜지스터(PM2)와 상기 제3 피모스 트랜지스터(PM3)는 턴오프되고 프리차징은 이루어지지 않는다.In the write operation mode, when the second output signal CP of the controller 100 is at a high level, the second PMOS transistor PM2 and the third PMOS transistor PM3 are turned off and precharging is not performed. Do not.

따라서, 라이트 동작 모드에서 이퀄라이징만 수행하고 프리차징은 수행하지 않아 상기 프리차징부(300)에 의한 전류 소모는 감소한다. 이 경우 라이트 동작 모드이므로 프리차징 되지 않는다 하여도 동작에 문제가 발생하지 않는다.이는 라이트 동작 모드에서 인가되는 전압이 크므로 프리차징 되어 있지 않아도 문제가 되지 않기 때문이다.Accordingly, the current consumption by the precharging unit 300 is reduced since only equalization is performed in the write operation mode and no precharging is performed. In this case, the light operation mode does not cause an operation problem even if it is not precharged, since the voltage applied in the write operation mode is large, so it is not a problem even if it is not precharged.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 로컬 입출력 라인 이퀄라이징 및 프리차징 회로는 리드와 라이트 동작 모드를 구별하여 로컬 입출력 라인 쌍의 프리차징 동작을 인에이블 또는 디스에이블 하게 된다. 리드 동작 모드에서는 로컬 입출력 라인 쌍을 프리차징과 이퀄라이징 하여 정상적인 리드 동작을 보장하고 라이트 동작 모드에서는 로컬 입출력 라인 쌍의 이퀄라이징만을 수행하고 프리차징을 수행하지 않음으로써 프리차징에 의한 전류 소모를 감소 할 수 있다.The local input / output line equalizing and precharging circuit according to the present invention enables read or write operation mode to enable or disable precharging of a local input / output line pair. In the read operation mode, precharging and equalizing the local input / output line pairs ensures normal read operation. In the write operation mode, current consumption due to precharging can be reduced by only performing equalization of the local input / output line pairs and not precharging. have.

Claims (6)

제1 제어 신호와 제2 제어 신호를 입력 받아 제1 출력 신호와 제2 출력 신호를 출력하는 제어부;A controller which receives the first control signal and the second control signal and outputs a first output signal and a second output signal; 상기 제어부의 제1 출력 신호가 인에이블 됨에 따라 로컬 입출력 라인 쌍의 전압 레벨을 동일하게하는 이퀄라이징을 수행하고, 상기 제1 출력 신호가 디스에이블됨에 따라 상기 로컬 입출력 라인쌍의 이퀄라이징을 수행하지 않는 이퀄라이징부;및Equalization is performed to equalize a voltage level of a local input / output line pair as the first output signal of the controller is enabled, and equalization is not performed for the local input / output line pair as the first output signal is disabled. And; 상기 제어부의 제2 출력 신호가 인에이블 됨에 따라 상기 로컬 입출력 라인 쌍을 프리차징 전압으로부터 프리차징하고, 상기 제2 출력 신호가 디스에이블됨에 따라 상기 로컬 입출력 라인쌍의 프리차징을 수행하지 않는 프리차징부를 포함하고,Precharging the local input / output line pair from the precharging voltage as the second output signal of the controller is enabled, and precharging not precharging the local input / output line pair as the second output signal is disabled Including wealth, 라이트 동작시 상기 제1 출력 신호를 인에이블시키고, 상기 제2 출력 신호를 디스에이블시키는 것을 특징으로 하는 로컬 입출력 라인 이퀄라이징 및 프리차징 회로.And localizing the first output signal and disabling the second output signal during a write operation. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제어부는,The control unit, 리드 동작시 상기 제1 출력 신호를 인에블 시키고, 상기 제2 출력 신호를 인에블 시키는 것을 특징으로 하는 로컬 입출력 라인 이퀄라이징 및 프리차징 회로.And localizing the first output signal and enabling the second output signal during a read operation. 제 1 항에 있어서,The method of claim 1, 상기 제어부는,The control unit, 상기 제1 제어 신호를 반전시키는 제1 인버터 ;A first inverter for inverting the first control signal; 상기 제1 인버터의 출력을 입력받아 출력하는 인버터 ;An inverter receiving the output of the first inverter and outputting the output; 상기 제1 인버터의 출력과 상기 제2 제어 신호를 입력받아 연산하는 노아게이트; 및A noah gate configured to receive an output of the first inverter and the second control signal and operate the input signal; And 상기 노아 게이트의 출력을 반전시키는 제4 인버터로 구성된 로컬 입출력 라인 이퀄라이징 및 프리차징 회로.And a fourth inverter configured to invert the output of the noah gate. 제 1 항에 있어서,The method of claim 1, 상기 이퀄라이징부는,The equalizing unit, 상기 제어부의 제1 출력 신호를 게이트로 인가받고 상기 로컬 입출력 라인 쌍이 드레인과 소스단이 각각 연결되는 피모스 트랜지스터로 구성된 로컬 입출력 라인 이퀄라이징 및 프리차징 회로.A local input / output line equalizing and precharging circuit configured to receive a first output signal of the controller as a gate and the PMOS transistor having a pair of local input / output lines connected to a drain and a source terminal, respectively. 제 1 항에 있어서,The method of claim 1, 상기 프리차징부는,The precharging unit, 상기 제어부의 제2 출력 신호를 각각의 게이트에 인가받고 각각의 소스 전극은 상기 프리차징 전압에 연결하고 각각의 소스 전극에서 로컬 입출력 라인 쌍이 연결되는 제2 피모스 트랜지스터와 제3 피모스 트랜지스터로 구성된 로컬 입출력 라인 이퀄라이징 및 프리차징 회로. The second output signal of the controller is applied to each gate and each source electrode includes a second PMOS transistor and a third PMOS transistor connected to the precharging voltage and connected to a local input / output line pair at each source electrode. Local input and output line equalization and precharging circuitry.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990071260A (en) * 1998-02-28 1999-09-15 윤종용 Semiconductor device and precharge method including precharge control circuit
KR20010005089A (en) * 1999-06-30 2001-01-15 김영환 High speed semiconductor memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990071260A (en) * 1998-02-28 1999-09-15 윤종용 Semiconductor device and precharge method including precharge control circuit
KR20010005089A (en) * 1999-06-30 2001-01-15 김영환 High speed semiconductor memory device

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