KR100871546B1 - Flash memory device and method of manufacturing the same - Google Patents

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Abstract

The flash memory device and manufacturing method thereof are provided to improve the reliability and electrical characteristic of the flash memory device by minimizing the generation of the dangling bond by performing the heavy hydrogen ion implantation process on the tunnel oxide film and oxide-nitride-oxide. The method for manufacturing the flash memory device comprises as follows. The tunnel oxide film(25) and the first polysilicon layer(35) are formed on the semiconductor substrate(10). The first ion implantation layer(45) is formed by performing the first ion injection process on the semiconductor substrate and forming the first ion injection layer in the region including the semiconductor substrate, the tunnel oxide film and the first polysilicon layer. The etching process is performed on the semiconductor substrate and the tunnel oxide layer pattern and the first polysilicon pattern are formed. The oxide-nitride-oxide film(55) and the second polysilicon layer(65) are formed on the semiconductor substrate including the tunnel oxide layer pattern and the first polysilicon pattern. The thermal process is performed on the semiconductor substrate.

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and method of manufacturing the same}Flash memory device and method of manufacturing the same

실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.Embodiments relate to a flash memory device and a method of manufacturing the same.

플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다. The flash memory device is a nonvolatile storage medium in which stored data is not damaged even when the power is turned off. However, the flash memory device has a relatively high processing speed for writing, reading, and deleting data.

이에 따라, 상기 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.Accordingly, the flash memory device is widely used for data storage of a PC bios, a set-top box, a printer, and a network server. Recently, the flash memory device is also widely used in digital cameras and mobile phones.

그러나, 플래시 메모리 소자의 터널 산화막과 ONO막에 발생된 댕글링 본드에 의해 프로그램 또는 소거 동작시 전자의 트랩으로 인하여 소자의 특성이 열화되며, 전자의 트랩은 메모리 셀의 작동을 방해하게 된다.However, the dangling bonds generated in the tunnel oxide film and the ONO film of the flash memory device deteriorate the characteristics of the device due to the trapping of electrons during the program or erase operation.

실시예는 터널 산화막과 ONO막에 발생하는 댕글링 본드를 최소화시켜 소자의 특성을 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.The embodiment provides a flash memory device capable of minimizing dangling bonds occurring in a tunnel oxide film and an ONO film, thereby improving device characteristics and a method of manufacturing the same.

실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막 및 제1 폴리실리콘막을 형성하는 단계; 상기 반도체 기판에 제1 이온주입 공정을 진행하여, 상기 반도체 기판, 터널 산화막 및 제1 폴리실리콘막을 포함하는 영역에 제1 이온주입층을 형성하는 단계; 상기 반도체 기판에 식각 공정을 진행하여 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 형성하는 단계; 상기 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 포함하는 상기 반도체 기판 상에 ONO막 및 제2 폴리실리콘막을 형성하는 단계; 상기 반도체 기판에 열처리 공정을 진행하는 단계; 및 상기 반도체 기판에 식각 공정을 진행하여 ONO막 패턴 및 제2 폴리실리콘 패턴을 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment may include forming a tunnel oxide film and a first polysilicon film on a semiconductor substrate; Performing a first ion implantation process on the semiconductor substrate to form a first ion implantation layer in a region including the semiconductor substrate, a tunnel oxide film, and a first polysilicon film; Etching the semiconductor substrate to form a tunnel oxide pattern and a first polysilicon pattern; Forming an ONO film and a second polysilicon film on the semiconductor substrate including the tunnel oxide film pattern and the first polysilicon pattern; Performing a heat treatment process on the semiconductor substrate; And forming an ONO film pattern and a second polysilicon pattern by performing an etching process on the semiconductor substrate.

또한, 실시예에 따른 플래시 메모리 소자는 소스 및 드레인 영역이 형성된 반도체 기판; 상기 반도체 기판 상에 형성되었으며, 터널 산화막 패턴, 제1 폴리실리콘 패턴, ONO막 패턴 및 제2 폴리실리콘 패턴을 포함하는 게이트; 상기 반도체 기판, 터널 산화막 패턴 및 제1 폴리실리콘 패턴이 형성된 영역을 포함하여 형성된 제1 이온주입층; 및 상기 게이트 측벽에 형성된 스페이서를 포함한다.In addition, the flash memory device according to the embodiment may include a semiconductor substrate having source and drain regions formed thereon; A gate formed on the semiconductor substrate and including a tunnel oxide film pattern, a first polysilicon pattern, an ONO film pattern, and a second polysilicon pattern; A first ion implantation layer including a region in which the semiconductor substrate, the tunnel oxide layer pattern, and the first polysilicon pattern are formed; And a spacer formed on the sidewall of the gate.

실시예는 터널 산화막 및 ONO막에 중수소 이온주입 공정을 진행하여 댕글링 본드의 발생을 최소화하여 플래시 메모리 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있다.The embodiment can improve the reliability and electrical characteristics of the flash memory device by minimizing the occurrence of dangling bonds by performing a deuterium ion implantation process on the tunnel oxide film and the ONO film.

실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막 및 제1 폴리실리콘막을 형성하는 단계; 상기 반도체 기판에 제1 이온주입 공정을 진행하여, 상기 반도체 기판, 터널 산화막 및 제1 폴리실리콘막을 포함하는 영역에 제1 이온주입층을 형성하는 단계; 상기 반도체 기판에 식각 공정을 진행하여 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 형성하는 단계; 상기 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 포함하는 상기 반도체 기판 상에 ONO막 및 제2 폴리실리콘막을 형성하는 단계; 상기 반도체 기판에 열처리 공정을 진행하는 단계; 및 상기 반도체 기판에 식각 공정을 진행하여 ONO막 패턴 및 제2 폴리실리콘 패턴을 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment may include forming a tunnel oxide film and a first polysilicon film on a semiconductor substrate; Performing a first ion implantation process on the semiconductor substrate to form a first ion implantation layer in a region including the semiconductor substrate, a tunnel oxide film, and a first polysilicon film; Etching the semiconductor substrate to form a tunnel oxide pattern and a first polysilicon pattern; Forming an ONO film and a second polysilicon film on the semiconductor substrate including the tunnel oxide film pattern and the first polysilicon pattern; Performing a heat treatment process on the semiconductor substrate; And forming an ONO film pattern and a second polysilicon pattern by performing an etching process on the semiconductor substrate.

또한, 실시예에 따른 플래시 메모리 소자는 소스 및 드레인 영역이 형성된 반도체 기판; 상기 반도체 기판 상에 형성되었으며, 터널 산화막 패턴, 제1 폴리실리콘 패턴, ONO막 패턴 및 제2 폴리실리콘 패턴을 포함하는 게이트; 상기 반도체 기판, 터널 산화막 패턴 및 제1 폴리실리콘 패턴이 형성된 영역을 포함하여 형성된 제1 이온주입층; 및 상기 게이트 측벽에 형성된 스페이서를 포함한다.In addition, the flash memory device according to the embodiment may include a semiconductor substrate having source and drain regions formed thereon; A gate formed on the semiconductor substrate and including a tunnel oxide film pattern, a first polysilicon pattern, an ONO film pattern, and a second polysilicon pattern; A first ion implantation layer including a region in which the semiconductor substrate, the tunnel oxide layer pattern, and the first polysilicon pattern are formed; And a spacer formed on the sidewall of the gate.

이하, 실시예에 따른 플래시 메모리 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다. Hereinafter, a flash memory device and a method of manufacturing the same according to embodiments will be described in detail with reference to the accompanying drawings.

실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다. In the description of the embodiments, where described as being formed "on / over" of each layer, the on / over may be directly or through another layer ( indirectly) includes everything formed.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.

도 8은 실시예에 따른 플래시 메모리 소자의 단면도이다.8 is a cross-sectional view of a flash memory device according to an embodiment.

도 8에 도시된 바와 같이, 소스 및 드레인 영역(15)이 형성된 반도체 기판(10); 상기 반도체 기판(10) 상에 형성되었으며, 터널 산화막 패턴(25), 제1 폴리실리콘 패턴(35), ONO막 패턴(55) 및 제2 폴리실리콘 패턴(65)을 포함하는 게이트(80); 상기 반도체 기판(10), 터널 산화막 패턴(25) 및 제1 폴리실리콘 패턴(35)이 형성된 영역을 포함하여 형성된 제1 이온주입층(45); 및 상기 게이트(80) 측벽에 형성된 스페이서(85)를 포함하여 형성된다.8, the semiconductor substrate 10 having the source and drain regions 15 formed thereon; A gate 80 formed on the semiconductor substrate 10 and including a tunnel oxide film pattern 25, a first polysilicon pattern 35, an ONO film pattern 55, and a second polysilicon pattern 65; A first ion implantation layer 45 including a region in which the semiconductor substrate 10, the tunnel oxide layer pattern 25, and the first polysilicon pattern 35 are formed; And a spacer 85 formed on sidewalls of the gate 80.

또한, 제1 폴리실리콘 패턴(35), ONO막 패턴(55) 및 제2 폴리실리콘 패턴(65)이 형성된 영역을 포함하여 형성된 제2 이온주입층(75)이 더 포함될 수 있다.In addition, the second ion implantation layer 75 may include a region in which the first polysilicon pattern 35, the ONO film pattern 55, and the second polysilicon pattern 65 are formed.

그리고, 상기 제1 이온주입층(45) 및 제2 이온주입층(75)은 중수소 이온(Deuterium Ion, D+)층인 것을 포함한다.In addition, the first ion implantation layer 45 and the second ion implantation layer 75 may include a deuterium ion (D + ) layer.

도 1 내지 도 8은 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.1 to 8 are process cross-sectional views of a flash memory device according to an embodiment.

도 1에 도시된 바와 같이, 반도체 기판(10) 상에 터널 산화막(20) 및 제1 폴리실리콘막(30)을 형성한다.As shown in FIG. 1, the tunnel oxide film 20 and the first polysilicon film 30 are formed on the semiconductor substrate 10.

그리고, 도 2에 도시된 바와 같이, 상기 터널 산화막(20) 및 제1 폴리실리콘막(30)이 형성된 상기 반도체 기판(10) 상에 제1 이온주입 공정을 진행하여, 제1 이온주입층(40)을 형성한다.As shown in FIG. 2, a first ion implantation process is performed on the semiconductor substrate 10 on which the tunnel oxide film 20 and the first polysilicon film 30 are formed. 40).

상기 제1 이온주입 공정은 중수소 이온(Deuterium Ion, D+)을 5~10 KeV의 에너지에서 1×1015~1×1016 atoms/cm2의 농도로 주입하여 진행된다.The first ion implantation process is performed by implanting deuterium ions (D + ) at a concentration of 1 × 10 15 to 1 × 10 16 atoms / cm 2 at an energy of 5-10 KeV.

상기 제1 이온주입 공정으로 상기 반도체 기판(10), 터널 산화막(20) 및 제1 폴리실리콘막(30)을 포함하는 영역에 제1 이온주입층(40)이 형성된다.In the first ion implantation process, a first ion implantation layer 40 is formed in a region including the semiconductor substrate 10, the tunnel oxide film 20, and the first polysilicon film 30.

이어서, 도 3에 도시된 바와 같이, 상기 터널 산화막(20) 및 제1 폴리실리콘막(30)을 패터닝하여, 터널 산화막 패턴(25) 및 제1 폴리실리콘 패턴(35)을 형성한다.Subsequently, as shown in FIG. 3, the tunnel oxide film 20 and the first polysilicon film 30 are patterned to form the tunnel oxide film pattern 25 and the first polysilicon pattern 35.

상기 제1 폴리실리콘 패턴(35)은 플로팅 게이트가 될 수 있다.The first polysilicon pattern 35 may be a floating gate.

그리고, 도 4에 도시된 바와 같이, 상기 터널 산화막 패턴(25) 및 제1 폴리실리콘 패턴(35)을 포함하는 상기 반도체 기판(10) 상에 옥사이드, 나이트라이드 및 옥사이드를 순차적으로 형성한 ONO(Oxide-Nitride-Oxide)막(50) 및 제2 폴리실리콘막(60)을 형성한다.As illustrated in FIG. 4, ONO (Oxide, Nitride, and Oxide) sequentially formed oxide, nitride, and oxide on the semiconductor substrate 10 including the tunnel oxide layer pattern 25 and the first polysilicon pattern 35. An oxide-nitride-oxide film 50 and a second polysilicon film 60 are formed.

상기 ONO막(50)은 상부와 하부를 절연하는 역할을 한다. 상기 제1 폴리실리 콘막 패턴(35)은 상기 ONO막(50)에 의해 둘러싸여진다. The ONO layer 50 serves to insulate the upper and lower portions. The first polysilicon film pattern 35 is surrounded by the ONO film 50.

이어서, 도 5에 도시된 바와 같이, 상기 제2 폴리실리콘막(60) 상에 제2 이온주입 공정을 진행하여 제2 이온주입층(70)을 형성하고, 열처리 공정을 진행한다.Subsequently, as shown in FIG. 5, a second ion implantation process is performed on the second polysilicon film 60 to form a second ion implantation layer 70, and a heat treatment process is performed.

상기 제2 이온주입 공정은 중수소 이온(Deuterium Ion, D+)을 5~10 KeV의 에너지에서 1×1015~1×1016 atoms/cm2의 농도로 주입하여 진행된다.The second ion implantation process is performed by implanting deuterium ions (D + ) at a concentration of 1 × 10 15 to 1 × 10 16 atoms / cm 2 at an energy of 5-10 KeV.

상기 제2 이온주입 공정으로 상기 제1 폴리실리콘 패턴(35), ONO막(50) 및 제2 폴리실리콘막(60)을 포함하는 영역에 제2 이온주입층(70)이 형성된다.The second ion implantation layer 70 is formed in a region including the first polysilicon pattern 35, the ONO layer 50, and the second polysilicon layer 60 by the second ion implantation process.

상기 제2 이온주입층(70)을 형성한 뒤, 급속 열처리(Rapid Thermal Anneal) 방식으로 열처리 공정을 진행한다.After the second ion implantation layer 70 is formed, a heat treatment process is performed by a rapid thermal annealing method.

상기 열처리 공정은 900~1100℃ 에서 10~20 초 동안 진행될 수 있다.The heat treatment process may be performed for 10 to 20 seconds at 900 ~ 1100 ℃.

이때, 상기 열처리 공정을 통하여 상기 제1 및 제2 이온주입층(45, 70)에 주입된 중수소 이온과 상기 터널 산화막 패턴(25) 및 ONO막 패턴(55)에 형성된 댕글링 본드가 결합될 수 있다.In this case, the deuterium ions implanted in the first and second ion implantation layers 45 and 70 and the dangling bonds formed in the tunnel oxide pattern 25 and the ONO layer pattern 55 may be combined through the heat treatment process. have.

따라서, 댕글링 본드의 수를 감소시켜, 댕글링 본드로 인해 발생하는 전자 트랩 등의 문제를 방지할 수 있으며, 댕글링 본드의 발생을 최소화하여 플래시 메모리 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있다.Therefore, by reducing the number of dangling bonds, it is possible to prevent problems such as electron traps caused by the dangling bonds, and to minimize the occurrence of dangling bonds, thereby improving reliability and electrical characteristics of the flash memory device. .

이어서, 도 6에 도시된 바와 같이, 상기 ONO막(50) 및 제2 폴리실리콘막(60)을 패터닝하여, ONO막 패턴(55) 및 제2 폴리실리콘 패턴(65)을 형성한다.Subsequently, as shown in FIG. 6, the ONO film 50 and the second polysilicon film 60 are patterned to form an ONO film pattern 55 and a second polysilicon pattern 65.

즉, 상기 반도체 기판(10) 상에는 터널 산화막 패턴(25), 제1 폴리실리콘 패 턴(35), ONO막 패턴(55) 및 제2 폴리실리콘 패턴(65)이 형성된 게이트(80)가 형성될 수 있다.That is, the gate 80 having the tunnel oxide layer pattern 25, the first polysilicon pattern 35, the ONO layer pattern 55, and the second polysilicon pattern 65 may be formed on the semiconductor substrate 10. Can be.

상기 제2 폴리실리콘 패턴(65)은 제어 게이트이며, 하부에 형성된 제1 폴리실리콘 패턴(35)에 존재하는 전자를 여기시켜 충전(charging) 또는 방전(discharging)을 하도록 하는 바이어스 전압을 인가하는 역할을 한다.The second polysilicon pattern 65 is a control gate, and applies a bias voltage to excite electrons present in the first polysilicon pattern 35 formed below to perform charging or discharging. Do it.

그리고, 도 7에 도시된 바와 같이, 상기 게이트(80)의 측벽에 스페이서(85)를 형성하고, 상기 반도체 기판(10)에 소스 및 드레인 영역(15)을 형성한다.As shown in FIG. 7, spacers 85 are formed on sidewalls of the gate 80, and source and drain regions 15 are formed on the semiconductor substrate 10.

상기 스페이서(85)는 상기 게이트(80) 형성된 상기 반도체 기판(10) 상에 ONO막을 형성하고, 식각 공정을 진행하여 형성할 수 있다.The spacer 85 may be formed by forming an ONO film on the semiconductor substrate 10 on which the gate 80 is formed, and performing an etching process.

본 실시예에서는 상기 스페이서(85)가 ONO막으로 형성되는 구조를 가지는 것으로 설명하고 있으나 이에 한정하지 않고, 상기 스페이서(85)는 나이트라이드 및 옥사이드의 ON(Oxide-Nitride) 구조를 가질 수도 있다. In the present exemplary embodiment, the spacer 85 is formed as an ONO film, but the present invention is not limited thereto. The spacer 85 may have an oxide-nitride (ON) structure of nitride and oxide.

상기 소스 및 드레인 영역(15)은 상기 스페이서(85)를 마스크로 이온주입 공정을 수행하여 형성된다.The source and drain regions 15 are formed by performing an ion implantation process using the spacer 85 as a mask.

그리고, 도 8에 도시된 바와 같이, 상기 게이트(85)가 형성된 상기 반도체 기판(10) 상에 층간절연막(90)을 형성한다.As shown in FIG. 8, an interlayer insulating film 90 is formed on the semiconductor substrate 10 on which the gate 85 is formed.

이어서, 도시되지 않았지만 상기 층간절연막(90)을 선택적으로 식각하여 비아홀을 형성한 후, 상기 비아홀에 콘택 플러그를 형성한다. Subsequently, although not shown, the interlayer insulating layer 90 is selectively etched to form via holes, and then contact plugs are formed in the via holes.

상기 콘택 플러그의 형성으로 제2 폴리실리콘 패턴(65) 및 소스/드레인 영역(15)과 전기적으로 연결될 수 있다.The contact plug may be electrically connected to the second polysilicon pattern 65 and the source / drain region 15.

이상에서 설명한 바와 같이, 실시예에 따른 플래시 메모리 소자 및 제조 방법은 댕글링 본드의 발생을 최소화하여 플래시 메모리 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있다.As described above, the flash memory device and the manufacturing method according to the embodiment may improve the reliability and electrical characteristics of the flash memory device by minimizing the occurrence of dangling bonds.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above description has been made based on the embodiments, these are merely examples and are not intended to limit the present invention. Those skilled in the art to which the present invention pertains may not have been exemplified above without departing from the essential characteristics of the present embodiments. It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

도 1 내지 도 8은 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.1 to 8 are process cross-sectional views of a flash memory device according to an embodiment.

Claims (8)

반도체 기판 상에 터널 산화막 및 제1 폴리실리콘막을 형성하는 단계;Forming a tunnel oxide film and a first polysilicon film on a semiconductor substrate; 상기 반도체 기판에 제1 이온주입 공정을 진행하여, 상기 반도체 기판, 터널 산화막 및 제1 폴리실리콘막을 포함하는 영역에 제1 이온주입층을 형성하는 단계;Performing a first ion implantation process on the semiconductor substrate to form a first ion implantation layer in a region including the semiconductor substrate, a tunnel oxide film, and a first polysilicon film; 상기 반도체 기판에 식각 공정을 진행하여 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 형성하는 단계;Etching the semiconductor substrate to form a tunnel oxide pattern and a first polysilicon pattern; 상기 터널 산화막 패턴 및 제1 폴리실리콘 패턴을 포함하는 상기 반도체 기판 상에 ONO막 및 제2 폴리실리콘막을 형성하는 단계;Forming an ONO film and a second polysilicon film on the semiconductor substrate including the tunnel oxide film pattern and the first polysilicon pattern; 상기 반도체 기판에 열처리 공정을 진행하는 단계;Performing a heat treatment process on the semiconductor substrate; 상기 반도체 기판에 식각 공정을 진행하여 상기 터널 산화막 패턴 및 제1 폴리실리콘 패턴 상에 ONO막 패턴 및 제2 폴리실리콘 패턴을 형성하는 단계;Etching the semiconductor substrate to form an ONO film pattern and a second polysilicon pattern on the tunnel oxide film pattern and the first polysilicon pattern; 상기 터널 산화막 패턴, 제1 폴리실리콘 패턴, ONO막 패턴 및 제2 폴리실리콘 패턴으로 이루어진 게이트의 측벽에 스페이서를 형성하는 단계;Forming a spacer on a sidewall of the gate including the tunnel oxide layer pattern, the first polysilicon pattern, the ONO layer pattern, and the second polysilicon pattern; 상기 게이트 및 스페이서를 마스크로 소스 및 드레인 영역을 형성하는 단계;Forming a source and a drain region using the gate and the spacer as a mask; 상기 게이트 및 스페이서가 형성된 상기 반도체 기판 상에 층간절연막을 형성하는 단계; 및Forming an interlayer insulating film on the semiconductor substrate on which the gate and the spacer are formed; And 상기 층간절연막에 콘택을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.Forming a contact on the interlayer insulating film. 제 1항에 있어서,The method of claim 1, 상기 열처리 공정을 진행하기 전,Before proceeding with the heat treatment process, 상기 반도체 기판에 제2 이온주입 공정을 진행하여, 상기 제1 폴리실리콘 패턴, ONO막 및 제2 폴리실리콘막을 포함하는 영역에 제2 이온주입층을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And performing a second ion implantation process on the semiconductor substrate to form a second ion implantation layer in a region including the first polysilicon pattern, an ONO film, and a second polysilicon film. Way. 제 1항에 있어서,The method of claim 1, 상기 스페이서는 ONO(Oxide-Nitride-Oxide)막 구조 또는 ON(Oxide-Nitride)막 구조로 형성되는 것을 포함하는 플래시 메모리 소자의 제조 방법.And the spacer is formed in an oxide-nitride-oxide (ONO) film structure or an oxide-nitride (ON) film structure. 제 2항에 있어서,The method of claim 2, 상기 제1 및 제2 이온주입 공정은 5~10 KeV의 에너지에서 1×1015~1×1016 atoms/cm2의 농도로 중수소 이온(Deuterium Ion, D+)을 주입하여 진행되는 것을 포함하는 플래시 메모리 소자의 제조 방법.The first and second ion implantation process may be performed by injecting deuterium ions (Deuterium Ion, D + ) at a concentration of 1 × 10 15 ~ 1 × 10 16 atoms / cm 2 at an energy of 5 ~ 10 KeV Method of manufacturing a flash memory device. 제 1항에 있어서,The method of claim 1, 상기 열처리 공정은 900~1100 ℃에서 10~20초 동안 진행되는 것을 포함하는 플래시 메모리 소자의 제조 방법.The heat treatment process is a method of manufacturing a flash memory device comprising the proceeding for 10 to 20 seconds at 900 ~ 1100 ℃. 삭제delete 삭제delete 삭제delete
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