KR100869843B1 - Method of fabricating phase-change random access memoryPRAM device - Google Patents

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Abstract

상변화 메모리 소자의 제조 방법을 제시한다. 본 발명에 따르면 트랜지스터가 형성된 실리콘 기판 상에 제1 금속 배선 및 층간 절연막을 순차적으로 형성한다. 층간 절연막을 패터닝하여 제1 금속 배선을 노출하는 콘택홀을 형성한다. 콘택홀의 측벽에 스페이서를 형성하여 콘택홀의 크기를 줄인다. 스페이서가 형성된 콘택홀 내를 매립하도록 금속막 패턴을 형성한다. 스페이서를 표면부터 일부분 제거하여 금속막 패턴의 둘레에 홀을 형성한다. 홀에 절연막 패턴을 매립하여 금속막 패턴 및 그 둘레에 형성된 절연막 패턴으로 로드형의 하부 전극을 형성하여 후에 형성되는 상변화층과의 접촉 면적을 줄인다. 하부 전극 상에 상변화층 및 상부 전극을 형성한다. A method of manufacturing a phase change memory device is provided. According to the present invention, the first metal wiring and the interlayer insulating film are sequentially formed on the silicon substrate on which the transistor is formed. The interlayer insulating film is patterned to form contact holes exposing the first metal wires. A spacer is formed on the sidewall of the contact hole to reduce the size of the contact hole. A metal film pattern is formed to fill the contact hole in which the spacer is formed. The spacer is partially removed from the surface to form a hole around the metal film pattern. An insulating film pattern is embedded in the hole to form a rod-type lower electrode using the metal film pattern and the insulating film pattern formed around the hole to reduce the contact area with the later-formed phase change layer. The phase change layer and the upper electrode are formed on the lower electrode.

상변화 메모리, 리셋 전류, 칼코게나이드 Phase Change Memory, Reset Current, Chalcogenide

Description

상변화 메모리 소자의 제조 방법{Method of fabricating phase-change random access memory(PRAM) device}Method of fabricating a phase change memory device {Method of fabricating phase-change random access memory (PRAM) device}

도 1은 전형적인 상변화 메모리 소자의 상변화 물질의 전기적 특성을 이용한 디지털 데이터 저장 방법을 설명하기 위해서 개략적으로 도시한 그래프이다. 1 is a schematic diagram illustrating a digital data storage method using electrical characteristics of a phase change material of a typical phase change memory device.

도 2 및 도 3은 종래 기술에 의한 상변화 메모리 소자의 구조를 설명하기 위해서 개략적으로 도시한 도면이다.2 and 3 are schematic diagrams for explaining the structure of a phase change memory device according to the prior art.

도 4는 본 발명의 실시예에 따른 상변화 메모리 소자의 구조를 설명하기 위해 개략적으로 도시한 단면도이다.4 is a cross-sectional view schematically illustrating a structure of a phase change memory device according to an exemplary embodiment of the present invention.

도 5 내지 도10은 본 발명의 실시예에 따른 상변화 메모리 소자의 하부 전극을 형성하는 방법을 설명하기 위해 개략적으로 도시한 도면들이다.5 to 10 are schematic views illustrating a method of forming a lower electrode of a phase change memory device according to an exemplary embodiment of the present invention.

본 발명은 상변화 메모리 소자에 관한 것으로, 보다 상세하게는 리셋(reset) 전류를 감소시킬 수 있는 상변화 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a phase change memory device, and more particularly, to a method for manufacturing a phase change memory device capable of reducing a reset current.

상변화 메모리 소자는 비휘발성 메모리 소자로써 고속동작, 저전력 소모에 적합하고, 셀 면적 축소에 유리할 뿐만 아니라 적은 비용으로 제조 가능하여 차세 대 기억 소자로 각광 받고 있다. A phase change memory device is a nonvolatile memory device, which is suitable for high-speed operation and low power consumption, is advantageous for reducing cell area, and can be manufactured at a low cost.

도 1은 일반적인 상변화 메모리 소자의 상변화 물질의 전기적 특성을 이용한 디지털 데이터 저장 방법을 설명하기 위한 도면이다. 1 is a view for explaining a digital data storage method using the electrical properties of the phase change material of a conventional phase change memory device.

구체적으로, 일반적인 상변화 메모리 소자는 상변화층으로 칼코게나이드(Chalcogenide)를 이용한다. 칼코게나이드 물질의 특정 부위에 도 1에 도시한 바와 같이 리셋 펄스(리셋 전류)를 인가하면 칼코게나이드 물질이 녹아 비정질의 저저항 상태, 즉 리셋 상태(논리값 1, 오프(off) 상태)가 된다. 칼코게나이드 물질의 특정 부위에 도 1에 도시한 바와 같이 셋 펄스(셋 전류)를 인가하면 결정질의 고저항 상태, 즉 셋 상태(논리값 0, 온상태)가 된다. 이와 같이 상변화 메모리 소자는 칼코게나이드 물질의 상변화를 이용하여 온오프(on-off)의 디지털 데이터를 저장하고, 이를 이용하여 디지털 데이터를 읽을 수 있다.Specifically, a general phase change memory device uses chalcogenide as a phase change layer. When a reset pulse (reset current) is applied to a specific portion of the chalcogenide material, the chalcogenide material is melted to form an amorphous low resistance state, that is, a reset state (logical value 1, off state). Becomes When a set pulse (set current) is applied to a specific portion of the chalcogenide material, a crystalline high resistance state, that is, a set state (logical value 0, on state) is obtained. As described above, the phase change memory device may store on-off digital data by using a phase change of chalcogenide material, and read digital data using the phase change memory device.

도 2 및 도 3은 종래 기술에 의한 상변화 메모리 소자의 구조를 도시한 도면이다. 2 and 3 illustrate the structure of a phase change memory device according to the prior art.

구체적으로, 도 2 및 도 3에서 동일한 참조번호는 동일한 부재를 나타낸다. 도 2 및 도 3에서는, 편의상 실리콘 기판은 도시하지 않고 있다. 도 2를 참조하면, 제1 금속 배선(MO: 12)에 연결된 하부 전극 콘택부(BEC: 16)를 통하여 상변화층(20), 즉 칼코게나이드 물질층, 예컨대, GST의 하부에서 바로 전류를 인가하는 구조이다. 즉, 도 2는 상변화층(20)의 하부에 하부 전극 콘택부(16)가 콘택되는 하부 콘택 구조이다. Specifically, the same reference numerals in FIGS. 2 and 3 denote the same members. 2 and 3, the silicon substrate is not shown for convenience. Referring to FIG. 2, the current is directly below the phase change layer 20, that is, the chalcogenide material layer, eg, GST, through the lower electrode contact portion BEC 16 connected to the first metal wire MO 12. It is a structure that applies. That is, FIG. 2 illustrates a lower contact structure in which the lower electrode contact portion 16 contacts the lower portion of the phase change layer 20.

도 3을 참조하면, 제1 금속 배선(12)에 연결된 하부 전극 콘택부(16) 및 이 에 연결된 하부 전극(17)을 통하여 상변화층(20), 즉 칼코게나이드 물질층의 에지(edge)에서 전류를 인가하는 구조이다. 즉, 도 3은 상변화층(20)의 에지에 하부 전극이 콘택되는 에지 콘택 구조이다.Referring to FIG. 3, the edge of the phase change layer 20, that is, the chalcogenide material layer, is formed through the lower electrode contact portion 16 connected to the first metal wire 12 and the lower electrode 17 connected thereto. ) Is a structure that applies current. That is, FIG. 3 is an edge contact structure in which a lower electrode contacts an edge of the phase change layer 20.

도 2 및 도 3에서, 참조번호 10, 14, 18, 26은 층간 절연막이고, 참조번호 22는 상부 전극(TE), 24는 상부 전극 콘택부(TEC)이고, 참조번호 28은 제2 금속 배선(M1)을 나타낸다. 그리고, 참조번호 30은 하부 전극 콘택부(16)나 하부 전극(17)을 통하여 상변화층의 상변이를 일으킬 수 있는 면적이나 부피를 나타낸다. 2 and 3, reference numerals 10, 14, 18, and 26 are interlayer insulating films, reference numeral 22 is an upper electrode TE, 24 is an upper electrode contact portion TEC, and reference numeral 28 is a second metal wiring. (M1) is shown. In addition, reference numeral 30 denotes an area or volume capable of causing a phase change of the phase change layer through the lower electrode contact portion 16 or the lower electrode 17.

그런데, 도 2 및 도 3의 상변화 메모리 소자는 상변화층(20)과 하부 전극(또는 하부 전극 콘택부)간의 콘택 면적(사이즈)도 크고, 콘택 저항도 균일하게 조절하기가 어려워 리셋 전류를 낮추는데 한계가 있다. However, the phase change memory device of FIGS. 2 and 3 has a large contact area (size) between the phase change layer 20 and the lower electrode (or lower electrode contact portion), and it is difficult to uniformly adjust the contact resistance. There is a limit to lowering.

본 발명이 이루고자 하는 기술적 과제는, 상변화층과 하부 전극(또는 하부 전극 콘택)간의 콘택 면적을 작게 조절하고 콘택 저항을 균일하게 조절하여, 리셋 전류를 낮출 수 있는 상변화 메모리 소자의 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention provides a method of manufacturing a phase change memory device capable of reducing a reset current by controlling a small contact area between a phase change layer and a lower electrode (or lower electrode contact) and uniformly adjusting a contact resistance. To provide.

상기 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 트랜지스터가 형성된 실리콘 기판 상에 제1 금속 배선 및 층간 절연막을 순차적으로 형성한다. 상기 층간 절연막을 패터닝하여 제1 금속 배선을 노출하는 콘택홀을 형성한다. 상기 콘택홀의 측벽에 스페이서를 형성하여 상기 콘택홀의 크기를 줄인다. 상기 스페이서가 형성된 콘택홀 내를 매립하도록 금속막 패턴을 형성한다. According to an aspect of the present invention for achieving the above technical problem, the first metal wiring and the interlayer insulating film are sequentially formed on the silicon substrate on which the transistor is formed. The interlayer insulating layer is patterned to form contact holes exposing the first metal wires. Spacers are formed on sidewalls of the contact holes to reduce the size of the contact holes. A metal film pattern is formed to fill the contact hole in which the spacer is formed.

상기 스페이서를 표면부터 일부분 제거하여 상기 금속막 패턴의 둘레에 홀을 형성한다. 상기 홀에 절연막 패턴을 매립하여 상기 금속막 패턴 및 그 둘레에 형성된 상기 절연막 패턴으로 로드형의 하부 전극을 형성하여 후에 형성되는 상변화층과의 접촉 면적을 줄인다. 상기 하부 전극 상에 상변화층 및 상부 전극을 형성한다. The spacer is partially removed from the surface to form a hole around the metal layer pattern. An insulating film pattern is embedded in the hole to form a rod-type lower electrode using the metal film pattern and the insulating film pattern formed around the hole to reduce a contact area with a later phase change layer. A phase change layer and an upper electrode are formed on the lower electrode.

상기 스페이서는 상기 콘택홀 및 층간 절연막이 형성된 실리콘 기판의 전면에 SiGe층을 증착한 후 평탄화하여 형성할 수 있다. 상기 금속막 패턴은 상기 스페이서가 형성된 콘택홀 내를 매립하도록 TiN막, TaN막, HfN 또는 W막을 형성한 후, 평탄화하여 형성할 수 있다.The spacer may be formed by depositing a SiGe layer on the entire surface of the silicon substrate on which the contact hole and the interlayer insulating layer are formed, and then planarizing it. The metal layer pattern may be formed by forming a TiN layer, a TaN layer, an HfN, or a W layer so as to fill a contact hole in which the spacer is formed, and then planarize it.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 의한 상변화 메모리 소자의 구조를 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating a structure of a phase change memory device according to the present invention.

구체적으로, 필드 절연층(42)이 형성된 실리콘 기판(40)에 게이트 전극(44), 소오스/드레인 영역(46)을 포함하는 트랜지스터가 형성되어 있다. 게이트 전극 및 소오스/드레인 영역(46) 상에는 제1 층간 절연막(48)이 형성되어 있고, 제1 층간 절연막(48) 내에는 소오스/드레인 영역(46) 상에는 제1 콘택 플러그(50) 및 제1 금속 배선(52)이 순차적으로 연결되어 있다. 제1 금속 배선(52)중 일부는 접지(GND) 전극이 된다. Specifically, a transistor including a gate electrode 44 and a source / drain region 46 is formed in the silicon substrate 40 on which the field insulating layer 42 is formed. A first interlayer insulating layer 48 is formed on the gate electrode and the source / drain region 46, and a first contact plug 50 and a first contact layer are formed on the source / drain region 46 in the first interlayer insulating layer 48. The metal wires 52 are sequentially connected. Some of the first metal wires 52 become ground (GND) electrodes.

제1 금속 배선(52) 및 제1 층간 절연막(48) 상에는 콘택홀(55)을 갖는 제2 층간 절연막(54)이 형성되어 있다. 콘택홀(55)에는 하부 전극(56)이 형성되어 있다. 하부 전극(56) 상에는 상변화층(60) 및 상부 전극(62)이 형성되어 있다. 상변화층(60)은 칼코게나이드막, 예컨대 Ge2Sb2Te5, GaSeTe, InSbTe, SnSb2Te4막을 PVD 또는 CVD법으로 형성한다. 상부 전극(62)은 TiN막, TaN막, HfN막 또는 W막으로 형성한다. A second interlayer insulating film 54 having contact holes 55 is formed on the first metal wiring 52 and the first interlayer insulating film 48. The lower electrode 56 is formed in the contact hole 55. The phase change layer 60 and the upper electrode 62 are formed on the lower electrode 56. The phase change layer 60 forms a chalcogenide film such as a Ge 2 Sb 2 Te 5 , GaSeTe, InSbTe, SnSb 2 Te 4 film by PVD or CVD. The upper electrode 62 is formed of a TiN film, a TaN film, an HfN film or a W film.

상부 전극(62) 상에는 TiN막, TaN막, HfN막 또는 W막으로 이루어진 제2 콘택 플러그(64)가 형성되어 있다. 제2 콘택 플러그(64)에는 제2 금속 배선(66), 예컨대 비트 라인이 형성되고, 제2 금속 배선(66) 상에는 제3 콘택 플러그(70)가 형성되어 있고, 제3 콘택 플러그(70) 상에는 제3 금속 배선(72)이 형성되어 있다. 도 4에서, 참조번호 58, 68, 74는 각각 층간 절연막을 나타낸다.On the upper electrode 62, a second contact plug 64 made of a TiN film, a TaN film, an HfN film or a W film is formed. A second metal wire 66, for example, a bit line, is formed on the second contact plug 64, and a third contact plug 70 is formed on the second metal wire 66, and the third contact plug 70 is formed. The third metal wiring 72 is formed on the top. In Fig. 4, reference numerals 58, 68, and 74 denote interlayer insulating films, respectively.

도 5 내지 도10은 도 4의 본 발명에 의한 상변화 메모리 소자에서 제1 금속 배선 상에 형성되는 하부 전극의 형성 방법만을 설명하는 도면들이다. 5 to 10 are views illustrating only a method of forming a lower electrode formed on a first metal wire in the phase change memory device of FIG. 4.

구체적으로, 도 5 내지 도 10은 상변화층과 하부 전극(또는 하부 전극 콘택)간의 콘택 면적(사이즈)도 작게 조절하고, 콘택 저항도 균일하게 조절할 수 있는 상변화 메모리 소자의 제조방법을 설명하기 위한 도면들이다. 편의상 제1 금속 배선(52)의 하부의 구조는 편의상 생략한다. Specifically, FIGS. 5 to 10 illustrate a method of manufacturing a phase change memory device capable of controlling the contact area (size) between the phase change layer and the lower electrode (or lower electrode contact) to be smaller and uniformly adjusting the contact resistance. Figures for. For convenience, the structure of the lower portion of the first metal wiring 52 is omitted for convenience.

도 5 및 도 6을 참조하면, 제1 금속 배선(52) 상에 제2 층간 절연막(54)을 형성한다. 층간 절연막(54)을 사진식각공정, 즉 노광 및 식각공정으로 패터닝하여 제1 금속 배선(52)을 노출하는 콘택홀(55, 비아홀)을 형성한다. 콘택홀(55)의 직경은 예컨대 S1로 형성한다. 5 and 6, a second interlayer insulating film 54 is formed on the first metal wire 52. The interlayer insulating layer 54 is patterned by a photolithography process, that is, an exposure and etching process to form a contact hole 55 (via hole) exposing the first metal wire 52. The diameter of the contact hole 55 is formed, for example, S1.

도 7을 참조하면, 콘택홀의 측벽에 스페이서(102), 예컨대 SiGe 스페이서를 형성한다. 스페이서(102)는 콘택홀(55) 및 제2 층간 절연막(54)이 형성된 실리콘 기판(미도시)의 전면에 스페이서 형성용 물질층, 예컨대 SiGe층을 증착하고 에치백을 통하여 형성한다. Referring to FIG. 7, spacers 102, eg, SiGe spacers, are formed on the sidewalls of the contact holes. The spacer 102 is formed by depositing a spacer layer, for example, a SiGe layer, on an entire surface of a silicon substrate (not shown) on which the contact hole 55 and the second interlayer insulating layer 54 are formed.

스페이서(102)의 형성으로 콘택홀(55)의 크기는 S1보다 바람직하게 대략 1/3 이하인 S2로 줄어들게 된다. 이렇게 본 발명은 스페이서(102)의 형성으로 콘택홀(55)의 크기를 줄일 수 있으므로 ArF 광원의 사용 없이 60nm 이하의 공정을 구현할 수 있다. The formation of the spacer 102 reduces the size of the contact hole 55 to S2, which is preferably about one third or less than S1. Thus, the present invention can reduce the size of the contact hole 55 by the formation of the spacer 102 can implement a process of less than 60nm without using an ArF light source.

도 8을 참조하면, 스페이서(102)가 형성된 콘택홀(55)내에 하부전극용 금속막 패턴(104), 예컨대 TiN막 패턴, TaN막, HfN막, W막으로 형성한다. 하부 전극용 금속막 패턴(104)은 스페이서(102)가 형성된 콘택홀(55)을 매립하도록 금속막, 예컨대 TiN막, TaN막, HfN막, W막을 형성한 후 에치백하여 평탄화함으로써 형성한다.Referring to FIG. 8, a metal film pattern 104 for lower electrodes, for example, a TiN film pattern, a TaN film, an HfN film, and a W film, is formed in the contact hole 55 in which the spacer 102 is formed. The lower electrode metal film pattern 104 is formed by forming a metal film such as a TiN film, a TaN film, an HfN film, and a W film so as to fill the contact hole 55 in which the spacer 102 is formed, and then etch back and planarize it.

도 9를 참조하면, 습식 식각을 통하여 스페이서(102)를 표면부터 일부분 제거하여 하부 전극용 금속막 패턴(104)의 둘레에 홀(106)을 형성한다. 상기 스페이서(102)의 습식 식각은 SC-1 세정액, 예컨대 NH4OH:H2O2:H2O = 1:4:20 내지 1:5:50의 조성비를 가지는 세정액을 이용하여 수행한다. 습식 식각시 스페이서(예컨대, SiGe)와 하부 전극용 금속막 패턴(104, 예컨대, TiN)의 식각 속도의 비는 대략 300 ∼800:20Å으로 구현되며, 이에 따라, 대략 15:1∼40:1의 높은 식각 선택비가 구현될 수 있다. Referring to FIG. 9, a portion of the spacer 102 is removed from the surface by wet etching to form a hole 106 around the metal layer pattern 104 for the lower electrode. Wet etching of the spacer 102 is performed using a cleaning solution having a composition ratio of SC-1 cleaning solution, such as NH 4 OH: H 2 O 2 : H 2 O = 1: 4: 20 to 1: 5: 50. In wet etching, a ratio of an etching rate between the spacer (eg, SiGe) and the metal layer pattern 104 (eg, TiN) for the lower electrode is about 300 to 800: 20 Pa, and thus, about 15: 1 to 40: 1. A high etching selectivity of can be implemented.

도 10을 참조하면, 홀(106)에 절연막 패턴(108), 예컨대 산화막 패턴을 형성한다. 절연막 패턴(108)은 홀에 절연막, 예컨대 산화막을 매립한 후, 하부 전극용 금속막 패턴(104)을 노출시키도록 화학학기계적연마 또는 에치백하여 평탄화함으로써 형성한다. 결과적으로, 도 10의 윗쪽 평면도 및 아래쪽 단면도에서 보는 바와 같이 하부 전극용 금속막 패턴(104) 및 그 둘레에 형성된 절연막 패턴(108)으로 로드형의 하부 전극(56)이 형성된다.Referring to FIG. 10, an insulating film pattern 108, for example, an oxide film pattern, is formed in the hole 106. The insulating film pattern 108 is formed by filling an insulating film, for example, an oxide film in a hole, and then chemically polishing or etching back to planarize the metal film pattern 104 for lower electrodes. As a result, as shown in the top plan view and the bottom cross-sectional view of FIG. 10, a rod-type lower electrode 56 is formed of the metal film pattern 104 for lower electrodes and the insulating film pattern 108 formed around the lower electrode.

따라서, 실제적으로 본 발명의 상변화 메모리 소자는 하부 전극(56)중 금속막 패턴(104)만이 상변화층(20)과 접촉할 수 있게 되어 접촉 면적이 크게 줄어들게 되고, 콘택 저항을 쉽고 균일하게 조절할 수 있어 리셋 전류를 낮출 수 있다. Accordingly, in the phase change memory device of the present invention, only the metal layer pattern 104 of the lower electrode 56 may contact the phase change layer 20, thereby greatly reducing the contact area and making contact resistance easy and uniform. Adjustable, low reset current.

상술한 바와 같이, 본 발명의 상변화 메모리 소자는 상변화층과 하부 전극(또는 하부 전극 콘택)간의 콘택 면적(사이즈)도 작게 하고, 콘택 저항도 쉽게 균일하게 조절하여 리셋 전류를 낮출 수 있다. As described above, the phase change memory device of the present invention can reduce the contact area (size) between the phase change layer and the lower electrode (or the lower electrode contact), and also easily and uniformly adjust the contact resistance to lower the reset current.

Claims (3)

트랜지스터가 형성된 실리콘 기판 상에 제1 금속 배선 및 층간 절연막을 순차적으로 형성하는 단계;Sequentially forming a first metal wiring and an interlayer insulating film on the silicon substrate on which the transistor is formed; 상기 층간 절연막을 패터닝하여 제1 금속 배선을 노출하는 콘택홀을 형성하는 단계;Patterning the interlayer insulating film to form a contact hole exposing a first metal wire; 상기 콘택홀의 측벽에 스페이서를 형성하여 상기 콘택홀의 크기를 줄이는 단계;Forming a spacer on a sidewall of the contact hole to reduce the size of the contact hole; 상기 스페이서가 형성된 콘택홀 내를 매립하도록 금속막 패턴을 형성하는 단계;Forming a metal layer pattern to fill the contact hole in which the spacer is formed; 상기 스페이서를 표면부터 일부분 선택적으로 제거하여 상기 금속막 패턴의 둘레에 홀을 형성하는 단계; Selectively removing a portion of the spacer from a surface to form a hole around the metal layer pattern; 상기 홀에 절연막 패턴을 매립하여 상기 금속막 패턴 및 그 둘레에 형성된 상기 절연막 패턴으로 로드(rod)형의 하부 전극을 형성하여 후에 형성되는 상변화층과의 접촉 면적을 줄이는 단계; 및 Embedding an insulating film pattern in the hole to form a rod-type lower electrode using the metal film pattern and the insulating film pattern formed around the hole to reduce a contact area with a phase change layer formed later; And 상기 하부 전극 상에 상변화층 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.And forming a phase change layer and an upper electrode on the lower electrode. 제1항에 있어서, 상기 스페이서는 상기 콘택홀 및 층간 절연막이 형성된 실리콘 기판의 전면에 SiGe층을 증착한 후 평탄화하여 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.The method of claim 1, wherein the spacer is formed by depositing a SiGe layer on the entire surface of the silicon substrate on which the contact hole and the interlayer insulating layer are formed, and then planarizing the spacer. 제1항에 있어서, 상기 금속막 패턴은 상기 스페이서가 형성된 콘택홀 내를 매립하도록 TiN막, TaN막, HfN 또는 W막을 형성한 후, 평탄화하여 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.The method of claim 1, wherein the metal layer pattern is formed by forming a TiN layer, a TaN layer, an HfN, or a W layer so as to fill a contact hole in which the spacer is formed, and then planarize it. .
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