KR100866747B1 - Overlay vernier of semiconductor device and method for forming the same - Google Patents
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Abstract
본 발명은 반도체 소자의 오버레이 버니어 및 그 형성 방법에 관한 것으로, 원형의 모 버니어 패턴과 그 내측에 원형의 자 버니어 패턴이 구비된 오버레이 버니어를 사용하여 모든 방향의 오버레이 값을 측정할 수 있으며, 하부 공정의 열처리 공정 시 오버레이 버니어가 변형되면서 발생하는 오버레이 값의 측정 오류가 감소되어 오버레이 값의 신뢰성을 향상시키며, 소자의 수율 및 특성을 향상시키는 기술을 개시한다. The present invention relates to an overlay vernier of a semiconductor device and a method of forming the same. An overlay vernier having a circular parent vernier pattern and a circular vernier pattern formed therein can measure overlay values in all directions. Disclosed is a technique for reducing the measurement error of the overlay value generated by deformation of the overlay vernier during the heat treatment process, thereby improving the reliability of the overlay value and improving the yield and characteristics of the device.
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 오버레이 버니어를 도시한 평면도.1A and 1B are plan views illustrating overlay verniers of a semiconductor device according to the prior art.
도 2는 본 발명에 따른 반도체 소자의 오버레이 버니어를 도시한 평면도.2 is a plan view showing an overlay vernier of a semiconductor device according to the present invention.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도.3A to 3D are cross-sectional views illustrating a method of forming an overlay vernier of a semiconductor device according to the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
100, 120 : 모 버니어 패턴 110, 130 : 자 버니어 패턴100, 120:
200 : 모 버니어 패턴 210 : 자 버니어 패턴200: vernier pattern 210: purple vernier pattern
300 : 반도체 기판 310 : 하부층300: semiconductor substrate 310: lower layer
310a : 모 버니어 패턴 320 : 투명층310a: Mor vernier pattern 320: transparent layer
330 : 자 버니어 패턴330: purple vernier pattern
본 발명은 반도체 소자의 오버레이 버니어 및 그 형성 방법에 관한 것으로, 원형의 모 버니어 패턴과 그 내측에 원형의 자 버니어 패턴이 구비된 오버레이 버니어를 사용하여 모든 방향의 오버레이 값을 측정할 수 있으며, 하부 공정의 열처리 공정 시 오버레이 버니어가 변형되면서 발생하는 오버레이 값의 측정 오류가 감소되어 오버레이 값의 신뢰성을 향상시키며, 소자의 수율 및 특성을 향상시키는 기술을 개시한다. The present invention relates to an overlay vernier of a semiconductor device and a method of forming the same. An overlay vernier having a circular parent vernier pattern and a circular vernier pattern formed therein can measure overlay values in all directions. Disclosed is a technique for reducing the measurement error of the overlay value generated by deformation of the overlay vernier during the heat treatment process, thereby improving the reliability of the overlay value and improving the yield and characteristics of the device.
현재 반도체 소자의 제조에 있어서, 각 단계의 정렬을 위해 스크라이브 영역 내에 각각의 레이어 마다 버니어 패턴을 형성하게 되는데, 하부 레이어에 형성된 모 버니어 패턴과 상부 레이어에 형성된 자 버니어 패턴 간의 좌우 간격이나 상하 간격의 차이에 따른 오버레이 값을 측정하고, 이를 이용하여 마스크의 정렬을 보정한다. Currently, in the manufacture of semiconductor devices, a vernier pattern is formed for each layer in the scribe area for alignment of each step. The vernier pattern formed on the lower layer and the child vernier pattern formed on the upper layer have a left or right spacing. The overlay value according to the difference is measured and used to correct the mask alignment.
현재 포토리소그래피 공정에서 오버레이 값의 측정은 일반적인 박스 인 박스(Box in Box) 또는 바 인 박스(Bar in Box) 형태의 오버레이 패턴을 이용하고 있다. In the current photolithography process, the overlay value is measured using an overlay pattern in the form of a general box in box or bar in box.
그러나, 이러한 형태의 오버레이 패턴은 실제 셀 영역에서 발생하는 패턴 이동을 측정할 수 없고, 서브 레이어 공정의 영향으로 인해 오버레이 버니어가 웨이퍼 내에서 변형을 일으켜 노광 마스크를 이용한 공정 진행 후 오버레이 리딩(overlay reading) 불량이 유발되는 문제점이 있다. However, this type of overlay pattern cannot measure the pattern shift occurring in the actual cell area, and due to the influence of the sub-layer process, the overlay vernier deforms in the wafer so that the overlay reading after the process using the exposure mask is performed. ) There is a problem that the defect is caused.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 오버레이 버니어를 도시한 평면도이다. 1A and 1B are plan views illustrating overlay verniers of a semiconductor device according to the prior art.
도 1a를 참조하면, 모 버니어 패턴(100) 및 모 버니어 패턴(100) 내측에 자 버니어 패턴(110)이 박스 인 박스(Box In Box) 형태로 구비되어 있다.Referring to FIG. 1A, the mother
도 1b를 참조하면, 일정 선폭을 가지는 바 형태의 모 버니어 패턴(120) 및 모 버니어 패턴(120) 내측에 자 버니어 패턴(130)이 바 인 박스(Bar In Box) 형태로 구비되어 있다.Referring to FIG. 1B, a bar
이때, 박스 인 박스 또는 바 인 박스 형태의 오버레이 버니어는 모버니어 패턴과 자 버니어 패턴 간의 좌우 간격이나 상하 간격의 차이를 측정함으로써 이전 단계에서 웨이퍼 상에 형성된 구조와 현재 단계에서 형성된 구조의 오버레이 정도를 측정하여 오버레이 보정 공정을 수행하게 된다.At this time, the overlay vernier in the form of a box in box or a vine box measures the difference between the left and right or top and bottom gaps between the morpher pattern and the vernier pattern to determine the degree of overlay of the structure formed on the wafer in the previous step and the structure formed in the current step. The measurement is performed to perform an overlay correction process.
그러나, 상기 오버레이 버니어는 적층 공정 및 열처리 공정의 횟수가 증가함에 따라 상기 모 버니어 패턴 및 자 버니어 패턴의 형태가 변형되어 오버레이 값이 정확하게 측정되지 않는 문제가 있다.However, in the overlay vernier, as the number of lamination and heat treatment processes increases, the shape of the parent vernier pattern and the child vernier pattern is deformed, so that the overlay value is not accurately measured.
상술한 종래 기술에 따른 반도체 소자의 오버레이 버니어 및 그 형성 방법에서, 열처리 공정 등에 의한 모 버니어 패턴 및 자 버니어 패턴의 변형에 의해 오버레이 값 측정 시 오차가 발생하며, 박스 타입 또는 바 타입의 경우에는 상기 오버레이 버니어의 X 및 Y 방향만 측정 가능하므로 측정할 수 있는 부분이 각 방향마다 한정되어 있다.In the overlay vernier of the semiconductor device according to the related art and the method of forming the same, an error occurs when the overlay value is measured by the deformation of the mother vernier pattern and the child vernier pattern by a heat treatment process, and in the case of a box type or a bar type, Since only the X and Y directions of the overlay vernier can be measured, the part that can be measured is limited in each direction.
따라서, 한쪽 면이 어택(Attack)을 받게 되면 측정 오류가 발생하며, 오버레이 값의 정확도가 감소되어 소자의 특성이 저하되는 문제가 있다.Therefore, when one side is attacked, a measurement error occurs, and the accuracy of the overlay value is reduced, thereby deteriorating the characteristics of the device.
상기 문제점을 해결하기 위하여, 원형의 모 버니어 패턴과 그 내측에 원형의 자 버니어 패턴이 구비된 오버레이 버니어를 사용하여 모든 방향의 X, Y 값을 측정할 수 있으며, 하부 공정의 열처리 공정 시 오버레이 버니어가 변형되면서 발생하는 오버레이 값의 측정 오류가 감소되어 오버레이 값의 신뢰성이 향상된다. In order to solve the above problems, it is possible to measure the X, Y values in all directions by using an overlay vernier having a circular parent vernier pattern and a circular ruler vernier pattern therein. The error of measurement of the overlay value caused by the deformation is reduced, thereby improving the reliability of the overlay value.
이로 인해, 소자의 수율 및 특성이 향상시키는 반도체 소자의 오버레이 버니어 및 그 형성 방법을 제공하는 것을 목적으로 한다. For this reason, it aims at providing the overlay vernier of a semiconductor element which improves the yield and the characteristic of an element, and its formation method.
본 발명에 따른 반도체 소자의 오버레이 버니어는The overlay vernier of the semiconductor device according to the present invention
10 이상 20 이하㎛의 반지름을 갖는 원형의 모 버니어 패턴과,A circular vernier pattern having a radius of 10 or more and 20 or less,
상기 모 버니어 패턴 내측에 형성되며, 5 이상 10 미만 ㎛의 반지름을 갖는 원형의 자 버니어 패턴을 포함하며, 상기 모 버니어 패턴과 상기 자 버니어 패턴의 X축 및 Y축 좌표를 동시에 측정하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 오버레이 측정 방법은It is formed inside the parent vernier pattern, and includes a circular ruler vernier pattern having a radius of 5 or more and less than 10 ㎛, characterized in that to measure the X axis and Y axis coordinates of the parent vernier pattern and the child vernier pattern at the same time do.
In addition, the overlay measurement method of a semiconductor device according to the present invention
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반지름 R을 가지는 원형의 모 버니어 패턴과 X축을 기준으로 θ의 각도를 가지는 반지름 r1 및 상기 r1과 일직선 상의 반지름 r2를 가지는 원형의 자 버니어 패턴을 포함하는 오버레이 버니어를 이용한 오버레이 측정에 있어서,In the overlay measurement using an overlay vernier comprising a circular parent vernier pattern having a radius R and a circular ruler vernier pattern having a radius r1 having an angle of θ with respect to the X axis and a radius r2 in line with the r1,
X축 방향의 오버레이 값은 Rcosθ - (r1cosθ + r2cosθ)/2 이며, Y축 방향의 오버레이 값은 Rsinθ - (r1sinθ + r2sinθ)/2 인 것을 특징으로 한다.The overlay value in the X-axis direction is Rcosθ-(r1cosθ + r2cosθ) / 2, and the overlay value in the Y-axis direction is Rsinθ-(r1sinθ + r2sinθ) / 2.
또한, 반도체 소자의 오버레이 버니어 형성 방법은 In addition, the overlay vernier forming method of a semiconductor device
반도체 기판 상부에 하부층을 형성하는 단계와,Forming a lower layer on the semiconductor substrate;
상기 하부층을 식각하여 10 이상 20 이하㎛의 반지름을 갖는 원형의 모 버니어 패턴을 형성하는 단계와,Etching the lower layer to form a circular parent vernier pattern having a radius of 10 to 20 μm,
상기 모 버니어 패턴을 포함하는 전체 상부에 투명층을 형성하는 단계와,Forming a transparent layer on an entire upper portion of the parent vernier pattern;
상기 투명층 상부에 감광막을 형성하는 단계와,Forming a photoresist film on the transparent layer;
상기 감광막을 노광 및 현상하여 상기 모 버니어 패턴 내측에 5 이상 10 미만 ㎛의 반지름을 갖는 원형의 자 버니어 패턴을 형성하는 단계를 포함하는 특징으로 하며,And exposing and developing the photosensitive film to form a circular ruler vernier pattern having a radius of 5 or more and less than 10 μm inside the parent vernier pattern.
상기 투명층은 산화막 또는 질화막으로 형성하는 것을 특징으로 한다.The transparent layer is formed of an oxide film or a nitride film.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.
도 2는 본 발명에 따른 반도체 소자의 오버레이 버니어를 도시한 평면도이다.2 is a plan view illustrating an overlay vernier of a semiconductor device according to the present invention.
도 2를 참조하면, 반도체 기판의 소정 영역에 원형의 모 버니어 패턴(200) 및 모 버니어 패턴(200) 내측에 형성된 원형의 자 버니어 패턴(210)이 포함되어 있는 오버레이 버니어를 나타낸다.Referring to FIG. 2, an overlay vernier including a circular parent
여기서, 모 버니어 패턴(200)은 10 이상 내지 20 이하㎛의 반지름을 가지도록 형성하며, 자 버니어 패턴(210)은 5 이상 내지 10 미만㎛의 반지름을 가지도록 형성하는 것이 바람직하다.Here, the parent
이때, 원형의 모 버니어 패턴과 원형의 자 버니어 패턴으로 이루어진 오버레이 버니어는 X, Y 좌표를 동시에 측정할 수 있으며, 이를 이용하여 모든 방향의 오버레이 값을 측정하여, 이전 단계에서 반도체 기판 상에 형성된 구조와 현재 단계에서 형성된 구조의 오버레이 정도를 알 수 있다.At this time, the overlay vernier consisting of a circular parent vernier pattern and a circular child vernier pattern can simultaneously measure the X and Y coordinates, and by using the overlay vernier pattern in all directions to measure the structure, formed on the semiconductor substrate in the previous step And the overlay degree of the structure formed in the current step.
상기와 같이 원형의 모 버니어 패턴과 그 내측에 원형의 자 버니어 패턴이 형성된 오버레이 버니어에 있어서, 상기 모 버니어 패턴의 반지름을 'R', 상기 자 버니어 패턴의 반지름을 'r'로 정의한다.In the overlay vernier in which a circular parent vernier pattern and a circular ruler vernier pattern are formed therein, the radius of the parent vernier pattern is defined as 'R', and the radius of the ruler vernier pattern is defined as 'r'.
이때, X축을 기준으로 'θ'의 각도를 가지는 모 버니어 패턴의 좌표는 X1 = Rcosθ 및 Y1 = Rsinθ이며, 자 버니어 패턴의 좌표는 X2 = rcosθ 및 Y2 = rsinθ으로 표현할 수 있다. At this time, the coordinates of the parent vernier pattern having an angle of 'θ' with respect to the X axis are X1 = Rcosθ and Y1 = Rsinθ, and the coordinates of the child vernier pattern can be expressed as X2 = rcosθ and Y2 = rsinθ.
여기서, X축을 기준으로 특정 각도 'θ'를 갖는 r1 및 상기 r1과 일직선 상에 위치한 r2를 이용한 오버레이 값은 하기 식과 같이 나타낼 수 있다. 이때, 상기 자 버니어 패턴이 완전한 원형으로 형성되었을 경우에는 자 버니어 패턴의 반지름인 상기 r1 및 r2의 값이 동일하며, 불완전한 원형으로 형성되었을 경우에는 상기 r1 및 r2의 값에 차이가 발생할 수 있다.Here, an overlay value using r1 having a specific angle 'θ' with respect to the X axis and r2 positioned on a straight line with r1 may be expressed as follows. In this case, when the child vernier pattern is formed in a perfect circle, the values of the r1 and r2, which are the radius of the child vernier pattern, are the same, and when the child vernier pattern is formed in an incomplete circle, a difference may occur in the values of r1 and r2.
X축 방향의 오버레이 값 = Rcosθ - (r1cosθ + r2cosθ)/2Overlay value in the X axis direction = Rcosθ-(r1cosθ + r2cosθ) / 2
Y축 방향의 오버레이 값 = Rsinθ - (r1sinθ + r2sinθ)/2 Overlay value in the Y-axis direction = Rsinθ-(r1sinθ + r2sinθ) / 2
상기 식을 적용하여 측정하게 되면 X축, Y축 좌표를 동시에 측정할 수 있으며, 상기 오버레이 버니어가 원형으로 형성되므로 특정 방향에 제한 없이 X축 및 Y축의 오버레이 값을 측정할 수 있다. 이로 인해 오버레이 값의 측정오류를 감소시켜 정확도가 향상된다. When the measurement is applied by applying the above equation, the X-axis and Y-axis coordinates can be simultaneously measured. Since the overlay vernier is formed in a circular shape, the overlay values of the X-axis and the Y-axis can be measured without limitation in a specific direction. This improves accuracy by reducing the measurement error of overlay values.
도 3a 내지 도 3d는 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도이다. 3A to 3D are cross-sectional views illustrating a method of forming an overlay vernier of a semiconductor device.
도 3a를 참조하면, 반도체 기판(300) 상부에 하부층(310)을 형성한다. Referring to FIG. 3A, a
도 3b를 참조하면, 하부층(310) 상부에 제 1 감광막(미도시)을 형성한다. Referring to FIG. 3B, a first photoresist layer (not shown) is formed on the
다음에, 원형 모 버니어 영역이 정의된 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 제 1 감광막 패턴(미도시)을 형성한다.Next, an exposure and development process using an exposure mask in which a circular parent vernier region is defined is performed to form a first photoresist pattern (not shown).
그 다음, 상기 제 1 감광막 패턴(미도시)을 마스크로 하부층(310)을 식각하여 10 이상 20 이하㎛의 반지름을 갖는 원형의 모 버니어 패턴(310a)을 형성한다. Subsequently, the
도 3c를 참조하면, 모 버니어 패턴(310a)을 포함하는 전체 상부에 일정 두께의 투명층(320)을 형성한다. Referring to FIG. 3C, a
여기서, 투명층(320)은 산화막 또는 질화막을 사용하여 형성하는 것이 바람직하다.Here, the
도 3d를 참조하면, 투명층(320) 상부에 감광막(미도시)을 형성하고, 원형의 자 버니어 영역이 정의된 노광 마스크를 사용한 노광 및 현상 공정을 수행하여 5 이상 내지 10 미만㎛의 반지름을 갖는 자 버니어 패턴(330)을 형성한다. Referring to FIG. 3D, a photoresist film (not shown) is formed on the
본 발명에 따른 반도체 소자의 오버레이 버니어 및 그 형성 방법은 원형의 모 버니어 패턴과 그 내측에 원형의 자 버니어 패턴이 구비된 오버레이 버니어를 사용하여 모든 방향의 X, Y 값을 동시에 측정할 수 있으며, 하부 공정의 열처리 공정 시 오버레이 버니어가 변형되면서 발생하는 오버레이 값의 측정 오류가 감소되어 오버레이 값의 신뢰성이 향상된다. The overlay vernier of the semiconductor device and the method of forming the semiconductor device according to the present invention may simultaneously measure X and Y values in all directions by using an overlay vernier having a circular parent vernier pattern and a circular vernier pattern therein. During the heat treatment of the lower process, the measurement error of the overlay value caused by deformation of the overlay vernier is reduced, thereby improving the reliability of the overlay value.
이로 인해, 소자의 수율 및 특성이 향상되는 효과가 있다. For this reason, the yield and the characteristic of an element are improved.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
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| KR20030003390A (en) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | Stepper alignment mark |
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