KR100866144B1 - Semiconcuctor memory device and a method of the same - Google Patents

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Abstract

A semiconductor memory device and a method of the same is provided to improve driving efficiency of a sense amp by arranging an auxiliary driver at each sense amp without increasing a layout area. In a semiconductor memory device, a main driver(140) for a sense amp is arranged outside of a sell area. A sense amp array(120), detecting data of cell array through a driving voltage, is arranged alternately with the cell array. An auxiliary driver array(130) for the sense amp, supplying a driving power together with the main driver, is arranged at the cell area in parallel with the one side of the sense amp array.

Description

반도체 메모리 장치 및 그의 레이아웃 방법{Semiconcuctor memory device and a method of the same}Semiconductor memory device and a method of layout thereof

본 발명은 반도체 메모리 장치 및 그의 레이아웃 방법에 관한 것으로, 더욱 상세하게는 비트라인의 전위를 감지하고 증폭하는 센스 앰프를 구비하는 반도체 메모리 장치 및 그의 레이아웃 방법에 관한 것이다. The present invention relates to a semiconductor memory device and a layout method thereof, and more particularly, to a semiconductor memory device having a sense amplifier for sensing and amplifying the potential of the bit line and a layout method thereof.

도 1을 참조하면, 종래 기술에 따른 반도체 메모리 장치는 다수의 셀 어레이(10)가 배치되는 셀 영역(Cell Area)(1) 내에 비트라인의 전위를 감지하고 이를 증폭하여 출력하는 다수의 센스 앰프로 이루어진 센스 앰프 어레이(20)를 배치한다. 그리고, 셀 어레이를 구동하는 워드라인 드라이버가 배치되는 크로스 영역(Cross Area) 즉, 셀 영역(1) 외부에 센스 앰프 어레이를 구동하는 구동 전압을 제공하는 센스 앰프 드라이버(30)를 배치한다. Referring to FIG. 1, a semiconductor memory device according to the related art senses a plurality of sense amplifiers that sense, amplify, and output a potential of a bit line in a cell area 1 in which a plurality of cell arrays 10 are disposed. Arrange the sense amplifier array 20 consisting of. In addition, a sense amplifier driver 30 providing a driving voltage for driving the sense amplifier array is disposed in a cross area where the word line driver for driving the cell array is disposed, that is, outside the cell area 1.

여기서, 센스 앰프 어레이(20)는 다수의 센스 앰프(22)를 포함하며, 각 센스 앰프(22)는 PMOS 트랜지스터 쌍이 배치되는 PMOS 트랜지스터 영역(24)과 PMOS 트랜지스터 쌍과 크로스 커플되는 NMOS 트랜지스터 쌍이 배치되는 NMOS 트랜지스터 영역(26)을 포함한다. Here, the sense amplifier array 20 includes a plurality of sense amplifiers 22, and each sense amplifier 22 includes a PMOS transistor region 24 in which a PMOS transistor pair is disposed, and an NMOS transistor pair cross coupled with the PMOS transistor pair. NMOS transistor region 26 is included.

도 2를 참조하면, 각 센스 앰프(22)는 PMOS 트랜지스터 영역(24)에 배치된 PMOS 트랜지스터 쌍(P1, P2)과 NMOS 트랜지스터 영역(26)에 배치된 NMOS 트랜지스터 쌍(N1, N2)가 크로스 커플로 연결되고, 센스 앰프 드라이버(30)에서 인가되는 풀업 구동 전압 RTO와 풀다운 구동 전압 /S에 의해 구동되어 비트라인 쌍(BL, /BL)을 증폭한다. 여기서, 센스 앰프 드라이버(30)는 풀업 구동 신호 SAP 및 풀다운 구동 신호 SAN에 의해 구동되어 풀업 구동 전압 RTO 및 풀다운 구동 전압 /S를 생성한다. Referring to FIG. 2, each sense amplifier 22 crosses the PMOS transistor pairs P1 and P2 disposed in the PMOS transistor region 24 and the NMOS transistor pairs N1 and N2 disposed in the NMOS transistor region 26. Coupled and driven by the pull-up driving voltage RTO and the pull-down driving voltage / S applied by the sense amplifier driver 30 to amplify the pair of bit lines BL and / BL. Here, the sense amplifier driver 30 is driven by the pull-up drive signal SAP and the pull-down drive signal SAN to generate the pull-up drive voltage RTO and the pull-down drive voltage / S.

즉, 센스 앰프 드라이버(30)에서 인가되는 풀업 구동 전압 RTO와 풀다운 구동 전압 /S는 센스 앰프 어레이(20)에 배치된 다수의 센스 앰프(22)에 공통으로 인가된다. That is, the pull-up driving voltage RTO and the pull-down driving voltage / S applied by the sense amplifier driver 30 are commonly applied to the plurality of sense amplifiers 22 arranged in the sense amplifier array 20.

도 3을 참조하여, 다수의 센스 앰프를 구성하는 NMOS 트랜지스터 영역(26)의 레이아웃을 살펴보면, 풀다운 구동 전압 /S을 인가하는 파워 메탈라인 ML_P은 NMOS 트랜지스터 영역(26)을 장축 방향으로 관통하여 배치되고, 쌍을 이루는 NMOS 트랜지스터(N1, N2)는 파워 메탈라인 ML_P를 중심으로 지그재그(Zigzag) 형태로 배치된다. Referring to FIG. 3, referring to the layout of the NMOS transistor region 26 constituting the plurality of sense amplifiers, the power metal line ML_P applying the pull-down driving voltage / S is disposed through the NMOS transistor region 26 in the long axis direction. The paired NMOS transistors N1 and N2 are arranged in a zigzag shape around the power metal line ML_P.

구체적으로, NMOS 트랜지스터(N1, N2)는 액티브 영역(ACT1, ACT2)이 메탈라인 ML_P를 중심으로 일부 영역이 교차되며 지그재그 형태로 분리 배치된다. 메탈라인 ML1은 파워 메탈라인 ML_P의 배치 방향과 직교되게 각 액티브 영역(ACT1, ACT2)에 배치되어 각 액티브 영역(ACT1, ACT2)과 파워 메탈라인 ML_P를 전기적으로 연결한다. 게이트 영역(G1, G2)은 메탈라인 ML1의 일측면에 수평으로 이격되어 배치되 며 서로 다른 비트라인(BL, /BL)과 연결된다. 그리고, NMOS 트랜지스터 영역(26)은 양측 가장 자리에 대칭되게 웰 픽업 영역(27, 28)이 배치된다. In detail, in the NMOS transistors N1 and N2, the active regions ACT1 and ACT2 intersect some regions around the metal line ML_P and are disposed in a zigzag form. The metal line ML1 is disposed in each of the active regions ACT1 and ACT2 orthogonally to the arrangement direction of the power metal line ML_P to electrically connect the active regions ACT1 and ACT2 to the power metal line ML_P. The gate regions G1 and G2 are horizontally spaced apart from one side of the metal line ML1 and are connected to different bit lines BL and / BL. In the NMOS transistor region 26, well pick-up regions 27 and 28 are arranged symmetrically at both edges.

한편, 반도체 메모리 장치의 고집적화에 따라 센스 앰프 드라이버가 배치되는 면적이 줄어들어 센스 앰프 드라이버의 크기가 작아지고 있다. 그 결과, 센스 앰프 드라이버의 구동력이 저하되어 각 센스 앰프로 제공되는 구동 전압이 불충분하여 센스 앰프의 구동 능력이 저하되는 문제가 있다. Meanwhile, as the semiconductor memory device is highly integrated, the area in which the sense amplifier driver is disposed is reduced, thereby reducing the size of the sense amplifier driver. As a result, there is a problem that the driving force of the sense amplifier driver is lowered, the driving voltage provided to each sense amplifier is insufficient, and the driving capability of the sense amplifier is lowered.

본 발명은 각 센스 앰프 내에 센스 앰프 보조 드라이버를 배치시켜 센스 앰프의 구동 능력을 개선하는 반도체 메모리 장치를 제공한다. The present invention provides a semiconductor memory device in which a sense amplifier auxiliary driver is disposed in each sense amplifier to improve the driving capability of the sense amplifier.

또한, 본 발명은 면적 증가 없이 상기 센스 앰프 보조 드라이버를 배치하는 반도체 메모리 장치의 레이아웃 방법을 제공한다. The present invention also provides a layout method of a semiconductor memory device in which the sense amplifier auxiliary driver is disposed without increasing an area.

상기한 과제를 해결하기 위한 본 발명의 반도체 메모리 레이아웃 방법은, 구동 전압을 제공하는 센스 앰프 주 드라이브가 셀 영역 외부에 배치되고, 상기 구동 전압에 의해 셀 어레이의 데이터를 감지 증폭하는 센스 앰프 어레이가 상기 셀 영역 내에 상기 셀 어레이와 교번되게 배치되며, 상기 센스 앰프 주 드라이버와 공통으로 상기 구동 전압을 제공하는 센스 앰프 보조 드라이버 어레이가 상기 셀 영역 내에 상기 센스 앰프 어레이의 일측면에 수평으로 배치된다. In the semiconductor memory layout method of the present invention for solving the above problems, a sense amplifier main drive for providing a driving voltage is disposed outside the cell region, and a sense amplifier array for sensing and amplifying data of the cell array by the driving voltage. A sense amplifier auxiliary driver array disposed alternately with the cell array in the cell region and providing the driving voltage in common with the sense amplifier main driver is horizontally disposed in one side of the sense amplifier array in the cell region.

상기 센스 앰프 어레이는, 상기 셀 어레이에 인접하여 다수의 센스 앰프 PMOS 트랜지스터 쌍이 배치되는 제 1 영역; 및 상기 센스 앰프 보조 드라이버 어레이에 인접하여 상기 각 센스 앰프 PMOS 트랜지스터 쌍과 크로스 커플드되는 다수의 센스 앰프 NMOS 트랜지스터 쌍이 배치되는 제 2 영역;을 포함한다. The sense amplifier array may include: a first region in which a plurality of sense amplifier PMOS transistor pairs are disposed adjacent to the cell array; And a second region adjacent to the sense amplifier auxiliary driver array, wherein a plurality of sense amplifier NMOS transistor pairs cross-coupled with each sense amplifier PMOS transistor pair are disposed.

상기 제 2 영역은, 상기 제 2 영역을 관통하여 배치되며, 상기 구동 전압을 인가하는 파워 메탈 라인; 상기 파워 메탈 라인의 양측으로 일부 영역이 교차되며 지그재그 형태로 분리 배치되는 상기 각 NMOS 트랜지스터 쌍의 액티브 영역들; 상기 각 액티브 영역에 배치되며, 상기 파워 메탈 라인과 상기 액티브 영역을 전기적으로 연결하는 제1 메탈 라인; 상기 제1 메탈 라인의 일측면에 수평으로 배치되며, 상기 셀 어레이로부터 확장되는 비트라인과 연결되는 게이트 영역; 및 상기 제2 영역의 일측 가장 자리에 배치되며 상기 센스 앰프 보조 드라이버 어레이와 대칭을 이루는 웰 픽업 영역;을 포함한다. The second region may include a power metal line disposed through the second region and configured to apply the driving voltage; Active regions of each pair of NMOS transistors in which a partial region crosses both sides of the power metal line and is disposed in a zigzag form; A first metal line disposed in each of the active regions and electrically connecting the power metal line and the active region; A gate region disposed horizontally on one side of the first metal line and connected to a bit line extending from the cell array; And a well pickup region disposed at one edge of the second region and symmetrical with the sense amplifier auxiliary driver array.

상기 센스 앰프 보조 드라이버 어레이는, 상기 파워 메탈 라인과 상기 센스 앰프 보조 드라이버 어레이 사이에 배치된 상기 각 액티브 영역에 대응하여 분리 배치되는 최소한 하나 이상의 보조 드라이버 액티브 영역; 상기 보조 드라이버 액티브 영역을 관통하여 배치되는 보조 드라이브 게이트 영역; 상기 보조 드라이버 게이트 영역의 일측면에 수평으로 상기 보조 드라이버 액티브 영역과 중첩되게 배치되어, 상기 보조 드라이버 액티브 영역으로 접지 전압을 인가하는 접지 라인; 및 상기 보조 드라이버 게이트 영역의 타측면에 수직으로 배치되어 상기 보조 드라이버 액티브 영역과 상기 파워 메탈 라인을 연결하는 제 2 메탈 라인;을 포함한다.The sense amplifier auxiliary driver array may include at least one auxiliary driver active region separately disposed to correspond to the active regions disposed between the power metal line and the sense amplifier auxiliary driver array; An auxiliary drive gate region disposed through the auxiliary driver active region; A ground line disposed horizontally on one side of the auxiliary driver gate region to overlap the auxiliary driver active region and applying a ground voltage to the auxiliary driver active region; And a second metal line disposed perpendicular to the other side of the auxiliary driver gate region and connecting the auxiliary driver active region and the power metal line.

상기 제 2 메탈 라인은 확장된 상기 제1 메탈 라인임이 바람직하다. Preferably, the second metal line is the expanded first metal line.

상기 보조 드라이버 게이트 영역은 상기 센스 앰프 주 드라이버를 제어하는 제어 라인과 콘택됨이 바람직하다. Preferably, the auxiliary driver gate area is in contact with a control line controlling the sense amplifier main driver.

본 발명의 반도체 메모리 장치는 셀 영역 내에 배치되어 데이터를 감지 증폭하는 다수의 센스 앰프; 상기 셀 영역 내에 상기 각 센스 앰프에 대응하여 일대일로 배치되어 상기 각 센스 앰프로 제 1 구동 전압을 제공하는 다수의 센스 앰프 보조 드라이버; 및 상기 셀 영역의 외부에 상기 다수의 센스 앰프에 공통으로 대응하여 배치되어 상기 각 센스 앰프로 제 2 구동 전압을 제공하는 센스 앰프 주 드라이버;를 포함한다. The semiconductor memory device of the present invention comprises: a plurality of sense amplifiers disposed in a cell area for sensing and amplifying data; A plurality of sense amplifier auxiliary drivers disposed one-to-one in the cell area corresponding to each of the sense amplifiers to provide a first driving voltage to the sense amplifiers; And a sense amplifier main driver disposed in common to the plurality of sense amplifiers outside the cell area to provide a second driving voltage to each of the sense amplifiers.

상기 센스 앰프 보조 드라이버를 제어하는 신호는 상기 센스 앰프 주 드라이버를 제어하는 신호임이 바람직하다.Preferably, the signal for controlling the sense amplifier auxiliary driver is a signal for controlling the sense amplifier main driver.

상기 센스 앰프 보조 드라이버는 상기 제 2 구동 전압과 동일한 레벨의 상기 제 1 구동 전압을 제공함이 바람직하다. The sense amplifier auxiliary driver preferably provides the first driving voltage at the same level as the second driving voltage.

상기 제 1 구동 전압은 접지 전압임이 바람직하다. Preferably, the first driving voltage is a ground voltage.

상기 센스 앰프 보조 드라이버는 NMOS 트랜지스터임이 바람직하다. The sense amplifier auxiliary driver is preferably an NMOS transistor.

본 발명의 다른 반도체 메모리 장치의 레이아웃 방법은, 다수의 센스 앰프 영역 셀 영역 내에 배치되고, 상기 셀 영역 외부로부터 인가되는 제 1 구동 전압을 전달하는 파워 메탈 라인이 상기 다수의 센스 앰프 영역을 관통하도록 배치되며, 상기 파워 메탈 라인으로 제 2 구동 전압을 공급하는 드라이버가 형성되는 다수의 센스 앰프 구동 영역이 상기 각 센스 앰프 영역에 공통되는 일부 영역을 공유하며 상기 각 센스 앰프 영역에 일대일로 배치된다. Another semiconductor memory device according to the present invention has a layout method such that a power metal line disposed in a plurality of sense amplifier region cell regions and transmitting a first driving voltage applied from outside the cell region passes through the plurality of sense amplifier regions. And a plurality of sense amplifier driving regions in which a driver for supplying a second driving voltage to the power metal line is formed, share some regions common to each of the sense amplifier regions, and are disposed one-to-one in each sense amplifier region.

상기 센스 앰프 구동 영역에 공유되는 상기 각 센스 앰프 영역의 공통 영역은 상기 각 센스 앰프 영역의 일측 가장 자리에 배치되는 웰 픽업 영역임이 바람직하다. The common area of each sense amplifier area shared by the sense amplifier driving area may be a well pickup area disposed at one edge of each of the sense amplifier areas.

상기 센스 앰프 구동 영역은, 상기 센스 앰프 영역에 대응하여 분리 배치되어 상기 드라이버의 액티브 영역을 형성하는 상기 웰 픽업 영역; 상기 웰 픽업 영역을 관통하며 배치되는 게이트 영역; 상기 게이트 영역의 일측면에 이격되어 평행하며 상기 웰 픽업 영역에 중첩되게 배치되어 접지 전압을 공급하는 접지 전압 라인; 및 상기 게이트 영역의 타측면의 이격되어 상기 파워 메탈 라인과 연결되도록 배치되어 상기 제 2 구동 전압을 공급하는 메탈 라인;을 포함한다. The sense amplifier driving region may include: the well pick-up region which is disposed to correspond to the sense amplifier region to form an active region of the driver; A gate region disposed through the well pickup region; A ground voltage line spaced apart from one side of the gate region and overlapping the well pickup region to supply a ground voltage; And a metal line spaced apart from the other side of the gate region and connected to the power metal line to supply the second driving voltage.

상기 게이트 영역은 상기 셀 영역 외부에 배치되어 상기 제 1 구동 전압을 제어하는 제어 신호 라인과 연결되도록 상기 셀 영역 외부로 확장됨이 바람직하다. Preferably, the gate region extends outside the cell region so as to be connected to a control signal line that is disposed outside the cell region and controls the first driving voltage.

상기 제 2 구동 전압은 상기 접지 전압임이 바람직하다. Preferably, the second driving voltage is the ground voltage.

상기 제 2 구동 전압은 상기 제 1 구동 전압과 동일한 전압임이 바람직하다. Preferably, the second driving voltage is the same voltage as the first driving voltage.

상기 센스 앰프 구동 영역은 NMOS 트랜지스터가 형성됨이 바람직하다. In the sense amplifier driving region, an NMOS transistor is preferably formed.

본 발명의 다른 반도체 메모리 장치는, 센스 앰프 드라이버에서 인가되는 구동 전압에 의해 데이터를 감지 증폭하는 다수의 센스 앰프; 및 상기 각 센스 앰프에 일대일로 대응되며, 상기 센스 앰프 구동부와 공동으로 상기 구동 전압을 제공하는 다수의 센스 앰프 보조 드라이버;를 포함한다. Another semiconductor memory device of the present invention comprises: a plurality of sense amplifiers for sensing and amplifying data by a driving voltage applied from a sense amplifier driver; And a plurality of sense amplifier auxiliary drivers corresponding to the sense amplifiers one-to-one and providing the driving voltage jointly with the sense amplifier driver.

상기 센스 앰프 보조 드라이버는, 상기 센스 앰프와 접지 전압단 사이에 연결되는 NMOS 트랜지스터임이 바람직하다. The sense amplifier auxiliary driver is preferably an NMOS transistor connected between the sense amplifier and a ground voltage terminal.

상기 NMOS 트랜지스터는 상기 센스 앰프 주 드라이버를 제어하는 제어 신호에 의해 제어됨이 바람직하다.Preferably, the NMOS transistor is controlled by a control signal for controlling the sense amplifier main driver.

본 발명은 면적의 증가 없이 각 센스 앰프 내에 센스 앰프 보조 드라이버를 배치함으로써 센스 앰프의 구동 능력을 개선함으로써 고집적화에 적합한 반도체 메모리 장치를 제공하는 효과가 있다. The present invention has the effect of providing a semiconductor memory device suitable for high integration by improving the driving capability of the sense amplifier by disposing the sense amplifier auxiliary driver in each sense amplifier without increasing the area.

본 발명은 센스 앰프의 NMOS 트랜지스터 쌍이 배치되는 NMOS 트랜지스터 영역의 가장 자리에 배치된 웰 픽업 영역을, NMOS 트랜지스터 쌍을 구동하는 구동 전압을 증가시키는 센스 앰프 보조 드라이버의 액티브 영역으로 배치하여, 면적의 증가 없이 센스 앰프의 구동 능력을 개선하는 반도체 메모리 장치 및 그의 레이아웃 방법에 관하여 개시한다. According to the present invention, an area of a well pickup region disposed at an edge of an NMOS transistor region in which an NMOS transistor pair of a sense amplifier is disposed is disposed in an active region of a sense amplifier auxiliary driver that increases a driving voltage for driving the NMOS transistor pair, thereby increasing the area. Disclosed are a semiconductor memory device and a layout method thereof for improving a driving capability of a sense amplifier without using the same.

도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는, 셀 영역(Cell Area)(3) 내에 다수의 셀 어레이(110)를 배치하고, 셀 어레이의 데이터를 감지 증폭하는 센스 앰프 어레이(120)는 셀 어레이(110)와 교번되게 배치되며, 센스 앰프 보조 드라이버 어레이(130)는 센스 앰프 어레이(110)의 일측면에 수평으로 배치된다. 그리고, 셀 어레이(110)를 구동하는 워드라인 드라이버(도시하지 않음)가 배치되는 크로스 영역(Cross Area), 즉, 셀 영역(3)의 외부에 센스 앰프 어레이를 구동하는 구동 전압을 제공하는 센스 앰프 주 드라이버(140)를 배치한다.Referring to FIG. 4, in a semiconductor memory device according to an embodiment of the present invention, a plurality of cell arrays 110 are disposed in a cell area 3 and a sense amplifier array for sensing and amplifying data of the cell arrays. 120 is alternately arranged with the cell array 110, and the sense amplifier auxiliary driver array 130 is horizontally disposed on one side of the sense amplifier array 110. A sense area that provides a driving voltage for driving the sense amplifier array outside the cell area 3, that is, a cross area in which a word line driver (not shown) for driving the cell array 110 is disposed. The amplifier main driver 140 is disposed.

구체적으로, 센스 앰프 어레이(120)는 다수의 센스 앰프(122)를 포함하며, 각 센스 앰프(122)는 PMOS 트랜지스터 쌍이 배치되는 PMOS 트랜지스터 영역(124)과 PMOS 트랜지스터 쌍과 크로스 커플되는 NMOS 트랜지스터 쌍이 배치되는 NMOS 트랜지스터 영역(126)이 배치된다. In detail, the sense amplifier array 120 includes a plurality of sense amplifiers 122, and each sense amplifier 122 includes a PMOS transistor region 124 in which a PMOS transistor pair is disposed, and an NMOS transistor pair cross-coupled with the PMOS transistor pair. The NMOS transistor region 126 is disposed.

그리고, 센스 앰프 보조 드라이버 어레이(130)는 NMOS 트랜지스터 영역(126)에 인접하며 각 센스 앰프(122)에 대응하여 배치되어 센스 앰프 주 드라이버(140)와 공동으로 구동 전압을 제공한다. In addition, the sense amplifier auxiliary driver array 130 is adjacent to the NMOS transistor region 126 and disposed corresponding to each sense amplifier 122 to provide a driving voltage jointly with the sense amplifier main driver 140.

도 5를 참조하면, 센스 앰프 주 드라이버(140)는 풀업 구동 신호 SAP에 의해 구동되어 코아 전압 VCORE 레벨의 풀업 구동 전압 RTO를 제공하는 PMOS 트랜지스터(P5)와, 풀다운 구동 신호 SAN에 의해 구동되어 접지 전압 VSS 레벨의 풀다운 구동 전압 /S를 제공하는 NMOS 트랜지스터(N5)를 포함한다. 상기의 센스 앰프 주 드라이버(140)는 공지된 기술로 다양하게 구성될 있다. Referring to FIG. 5, the sense amplifier main driver 140 is driven by the pull-up drive signal SAP to provide a pull-up drive voltage RTO of the core voltage VCORE level, and is driven by the pull-down drive signal SAN to ground. NMOS transistor N5 providing a pull-down driving voltage / S of voltage VSS level. The sense amplifier main driver 140 may be configured in a variety of known techniques.

센스 앰프 어레이(120)는 다수의 센스 앰프(122)로 구성되며, 각 센스 앰프(122)는 PMOS 트랜지스터 영역(124)에 배치된 PMOS 트랜지스터 쌍(P3, P4)과 NMOS 트랜지스터 영역(126)에 배치된 NMOS 트랜지스터 쌍(N3, N4)이 크로스 커플드되게 배치된다.The sense amplifier array 120 is composed of a plurality of sense amplifiers 122, and each sense amplifier 122 is connected to the PMOS transistor pairs P3 and P4 and the NMOS transistor region 126 disposed in the PMOS transistor region 124. The arranged NMOS transistor pairs N3 and N4 are arranged to be cross coupled.

센스 앰프 보조 드라이버 어레이(130)는 각 센스 앰프(122)에 대응하는 센스 앰프 보조 드라이버(132)가 NMOS 트랜지스터 쌍(N3, N4)의 공통 소스단과 접지 전압단 VSS과 연결되게 배치된다.  The sense amplifier auxiliary driver array 130 is disposed such that the sense amplifier auxiliary driver 132 corresponding to each sense amplifier 122 is connected to the common source terminal and the ground voltage terminal VSS of the NMOS transistor pairs N3 and N4.

여기서, 센스 앰프 보조 드라이버(132)는 NMOS 트랜지스터(N6)로 구성되며, 센스 앰프 주 드라이버(140)를 제어하는 제어 신호 SAN에 의해 제어된다. Here, the sense amplifier auxiliary driver 132 is constituted by the NMOS transistor N6 and is controlled by a control signal SAN that controls the sense amplifier main driver 140.

즉, 센스 앰프 보조 드라이버(132)는 풀 다운 구동 전압 /S를 강화시켜 센스 앰프(122)의 풀 다운 구동 능력을 개선한다. That is, the sense amplifier auxiliary driver 132 enhances the pull down driving capability of the sense amplifier 122 by enhancing the pull down driving voltage / S.

도 6을 참조하여, NMOS 트랜지스터 영역(126)과 센스 앰프 보조 드라이버 어레이 어레이(130)의 레이아웃을 살펴본다. Referring to FIG. 6, the layout of the NMOS transistor region 126 and the sense amplifier auxiliary driver array array 130 will be described.

NMOS 트랜지스터 영역(126)은 풀다운 구동 전압 /S을 인가하는 파워 메탈라인 ML_P1이 NMOS 트랜지스터 영역(126)을 장축 방향으로 관통하여 배치되고, 쌍을 이루는 NMOS 트랜지스터(N3, N4)가 파워 메탈라인 ML_P1을 중심으로 지그재그(Zigzag) 형태로 배치된다. 그리고, NMOS 트랜지스터 영역(126)의 일측 가장 자리에 웰 픽업 영역(127)이 배치된다. In the NMOS transistor region 126, the power metal line ML_P1 applying the pull-down driving voltage / S passes through the NMOS transistor region 126 in the long axis direction, and the paired NMOS transistors N3 and N4 are arranged in the power metal line ML_P1. It is arranged in the form of zigzag (Zigzag) around. The well pick-up region 127 is disposed at one edge of the NMOS transistor region 126.

구체적으로, NMOS 트랜지스터(N3, N4)는 액티브 영역(ACT3, ACT4)이 메탈라인 ML_P1을 중심으로 일부 영역이 교차되며 지그재그 형태로 분리 배치된다. 메탈라인 ML2은 파워 메탈라인 ML_P1의 배치 방향과 직교되게 각 액티브 영역(ACT3, ACT4)에 배치되어 각 액티브 영역(ACT3, ACT4)과 파워 메탈라인 ML_P1를 전기적으로 연결한다. 게이트 영역(G3, G4)은 메탈라인 ML2의 일측면에 수평으로 이격되어 배치되며 서로 다른 비트라인(BL, /BL)(도시하지 않음)과 연결된다. In detail, in the NMOS transistors N3 and N4, the active regions ACT3 and ACT4 are partially disposed in a zigzag form and intersect some regions around the metal line ML_P1. The metal line ML2 is disposed in each of the active regions ACT3 and ACT4 orthogonally to the arrangement direction of the power metal line ML_P1 to electrically connect the active regions ACT3 and ACT4 to the power metal line ML_P1. The gate regions G3 and G4 are horizontally spaced apart from one side of the metal line ML2 and connected to different bit lines BL and / BL (not shown).

센스 앰프 보조 드라이버 어레이(130)는 NMOS 트랜지스터 영역(126)의 일측 가장자리에 배치된 웰 픽업 영역(127)과 대칭을 이루며, NMOS 트랜지스터(N3, N4)에 대응하는 센스 앰프 보조 드라이버(N6)가 최소한 하나 이상 배치된다. The sense amplifier auxiliary driver array 130 is symmetrical with the well pick-up region 127 disposed at one edge of the NMOS transistor region 126, and the sense amplifier auxiliary driver N6 corresponding to the NMOS transistors N3 and N4 is formed. At least one is deployed.

구체적으로, 센스 앰프 보조 드라이버(N6)는 보조 드라이버 액티브 영역(ACT5)이 각 액티브 영역(ACT4)에 대응하여 분리 배치되고, 보조 드라이버 게이 트 영역(G5)이 보조 드라이버 액티브 영역(ACT5)을 관통하여 배치되며, 접지 라인 VSS이 보조 드라이버 게이트 영역(G5)의 일측면에 이격되어 수평하며 보조 드라이버 액티브 영역(ACT5)과 중첩되게 배치된다. 그리고, 메탈라인 M3은 보조 드라이버 게이트 영역(G5)의 타측면에 이격되어 보조 드라이버 액티브 영역(ACT5)과 파워 메탈라인 MP_P1이 전기적으로 연결되게 배치된다. Specifically, in the sense amplifier auxiliary driver N6, the auxiliary driver active region ACT5 is separately disposed corresponding to each active region ACT4, and the auxiliary driver gate region G5 penetrates the auxiliary driver active region ACT5. The ground line VSS is horizontally spaced apart from one side of the auxiliary driver gate region G5 and overlapped with the auxiliary driver active region ACT5. The metal line M3 is spaced apart from the other side of the auxiliary driver gate region G5 so that the auxiliary driver active region ACT5 and the power metal line MP_P1 are electrically connected to each other.

여기서, 메탈라인 M3은 보조 드라이버 액티브 영역(ACT5)에 인접하는 각 액티브 영역(ACT4)과 파워 메탈라인 MP_P1을 전기적으로 연결하는 메탈라인 M2가 확장됨이 바람직하다. Here, the metal line M3 preferably extends the metal line M2 electrically connecting the active metal region ACT4 adjacent to the auxiliary driver active region ACT5 and the power metal line MP_P1.

그리고, 보조 드라이버 게이트 영역(G5)은 센스 앰프 주 드라이버(140)를 제어하는 제어 신호 SAN을 전달하는 제어 라인(도시되지 않음)과 연결되게 배치된다. In addition, the auxiliary driver gate area G5 is disposed to be connected to a control line (not shown) that transmits a control signal SAN for controlling the sense amplifier main driver 140.

이와 같이, 센스 앰프 내에 배치된 웰 픽업 영역을 센스 앰프의 구동 능력을 개선하는 센스 앰프 보조 드라이버의 액티브 영역으로 레이아웃함으로써, 반도체 메모리 장치의 면적을 개선하며, 센스 앰프의 구동 능력을 개선할 수 있다. As such, by laying out the well pickup region disposed in the sense amplifier as the active region of the sense amplifier auxiliary driver for improving the driving capability of the sense amplifier, the area of the semiconductor memory device can be improved and the driving capability of the sense amplifier can be improved. .

도 1은 종래 기술에 따른 반도체 메모리의 블록 레이아웃도.1 is a block layout diagram of a semiconductor memory according to the prior art.

도 2는 도 1에 도시된 센스 앰프 어레이 및 센스 앰프 드라이버의 상세 회로도. FIG. 2 is a detailed circuit diagram of the sense amplifier array and sense amplifier driver shown in FIG.

도 3은 도 1에 도시된 NMOS 트랜지스터 영역의 상세 레이아웃도.3 is a detailed layout diagram of an NMOS transistor region shown in FIG. 1;

도 4는 본 발명의 실시예에 따른 반도체 메모리의 블록 레이아웃도. 4 is a block layout diagram of a semiconductor memory according to an embodiment of the present invention.

도 5는 도 4에 도시된 센스 앰프 어레이 및 센스 앰프 주 드라이버의 상세 회로도.5 is a detailed circuit diagram of the sense amplifier array and sense amplifier main driver shown in FIG.

도 6은 도 4에 도시된 NMOS 트랜지스터 영역 및 센스 앰프 보조 드라이버 어레이의 상세 레이아웃도.FIG. 6 is a detailed layout diagram of the NMOS transistor region and sense amplifier auxiliary driver array shown in FIG. 4; FIG.

Claims (21)

구동 전압을 제공하는 센스 앰프 주 드라이버가 셀 영역 외부에 배치되고, A sense amplifier main driver providing a drive voltage is placed outside the cell area, 상기 구동 전압에 의해 셀 어레이의 데이터를 감지 증폭하는 센스 앰프 어레이가 상기 셀 영역 내에 상기 셀 어레이와 교번되게 배치되며, A sense amplifier array for sensing and amplifying data of a cell array by the driving voltage is alternately disposed in the cell region, 상기 센스 앰프 주 드라이버와 공통으로 상기 구동 전압을 제공하는 센스 앰프 보조 드라이버 어레이가 상기 셀 영역 내에 상기 센스 앰프 어레이의 일측면에 수평으로 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법. And a sense amplifier auxiliary driver array providing the driving voltage in common with the sense amplifier main driver is horizontally disposed on one side of the sense amplifier array in the cell region. 제 1 항에 있어서, The method of claim 1, 상기 센스 앰프 어레이는, The sense amplifier array, 상기 셀 어레이에 인접하여 다수의 센스 앰프 PMOS 트랜지스터 쌍이 배치되는 제 1 영역; 및A first region in which a plurality of sense amplifier PMOS transistor pairs are disposed adjacent said cell array; And 상기 센스 앰프 보조 드라이버 어레이에 인접하여 상기 각 센스 앰프 PMOS 트랜지스터 쌍과 크로스 커플드되는 다수의 센스 앰프 NMOS 트랜지스터 쌍이 배치되는 제 2 영역;A second region adjacent to the sense amplifier auxiliary driver array, the plurality of sense amplifier NMOS transistor pairs cross-coupled with the respective sense amplifier PMOS transistor pairs; 을 포함함을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법. Layout method of a semiconductor memory device comprising a. 제 2 항에 있어서, The method of claim 2, 상기 제 2 영역은, The second area is, 상기 제 2 영역을 관통하여 배치되며, 상기 구동 전압을 인가하는 파워 메탈 라인;A power metal line disposed through the second region and configured to apply the driving voltage; 상기 파워 메탈 라인의 양측으로 일부 영역이 교차되며 지그재그 형태로 분리 배치되는 상기 각 NMOS 트랜지스터 쌍의 액티브 영역들;Active regions of each pair of NMOS transistors in which a partial region crosses both sides of the power metal line and is disposed in a zigzag form; 상기 각 액티브 영역에 배치되며, 상기 파워 메탈 라인과 상기 액티브 영역을 전기적으로 연결하는 제1 메탈 라인;A first metal line disposed in each of the active regions and electrically connecting the power metal line and the active region; 상기 제1 메탈 라인의 일측면에 수평으로 배치되며, 상기 셀 어레이로부터 확장되는 비트라인과 연결되는 게이트 영역; 및 A gate region disposed horizontally on one side of the first metal line and connected to a bit line extending from the cell array; And 상기 제2 영역의 일측 가장 자리에 배치되며 상기 센스 앰프 보조 드라이버 어레이와 대칭을 이루는 웰 픽업 영역;A well pickup region disposed at one edge of the second region and symmetrical with the sense amplifier auxiliary driver array; 을 포함함을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법.Layout method of a semiconductor memory device comprising a. 제 3 항에 있어서, The method of claim 3, wherein 상기 센스 앰프 보조 드라이버 어레이는, The sense amplifier auxiliary driver array, 상기 파워 메탈 라인과 상기 센스 앰프 보조 드라이버 어레이 사이에 배치된 상기 각 액티브 영역에 대응하여 분리 배치되는 최소한 하나 이상의 보조 드라이버 액티브 영역;At least one auxiliary driver active region separately disposed to correspond to the active regions disposed between the power metal line and the sense amplifier auxiliary driver array; 상기 보조 드라이버 액티브 영역을 관통하여 배치되는 보조 드라이브 게이트 영역;An auxiliary drive gate region disposed through the auxiliary driver active region; 상기 보조 드라이버 게이트 영역의 일측면에 수평으로 상기 보조 드라이버 액티브 영역과 중첩되게 배치되어, 상기 보조 드라이버 액티브 영역으로 접지 전압을 인가하는 접지 라인; 및A ground line disposed horizontally on one side of the auxiliary driver gate region to overlap the auxiliary driver active region and applying a ground voltage to the auxiliary driver active region; And 상기 보조 드라이버 게이트 영역의 타측면에 수직으로 배치되어 상기 보조 드라이버 액티브 영역과 상기 파워 메탈 라인을 연결하는 제 2 메탈 라인;A second metal line disposed perpendicular to the other side of the auxiliary driver gate region to connect the auxiliary driver active region to the power metal line; 을 포함함을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법. Layout method of a semiconductor memory device comprising a. 제 4 항에 있어서, The method of claim 4, wherein 상기 제 2 메탈 라인은 확장된 상기 제1 메탈 라인임을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법.And the second metal line is the expanded first metal line. 제 4 항에 있어서,The method of claim 4, wherein 상기 보조 드라이버 게이트 영역은 상기 센스 앰프 주 드라이버를 제어하는 제어 라인과 콘택됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법. And the auxiliary driver gate area is in contact with a control line controlling the sense amplifier main driver. 셀 영역 내에 배치되어 데이터를 감지 증폭하는 다수의 센스 앰프;A plurality of sense amplifiers disposed within the cell region for sensing and amplifying data; 상기 셀 영역 내에 상기 각 센스 앰프에 대응하여 일대일로 배치되어 상기 각 센스 앰프로 제 1 구동 전압을 제공하는 다수의 센스 앰프 보조 드라이버; 및A plurality of sense amplifier auxiliary drivers disposed one-to-one in the cell area corresponding to each of the sense amplifiers to provide a first driving voltage to the sense amplifiers; And 상기 셀 영역의 외부에 상기 다수의 센스 앰프에 공통으로 대응하여 배치되어 상기 각 센스 앰프로 제 2 구동 전압을 제공하는 센스 앰프 주 드라이버;A sense amplifier main driver disposed in common to the plurality of sense amplifiers outside the cell area to provide a second driving voltage to each of the sense amplifiers; 를 포함함을 특징으로 하는 반도체 메모리 장치. Semiconductor memory device comprising a. 제 7 항에 있어서, The method of claim 7, wherein 상기 센스 앰프 보조 드라이버를 제어하는 신호는 상기 센스 앰프 주 드라이버를 제어하는 신호임을 특징으로 하는 반도체 메모리 장치. And a signal for controlling the sense amplifier auxiliary driver is a signal for controlling the sense amplifier main driver. 제 7 항에 있어서, The method of claim 7, wherein 상기 센스 앰프 보조 드라이버는 상기 제 2 구동 전압과 동일한 레벨의 상기 제 1 구동 전압을 제공함을 특징으로 하는 반도체 메모리 장치. And the sense amplifier auxiliary driver provides the first driving voltage at the same level as the second driving voltage. 제 7 항에 있어서, The method of claim 7, wherein 상기 제 1 구동 전압은 접지 전압임을 특징으로 하는 반도체 메모리 장치. And the first driving voltage is a ground voltage. 제 7 항에 있어서, The method of claim 7, wherein 상기 센스 앰프 보조 드라이버는 NMOS 트랜지스터임을 특징으로 하는 반도체 메모리 장치. And the sense amplifier auxiliary driver is an NMOS transistor. 다수의 센스 앰프 영역이 셀 영역 내에 배치되고, Multiple sense amplifier regions are disposed within the cell region, 상기 셀 영역 외부로부터 인가되는 제 1 구동 전압을 전달하는 파워 메탈 라인이 상기 다수의 센스 앰프 영역을 관통하도록 배치되며,A power metal line transferring a first driving voltage applied from outside the cell region is disposed to penetrate the plurality of sense amplifier regions. 상기 파워 메탈 라인으로 제 2 구동 전압을 공급하는 드라이버가 형성되는 다수의 센스 앰프 구동 영역이 상기 각 센스 앰프 영역에 공통되는 일부 영역을 공유하며 상기 각 센스 앰프 영역에 일대일로 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법. A plurality of sense amplifier driving regions in which a driver for supplying a second driving voltage to the power metal line is formed share a partial region common to each of the sense amplifier regions and are arranged in a one-to-one manner in each sense amplifier region Layout method of memory device. 제 12 항에 있어서,The method of claim 12, 상기 센스 앰프 구동 영역에 공유되는 상기 각 센스 앰프 영역의 공통 영역은 상기 각 센스 앰프 영역의 일측 가장 자리에 배치되는 웰 픽업 영역임을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법. And a common region of each sense amplifier region shared by the sense amplifier driving region is a well pickup region disposed at one edge of each of the sense amplifier regions. 제 13 항에 있어서,The method of claim 13, 상기 센스 앰프 구동 영역은, The sense amplifier driving region is 상기 센스 앰프 영역에 대응하여 분리 배치되어 상기 드라이버의 액티브 영역을 형성하는 상기 웰 픽업 영역;The well pick-up area, which is disposed to correspond to the sense amplifier area and forms an active area of the driver; 상기 웰 픽업 영역을 관통하며 배치되는 게이트 영역;A gate region disposed through the well pickup region; 상기 게이트 영역의 일측면에 이격되어 평행하며 상기 웰 픽업 영역에 중첩되게 배치되어 접지 전압을 공급하는 접지 전압 라인; 및A ground voltage line spaced apart from one side of the gate region and overlapping the well pickup region to supply a ground voltage; And 상기 게이트 영역의 타측면에 이격되어 상기 파워 메탈 라인과 연결되도록 배치되어 상기 제 2 구동 전압을 공급하는 메탈 라인;A metal line spaced apart from the other side of the gate region and connected to the power metal line to supply the second driving voltage; 을 포함함을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법. Layout method of a semiconductor memory device comprising a. 제 14 항에 있어서,The method of claim 14, 상기 게이트 영역은 상기 셀 영역 외부에 배치되어 상기 제 1 구동 전압을 제어하는 제어 신호 라인과 연결되도록 상기 셀 영역 외부로 확장됨을 특징으로 하는 반도체 장치의 레이아웃 방법. And the gate area extends outside the cell area to be connected to a control signal line that is disposed outside the cell area and controls the first driving voltage. 제 14 항에 있어서,The method of claim 14, 상기 제 2 구동 전압은 상기 접지 전압임을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법. And the second driving voltage is the ground voltage. 제 14 항에 있어서,The method of claim 14, 상기 제 2 구동 전압은 상기 제 1 구동 전압과 동일한 전압임을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법.And the second driving voltage is the same voltage as the first driving voltage. 제 14 항에 있어서, The method of claim 14, 상기 센스 앰프 구동 영역은 NMOS 트랜지스터가 형성됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법. And the NMOS transistor is formed in the sense amplifier driving region. 센스 앰프 드라이버에서 인가되는 구동 전압에 의해 데이터를 감지 증폭하는 다수의 센스 앰프; 및A plurality of sense amplifiers for sensing and amplifying data by a driving voltage applied from a sense amplifier driver; And 상기 각 센스 앰프에 일대일로 대응되며, 상기 센스 앰프 드라이버와 공동으로 상기 구동 전압을 제공하는 다수의 센스 앰프 보조 드라이버;A plurality of sense amplifier auxiliary drivers corresponding to each of the sense amplifiers one-to-one and providing the driving voltage in cooperation with the sense amplifier driver; 를 포함함을 특징으로 하는 반도체 메모리 장치. Semiconductor memory device comprising a. 제 19 항에 있어서, The method of claim 19, 상기 센스 앰프 보조 드라이버는,The sense amplifier auxiliary driver, 상기 센스 앰프와 접지 전압단 사이에 연결되는 NMOS 트랜지스터임을 특징으로 하는 반도체 메모리 장치. And an NMOS transistor connected between the sense amplifier and a ground voltage terminal. 제 20 항에 있어서, The method of claim 20, 상기 NMOS 트랜지스터는 상기 센스 앰프 드라이버를 제어하는 제어 신호에 의해 제어됨을 특징으로 하는 반도체 메모리 장치. The NMOS transistor is controlled by a control signal for controlling the sense amplifier driver.
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